JP2007096647A

JP2007096647A - 受信機

Info

Publication number: JP2007096647A
Application number: JP2005282133A
Authority: JP
Inventors: Toshikazu Yoshinaga; 勇和吉永; Hidefumi Ito; 英文伊藤
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2005-09-28
Filing date: 2005-09-28
Publication date: 2007-04-12

Abstract

【課題】回路規模の増大化を抑えて、遅延時間や利得を精度良く測定する機能を備えた受信機を提供する。
【解決手段】受信モードのときには、受信信号が受信処理回路部２で処理される。この受信処理回路部２のＦＰＧＡ９では、ミキサ５のローカル信号Ｌｃを生成するＰＬＬ回路１０のリファレンス信号Ｒｅｆが発生される。このリファレンス信号をもとに、周波数逓倍器１３やミキサ１４により、ＲＦ帯のテスト信号Ｔｔが形成され、テストモード時、受信処理回路２に供給される。この受信処理回路部２で処理されたテスト信号Ｔｔの立上りエッジがＦＰＧＡ９で検出され、これをメモリ１２に記録することにより、これを記録するまでに要したアドレス数から受信機１の遅延時間を測定する。また、受信処理回路部２で処理されたテスト信号Ｔｔとログ・アンプ１７で処理されたテスト信号Ｔｔとの振幅から、受信機１の利得が検出される。
【選択図】図１

Description

本発明は、移動体通信分野における受信機に係り、特に、受信部の測定機能を備えた受信機に関する。

周波数変換デバイスを有する装置内部の遅延時間や利得を測定するためには、ネットワークアナライザを用いると、ミキサなどの周辺機器が必要となる。また、信号発生器を用いた測定方法としては、この信号発生器からの単一周波信号（ＣＷ）を測定信号として受信機に入力するが、この入力開始とともに、受信機にトリガを入力し、このトリガの遅延を測定するとともに、また、入力した測定信号の出力レベルから利得を測定するものであるが、このように、ネットワークアナライザを用いる場合も、信号発生器を用いる場合も、受信機とは別に測定器が必要となる。このように、受信機とは別に測定器が必要な場合には、当然受信機の生産時の測定工数が増加し、また、受信機の運用中には、その受信機の測定が不可能であった。

このような問題を解消する一従来技術として、ＲＦ受信部での利得を一定に保持するために、受信機内に校正信号発生部を設け、この校正信号をＲＦ受信部に通してその出力レベルを検出し、この出力レベルが所定レベル範囲内にあるか否かを検出するようにした技術が知られており、出力レベルがこの所定レベル範囲外であるときには、ＲＦ受信部の利得を調整するようにしている（例えば、特許文献１参照）。

また、他の従来例としては、受信機内でのＲＦ信号をＩＦ信号に変換するためのミキサのローカル信号をテスト信号として用い、また、受信機内部に自己診断回路を設けて、受信機内のゲイン可変アンプやミキサ，フィルタなどを介したテスト信号を用いて検査項目の合否判定を行なうようにした技術が提案されている（例えば、特許文献２参照）。

さらに、送信機の例であるが、送信系の送信誤差を検出するために設けられている帰還系での誤差（歪み）を補償するために、デジタル信号処理部から出力される基準信号をアナログ信号に変換し、さらに、送信系のアナログ直交変調器や帰還系のアナログ直交検波器の搬送波とミックスし、これを帰還系に供給し、帰還系から出力されるかかる基準信号から誤差（歪み）を検出するようにした技術も提案されている（例えば、特許文献３参照）。
特開２００１ー６９０２２特開２００４ー３６３６９２特開２００５ー１１７４３６

上記の特許文献１，２，３に記載の技術では、受信機あるいは送信機内部で校正信号，テスト信号，基準信号といった測定のための信号（以下、測定信号という）を発生するようにしているため、このような測定信号を発生する装置を別に用いることを必要とせず、また、受信機内で測定ができるため、測定装置を別に用いる必要もなく、上記の問題を解消することができる。

しかしながら、上記の特許文献１，２，３のいずれに記載の技術においても、受信系での遅延時間の測定については配慮されていない。

また、上記特許文献１に記載の技術では、測定信号としての校正信号を発生させるために、受信機内といっても、校正信号発生部という専用の信号発生装置を設けており、このため、受信機内の部品点数が増加し、コストの上昇を招くことになるし、上記特許文献２に記載の技術では、受信系でのミクサ回路に用いるローカル信号を測定信号とするものであり、別に測定信号専用の信号発生器を用いるものではないが、受信系が受ける受信信号とは周波数帯域が異なる信号を測定信号としており、受信信号を受信処理するときの利得を精度良く測定することはできない。さらに、上記特許文献３に記載の技術では、測定信号としての基準信号は、それ専用の信号発生装置（デジタル信号処理部１に含まれる基準信号を発生する装置）が用いられており、上記特許文献１に記載の技術と同様の問題が生ずる。

本発明の目的は、かかる問題を解消し、回路規模の増大化を抑えて、遅延時間や利得を精度良く測定可能とした受信機を提供することにある。

上記目的を達成するために、本発明は、ＲＦ帯の受信信号をＰＬＬ回路からのローカル信号によってＩＦ帯の受信信号にダウンコンバートするミキサと、該ＩＦ帯の受信信号をデジタル受信信号に変換するＡ／Ｄ変換器と、該デジタル受信信号をフィルタリングする回路や該ＰＬＬ回路のリファレンス信号を発生する回路が形成されたＦＰＧＡとを有する受信処理回路部を備えた受信機であって、該リファレンス信号からテスト信号を生成するテスト信号発生手段と、テストモードの設定とともに、該テスト信号を該受信処理回路部に供給する切替スイッチ手段と、該受信処理回路部で処理された該テスト信号から、該受信処理回路の遅延時間と利得とを検出する手段とを設けたことを特徴とするものである。

本発明によれば、回路規模を格別増大化させることなく、受信機にその遅延時間や利得の測定機能を持たせることができ、受信機の生産時であっても、また、運用中であっても、別に測定器を用いることなく、その故障検出などを行なうことを可能とし、その測定のための準備作業も簡略化できる。

まず、図２により、本発明を適用可能な受信機の一例について説明するが、１は受信機、２は受信処理回路部、３は増幅器、４はフィルタ、５はミキサ、６は増幅器、７はフィルタ、８はＡ／Ｄ（アナログ／デジタル）変換器、９はＦＰＧＡ（Field Programmable Gate Array：フィールド・プログラマブル・ゲート・アレイ）、１０はＰＬＬ（Phase-Locked Loop：フェーズ・ロックド・ループ）回路、１１はＣＰＵ（Central Processing Unit：中央処理装置）、１２はメモリである。

同図において、ＲＦ（無線周波）帯の受信信号は受信機１に入力される。この受信機１では、入力されたこの受信信号が受信処理回路部２に供給される。受信処理回路部２では、この受信信号が増幅器３で増幅され、フィルタ４で不要帯域の信号が除去されて後、ミキサ５に供給される。ミキサ５では、この受信信号がＰＬＬ回路１０からのローカル信号ＬｃとミキシングされてＩＦ（中間周波）帯の受信信号にダウンコンバートされる。このＩＦ帯の受信信号は、増幅器６で増幅され、フィルタ７で不要帯域の信号が除去された後、Ａ／Ｄ変換器８でデジタルの受信信号に変換されてＦＰＧＡ９に供給される。以上の増幅器３からＦＰＧＡ９までの受信信号を処理する回路部が受信処理回路部２である。

ＦＰＧＡ９は多数の所望とする回路を書き替え可能な揮発性のゲートアレイであって、ここでは、Ａ／Ｄ変換器８からのデジタル受信信号をフィルタリングするデジタル回路が書き込み設定されている。かかるフィルタリングのためのデジタル回路の回路データはメモリ１２に格納されており、受信機１の電源がオフすると、揮発性のＦＰＧＡ９に書き込まれている回路は消去されるが、その後電源がオンすると、ＣＰＵ１１がメモリ１２からこの回路データを読み出し、この回路データに基づいてＦＰＧＡ９に再度上記のフィルタリングのためのデジタル回路を書き込む。これにより、受信機１で電源がオンしているときには、ＦＰＧＡ９はフィルタリング機能を備えている。

ＦＰＧＡ９でフィルタリング処理された受信信号は、受信機１から図示しない信号処理部に供給される。

また、ＦＰＧＡ９には、一定周波数のリファレンス信号Ｒｅｆを発生する回路も、同様にして、書き込み設定されており、このリファレンス信号ＲｅｆがＰＬＬ回路１０にそのリファレンス信号として供給される。ＰＬＬ回路１０はこのリファレンス信号Ｒｅｆを基にローカル信号Ｌｃを生成し、ミキサ５に供給する。

次に、本発明の実施形態を図面により説明する。
図１は本発明による受信機の一実施形態を示すブロック構成図であって、１３は周波数逓倍器、１４はミキサ、１５は増幅器、１６は切替スイッチ、１７はログ・アンプ（Logarithmic Amplifier）、１８はＡ／Ｄ変換器であり、図２に対応する部分には同一符号を付けて重複する説明を省略する。

同図において、ＦＰＧＡ９で発生されるＰＬＬ回路１０のためのリファレンス信号Ｒｅｆは、また、周波数逓倍器１３で周波数逓倍され、フィルタ７から出力されるＩＦ帯の受信信号の周波数帯域内の周波数（即ち、ＩＦ帯）のリファレンス信号Ｒｅｆが生成される。このＩＦ帯のリファレンス信号Ｒｅｆは、さらに、ミキサ１４でＰＬＬ回路１０からのローカル信号Ｌｃとミキシングされることにより、受信機１に入力されるＲＦ帯の受信信号の周波数帯域内の周波数（即ち、ＲＦ帯）の信号にアップコンバートされる。このＲＦ帯のリファレンス信号Ｒｅｆが、この受信機１での遅延時間や利得を測定するためのテスト信号Ｔｔとして用いられる。

一方、受信処理回路部２の前段には、切替スイッチ１６が設けられており、この切替スイッチ１６のＡ接点には、上記のＲＦ帯の受信信号が供給されている。また、受信機１で電源がオンである限り、ミキサ１４から上記のテスト信号Ｔｔが常時出力されており、増幅器１５で増幅されて切替スイッチ１６のＢ接点に供給されている。また、このテスト信号Ｔｔは、ログ・アンプ１７にも供給されている。

受信機１が受信信号を受信処理するモード（受信モード）にあるときには、切替スイッチ１６はＡ接点側に閉じており、ＲＦ帯の受信信号がこの切替スイッチ１６を介して受信処理回路部２に供給されることにより、図２に示した受信機１と同様の受信信号の受信処理が行なわれる。また、この受信機１がその遅延時間や利得を測定するモード（テストモード）にあるときには、切替スイッチ１６はＢ接点側に閉じており、増幅器１５で増幅されたテスト信号Ｔｔが切替スイッチ１６を介して受信処理回路部２に供給される。なお、切替スイッチ１６のかかるモードに応じた切り替え動作は、図示しない操作部での操作者の操作のもとに、ＣＰＵ１１で発生され、ＦＰＧＡ９を介して切替スイッチ１６に供給される切替制御信号Ｃｔによって行なわれる。

次に、この実施形態でのテストモードについて説明する。

ここで、メモリ１２には、上記のＦＰＧＡ９へのフィルタリングのためのデジタル回路などの書き込みのための回路データの記憶領域のほかに、テスト結果（特に、後述するテスト信号の立上りエッジの情報）を記憶する領域（テスト結果記憶領域）も設けられている。

上記のように、操作部の操作者の操作によってテストモードが指示されると、ＣＰＵ１１からＦＰＧＡ９を介して切替制御信号Ｃｔが切替スイッチ１６に供給されることにより、これまでＡ接点側に閉じていた切替スイッチ１６がＢ接点側に閉じる状態に切り替わり、ミキサ１４から出力されて増幅器１５で増幅されたテスト信号Ｔｔが切替スイッチ１６を介して受信処理回路部２に供給される。ＣＰＵ１１は、また、この切替制御信号Ｃｔを出力すると同時に、メモリ１２の上記テスト結果記憶領域をクリアし、ＣＰＵ１１が切替制御信号Ｃｔを出力開始してから切替スイッチ１６がＡ接点側からＢ接点側に切り替わるまでの時間（これは既知のものである）と、後述するように、ＦＰＧＡ９がテスト信号Ｔｔの立上りエッジを検出してその情報をメモリ１２に記憶するまでに要する時間（これは既知のものである）とが経過すると、クリアされたこのテスト結果記憶領域の先頭のアドレスから所定のクロック周期で順にアドレスを指定していく。

一方、切替スイッチ１６がＡ接点側からＢ接点側に切り替わると、増幅器１５からのテスト信号Ｔｔが切替スイッチ１６を介して受信処理回路部２に供給され、上記の受信信号の場合と同様、この増幅器３で増幅されてフィルタ４で不要信号が除去され、ミキサ５でＩＦ帯にダウンコンバートされる。このダウンコンバートされたテスト信号はミキサ１４でアップコンバートされる前の信号に等しい周波数の信号である。このＩＦ帯のテスト信号Ｔｔは増幅器６で増幅され、フィルタ７で不要信号が除去され、Ａ／Ｄ変換器８でデジタルのテスト信号Ｔｔに変換されてＦＰＧＡ９に供給される。

ここで、ＦＰＧＡ９では、テスト信号Ｔｔを処理するテスト信号処理回路も設定されており、Ａ／Ｄ変換器８からのデジタルのテスト信号Ｔｔを、上記の受信信号の場合と同様に、フィルタリングした後、このテスト信号処理回路がフィルタリング処理後のテスト信号を包絡線検波してこのテスト信号の開始をなす立上りエッジを検出する。この立上りエッジの情報はＣＰＵ１１に送られ、メモリ１２のテスト結果記憶領域でのＣＰＵ１１によってそのとき指定しているアドレスに記憶される。

このように、受信信号処理部２で処理されたテスト信号Ｔｔの立上りエッジの情報がメモリ１２のテスト結果記憶領域に記憶されることになるが、このテスト結果記憶領域での先頭アドレス（ＣＰＵ１１が上記の指定を開始したアドレス）からテスト信号Ｔｔの立上りエッジの情報が記憶されるアドレスまでのＣＰＵ１１の指定動作時間（＝指定回数（アドレス指定数）×上記のクロック周期）が、テスト信号Ｔｔが受信処理回路部２に供給開始されてからその先頭がＦＰＧＡ９で処理されるまでに要した時間、即ち、受信機１の受信処理に要する遅延時間である。従って、このテスト結果記憶領域の先頭アドレスとテスト信号Ｃｔの立上りエッジの情報が記憶されたアドレスとから、受信機１の受信処理による遅延時間を求めることができる。

ここで、図３のタイミングチャートを用いて上記の遅延時間の検出のための動作を説明する。

いま、ＣＰＵ１１からの切替制御信号Ｃｔの出力開始時刻をｔ₀とすると（図３（ａ））、この時刻ｔ₀から時間Δｔ₁遅れた時刻ｔ₁に切替スイッチ１６でＡ接点側からＢ接点側に切り替わり、受信処理回路部２へのテスト信号Ｔｔの供給が開始する（図３（ｂ））。そして、この時刻ｔ₁から遅延時間ｄｔだけ遅れた時刻ｔ₃にＡ／Ｄ変換器８からテスト信号Ｃｔが出力されてＦＰＧＡ９に供給されて処理され（図３（ｃ））、このＦＰＧＡ９でこのテスト信号Ｃｔの立上りエッジの情報が検出される（図３（ｄ））。この立上りエッジの情報は、それが検出された時刻ｔ₃よりも時間Δｔ₂だけ遅れてメモリ１２のテスト結果記憶領域に記憶される（図３（ｅ））。

このように、受信機１では、テストモードの動作を行なうが、時刻ｔ₁から時刻ｔ₃までの遅延時間ｄｔがこの場合の求めるべき受信機１の受信処理の遅延時間である。これを求めるために、立上りエッジの情報をメモリ１２に記憶する時刻ｔ₄よりも遅延時間ｄｔだけ進んだ時刻ｔ₂からこの立上りエッジの情報をメモリ１２に記憶する時刻ｔ₄まで時間計測を行なうものであるが、この時刻ｔ₂は切替スイッチ１６がＡ接点側からＢ接点側に切り替わる時刻ｔ₁から上記の時間Δｔ₂だけ経過した時刻である。従って、ＣＰＵ１１から切替制御信号Ｃｔが出力開始される時刻ｔ₀から時間（Δｔ₁＋Δｔ₂）だけ経過した時刻ｔ₂に、ＣＰＵ１１がメモリ１２のテスト結果記憶領域での先頭のアドレスから順にアドレスを指定し始めることにより、この指定開始（時刻ｔ₂）から立上りエッジの情報を記憶する（時刻ｔ₄）までの時間を遅延時間ｄｔとすることができる。この遅延時間ｄｔは、上記のように、この時刻ｔ₂，ｔ₄間のアドレス指定数とアドレスの指定周期（上記の所定のクロック周期）とから求めることができる。なお、時間Δｔ₁，Δｔ₂は、上記のように、既知である。

また、増幅器１５から出力されるテスト信号Ｔｔはログ・アンプ１７に供給され、包絡線検波されるとともに、対数変換される。ログ・アンプ１７の出力信号はＡ／Ｄ変換器１８でデジタル信号に変換され、ＦＰＧＡ９に供給される。

ログ・アンプ１７の対数変換は、受信処理のための増幅器３からＦＰＧＡ９までの受信処理回路部２の利得に等しい利得がログ・アンプ１７で得られるようにするためのものである。ログ・アンプ１７で、この受信処理回路部２の利得と等しい利得が得られるように、テスト信号Ｔｔが対数変換される場合には、Ａ／Ｄ変換器１８からのデジタル信号の値とＡ／Ｄ変換器８からのテスト信号ＴｔのＦＰＧＡ９で包絡線検波結果のデジタル値とは等しい。従って、これらデジタル値を対比することにより、受信処理のための増幅器３からＦＰＧＡ９までの受信処理回路部２の利得を検出、判定することができる。なお、かかる受信処理回路部２は所定の利得が得られるように設計されるものであり、この設計上の利得が得られるように、ログ・アンプ１７も設計されている。

ＣＰＵ１１は、ＦＰＧＡ９からテスト信号Ｔｔの立上りエッジの情報が供給されると、かかるテスト信号の包絡線検波結果のデジタル値とＡ／Ｄ変換器１８からのデジタル値とを検出するようにＦＰＧＡ９に指示し、この指示に基づいてＦＰＧＡ９はこれらデジタル値を検出したＣＰＵ１１に供給する。ＣＰＵ１１は、これらデジタル値をもとに（例えば、対比することにより）、受信処理のための増幅器３からＦＰＧＡ９までの受信処理回路部２の利得を求める。このようにして、受信処理回路部２の利得を得ることができる。

以上のように、この実施形態では、受信機１に用いられる周波数コンバート用のローカル信号Ｌｃを発生するＰＬＬ回路のリファレンス信号を用いてテスト信号Ｔｔを作成するものであるから、テスト信号Ｔｔの発生装置として、別に専用のものを用いる必要はなく、受信機１の回路規模が格別増大化するものではない。

また、受信機１の遅延時間ｄｔを計測する場合も、既存のメモリ１２を用いるものであるから、別にタイマなどの時間計測手段を付加する必要はなく、受信機１の回路規模が格別増大化するものではない。

さらに、受信処理回路部２で処理されたテスト信号Ｃｔの立上りエッジの検出や、かかるテスト信号Ｃｔ，Ａ／Ｄ変換器１８からの信号の振幅の検出のための回路は既存のＦＰＧＡ９に設定するものであるから、受信機１の回路規模が格別増大化するものではない。

このようにして、受信機１の回路規模を格別増大化させることなく、受信機１にその遅延時間や利得の測定機能を持たせることができ、受信機１の生産時であっても、また、運用中であっても、別に測定器を用いることなく、受信機１の故障検出などを行なうことも可能とし、その測定のための準備作業も簡略化できる。

本発明による受信機の一実施形態を示すブロック構成図である。本発明を適用可能な受信機の一例を示すブロック構成図である。図１に示す実施形態のテストモードでの動作を示すタイミングチャートである。

符号の説明

１受信機
２受信処理回路部
３増幅器
４フィルタ
５ミキサ
６増幅器
７フィルタ
８Ａ／Ｄ変換器
９ＦＰＧＡ
１０ＰＬＬ回路
１１ＣＰＵ
１２メモリ
１３周波数逓倍器
１４ミキサ
１５増幅器
１６切替スイッチ
１７ログ・アンプ
１８Ａ／Ｄ変換器

Claims

ＲＦ帯の受信信号をＰＬＬ回路からのローカル信号によってＩＦ帯の受信信号にダウンコンバートするミキサと、該ＩＦ帯の受信信号をデジタル受信信号に変換するＡ／Ｄ変換器と、該デジタル受信信号をフィルタリングする回路や該ＰＬＬ回路のリファレンス信号を発生する回路が形成されたＦＰＧＡとを有する受信処理回路部と、
該ＦＰＧＡに回路を形成する機能を有するＣＰＵと、
該ＦＰＧＡに回路を形成するための回路データが記憶されたメモリと
を備えた受信機において、
該リファレンス信号からテスト信号を生成するテスト信号発生手段と、
テストモードの設定とともに、該テスト信号を該受信処理回路部に供給する切替スイッチ手段と、
該受信処理回路部で処理された該テスト信号から、該受信処理回路の遅延時間と利得とを検出する手段と
を設けたことを特徴とする受信機。