JP2021129020A - 半導体装置 - Google Patents

Abstract

【課題】 端部に位置するトレンチの角部周辺における電界集中を抑制することができる技術を提供する。【解決手段】 半導体装置は、半導体基板と、半導体基板の上面に設けられた複数のトレンチと、各トレンチの内面を覆うトレンチ絶縁膜と、各トレンチ内に配置された電極と、層間絶縁膜と、半導体基板の上面に設けられたソース電極を備えている。複数のトレンチが、第１方向に沿って間隔を開けて配列されている。複数のトレンチのうちの第１方向の端部に位置する１又は複数の端部トレンチの少なくとも一部は、他のトレンチよりも幅が広い幅広部を有している。端部トレンチ内の電極の少なくとも一部が、幅広部内に配置されている。幅広部内の電極は、その上端でソース電極に接している。他のトレンチ内の電極は、層間絶縁膜によってソース電極から絶縁されている。【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、半導体装置が開示されている。この半導体装置は、半導体基板と、半導体基板の上面に設けられた複数のトレンチと、各トレンチの内面を覆うトレンチ絶縁膜と、各トレンチ内に配置された電極と、各電極の上面を覆う層間絶縁膜と、半導体基板の上面に設けられており、層間絶縁膜によって各電極から絶縁されているソース電極を備えている。

特開２０１２−１９０８５３号公報

特許文献１の半導体装置がオフするときには、半導体基板の内部に空乏層が広がる。近年では、半導体装置をオフするときに、トレンチ内の電極に負電位（ソース電極よりも低い電位）を印加することが行われている。トレンチ内の電極に負電位を印加すると、トレンチの下部において電界が集中し易い。特に、複数のトレンチのうち、外周端に位置するトレンチの下部において、電界が集中し易い。本明細書では、端部に位置するトレンチの下部における電界集中を抑制することができる技術を提供する。

本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、前記各トレンチの内面を覆うトレンチ絶縁膜と、前記各トレンチ内に配置された電極と、層間絶縁膜と、前記半導体基板の前記上面に設けられたソース電極、を備えている。前記複数のトレンチが、第１方向に沿って間隔を開けて配列されている。前記複数のトレンチのうちの前記第１方向の端部に位置する１又は複数の端部トレンチの少なくとも一部は、他のトレンチよりも幅が広い幅広部を有している。前記端部トレンチ内の前記電極の少なくとも一部が、前記幅広部内に配置されている。前記幅広部内の前記電極は、その上端で前記ソース電極に接している。前記他のトレンチ内の前記電極は、前記層間絶縁膜によって前記ソース電極から絶縁されている。

この半導体装置では、端部トレンチの幅広部内の電極が、その上端でソース電極に接している。すなわち、端部トレンチ内の電極の電位が、ソース電極の電位（略０Ｖ）に固定される。このため、半導体装置がオフするときに端部トレンチ以外のトレンチ（以下、メイントレンチという）内の電極に負電位が印加されても、端部トレンチ内の電極の電位はメイントレンチ内の電極の電位よりも高い電位（すなわち、略０Ｖ）となる。このように、端部トレンチ内の電極の電位がメイントレンチ内の電極の電位よりも高いと、端部トレンチの下部とメイントレンチの下部とに電界集中箇所が分散し、端部トレンチの下部における電界集中を抑制することができる。

実施形態に係るＭＯＳＦＥＴ１０の部分上面図。 図１のＩＩ−ＩＩ線における断面図。 図１のＩＩＩ−ＩＩＩ線における断面図。 図１のＩＶ−ＩＶ線における断面図。 従来のＭＯＳＦＥＴがオフしているときの等電位線の分布を示す断面図。 ＭＯＳＦＥＴ１０がオフしているときの等電位線の分布を示す断面図（図３に対応する図）。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。 ＭＯＳＦＥＴ１０の製造工程を説明するための図。

図１〜４は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図に示すように、半導体基板１２の上面１２ａ上には、電極、絶縁膜等が設けられている。なお、図１では、説明のため、半導体基板１２の上面１２ａ上の構成、及び半導体基板１２内部（上面１２ａに露出する範囲）の構成の図示を省略している。

半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。各トレンチ２２は、ｙ方向に直線状に長く伸びている。各トレンチ２２は、ｘ方向に沿って間隔を空けて配列されている。

複数のトレンチ２２は、複数の端部トレンチ２２ａと、複数のメイントレンチ２２ｂにより構成されている。本実施形態では、半導体基板１２におけるｘ方向の端部（図１の右側）に位置する２本のトレンチ２２が端部トレンチ２２ａであり、当該端部トレンチ２２ａよりも半導体基板１２の中央側（図１の左側）の各トレンチ２２がメイントレンチ２２ｂである。図１では、ｘ方向の一方の端部のみが図示されているが、ｘ方向の他方の端部においても２本の端部トレンチ２２ａが設けられている。なお、端部トレンチ２２ａの数は特に限定されず、１本であってもよいし、３本以上であってもよい。

メイントレンチ２２ｂは、その全体が略一定の幅でｙ方向に長く伸びている。端部トレンチ２２ａは、延伸部２３ａと幅広部２３ｂを有している。延伸部２３ａは、略一定の幅でｙ方向に長く伸びている。幅広部２３ｂは、延伸部２３ａのｙ方向の端部（すなわち、長手方向の端部）に接続されている。幅広部２３ｂの幅Ｗ１（図２参照）は、延伸部２３ａの幅Ｗ２（図３参照）よりも広い。また、幅広部２３ｂの幅Ｗ１は、メイントレンチ２２ｂの幅Ｗ３（図２参照）よりも広い。延伸部２３ａの幅Ｗ２とメイントレンチ２２ｂの幅Ｗ３は、略等しい。隣接するメイントレンチ２２ｂ同士の間隔、隣接するメイントレンチ２２ｂと端部トレンチ２２ａの延伸部２３ａの間の間隔、隣接する端部トレンチ２２ａの延伸部２３ａ同士の間隔は、略等しい。

図１〜図３に示すように、各トレンチ２２の内部には、トレンチ絶縁膜２４と、電極２６が配置されている。各トレンチ絶縁膜２４は、対応するトレンチ２２の内面を覆っている。各電極２６は、対応するトレンチ２２内に配置されている。各電極２６は、トレンチ絶縁膜２４によって半導体基板１２から絶縁されている。電極２６は、例えば、ポリシリコンによって構成されている。以下では、説明の便宜上、端部トレンチ２２ａの内面を覆うトレンチ絶縁膜２４を端部絶縁膜２４ａと称し、メイントレンチ２２ｂの内面を覆うトレンチ絶縁膜２４をメイン絶縁膜２４ｂと称することがある。また、端部トレンチ２２ａ内に配置された電極２６を端部電極２６ａと称し、メイントレンチ２２ｂ内に配置された電極２６をメイン電極２６ｂと称することがある。端部電極２６ａは、延伸部２３ａから幅広部２３ｂに亘って端部トレンチ２２ａ内に配置されている。

図２及び図３に示すように、メイン電極２６ｂの上面は、層間絶縁膜２８によって覆われている。層間絶縁膜２８の上端は、半導体基板１２の上面１２ａよりも下側に位置している。図２〜図４に示すように、端部電極２６ａの上面は、部分的に層間絶縁膜２８によって覆われている。具体的には、端部電極２６ａは、端部トレンチ２２ａの延伸部２３ａ内では層間絶縁膜２８に覆われており、端部トレンチ２２ａの幅広部２３ｂ内では層間絶縁膜２８に覆われていない。

半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、半導体基板１２の上面１２ａと層間絶縁膜２８を覆っている。ソース電極７０は、層間絶縁膜２８によってメイン電極２６ｂから絶縁されている。一方、上述したように、幅広部２３ｂ内では、端部電極２６ａが層間絶縁膜２８に覆われていない。このため、ソース電極７０は、幅広部２３ｂ内では端部電極２６ａの上面を覆っている。端部電極２６ａがソース電極７０に接しているので、端部電極２６ａの電位はソース電極７０の電位と略等しい。

ソース電極７０の上面の一部には、はんだ接合層７４が設けられている。はんだ接合層７４は、例えば、ニッケル（Ｎｉ）によって構成されている。はんだ接合層７４は、メイントレンチ２２ｂの上部においてソース電極７０を覆っている。端部トレンチ２２ａの上部では、ソース電極７０の上面にポリイミド膜７６が設けられている。

はんだ接合層７４及びポリイミド膜７６の上面には、はんだ層７８が設けられている。はんだ層７８は、はんだ接合層７４からポリイミド膜７６に跨って設けられている。はんだ層７８によってソース電極７０が外部端子（不図示）にはんだ接合される。

半導体基板１２の下面１２ｂには、ドレイン電極７２が配置されている。ドレイン電極７２は、半導体基板１２の下面１２ｂに接している。

図２及び図３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、ソース電極７０にオーミック接触している。各ソース領域３０は、メイントレンチ２２ｂの側面において、メイン絶縁膜２４ｂに接している。各ソース領域３０は、メイントレンチ２２ｂの上端部において、メイン絶縁膜２４ｂに接している。各ソース領域３０の下端は、メイン電極２６ｂの上端よりも下側に位置している。ソース領域３０は、端部トレンチ２２ａに接する範囲には設けられていない。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。隣接する２つのメイントレンチ２２ｂの間の領域では、コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲で上面１２ａに露出している。端部トレンチ２２ａが設けられている範囲では、コンタクト領域３２ａは、半導体基板１２の上面１２ａに露出するとともに、端部トレンチ２２ａの側面において、端部絶縁膜２４ａに接している。コンタクト領域３２ａは、最も外側（ｘ方向端部）に位置する端部トレンチ２２ａの外側の領域にも設けられている。コンタクト領域３２ａは、ソース電極７０にオーミック接触している。メインボディ領域３２ｂは、各ソース領域３０及び各コンタクト領域３２ａの下側に配置されている。メイントレンチ２２ｂが設けられている範囲では、メインボディ領域３２ｂは、ソース領域３０の下側でメイン絶縁膜２４ｂに接している。端部トレンチ２２ａが設けられている範囲では、メインボディ領域３２ｂは、コンタクト領域３２ａの下側で端部絶縁膜２４ａに接している。メインボディ領域３２ｂの下端は、端部電極２６ａ及びメイン電極２６ｂの下端よりも上側に位置している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、メインボディ領域３２ｂの下側に配置されており、メインボディ領域３２ｂによってソース領域３０から分離されている。ドリフト領域３４は、各トレンチ２２の側面において、各トレンチ絶縁膜２４に接している。ドリフト領域３４は、メインボディ領域３２ｂの下側で各トレンチ絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、ドリフト領域３４の内部に配置されている。底部領域３６は、端部底部領域３６ａと複数のメイン底部領域３６ｂを有している。

図２及び図３に示すように、各メイン底部領域３６ｂは、対応するメイントレンチ２２ｂの底面から間隔を空けてメイントレンチ２２ｂの下部に配置されている。各メイン底部領域３６ｂは、対応するメイントレンチ２２ｂの底面に沿ってｙ方向に長く伸びている。各メイン底部領域３６ｂの周囲は、ドリフト領域３４によって囲まれている。すなわち、メイントレンチ２２ｂの底面とメイン底部領域３６ｂの間の間隔には、ドリフト領域３４が配置されている。

図２〜図４に示すように、端部底部領域３６ａは、端部トレンチ２２ａの底面から間隔を空けて端部トレンチ２２ａの下部に配置されている。図２及び図３に示すように、端部底部領域３６ａは、２つの端部トレンチ２２ａに跨って半導体基板１２の外周側まで伸びている。図４に示すように、端部底部領域３６ａは、端部トレンチ２２ａの底面に沿ってｙ方向に長く伸びている。端部底部領域３６ａの周囲は、ドリフト領域３４によって囲まれている。すなわち、端部トレンチ２２ａの底面と端部底部領域３６ａの間の間隔には、ドリフト領域３４が配置されている。

ＭＯＳＦＥＴ１０の使用時には、ドレイン電極７２にソース電極７０よりも高い電位が印加される。メイン電極２６ｂにゲート閾値以上の電位を印加すると、メイン絶縁膜２４ｂに接する範囲のメインボディ領域３２ｂにチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。なお、端部トレンチ２２ａ内に配置された端部電極２６ａは、幅広部２３ｂにおいてソース電極７０に接している。したがって、端部電極２６ａの電位がソース電極７０の電位に固定され、端部絶縁膜２４ａに接する範囲のボディ領域３２にはチャネルが形成されない。すなわち、端部トレンチ２２ａに接する範囲の半導体領域には電流が流れない。ＭＯＳＦＥＴ１０をオフさせるときには、メイン電極２６ｂの電位を負電位に制御する。これにより、メイン電極２６ｂの電位がゲート閾値未満に低下し、チャネルが消失してＭＯＳＦＥＴ１０がオフする。

ＭＯＳＦＥＴ１０がオフしている状態では、ドレイン電極７２の電位がソース電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、ドレイン電極７２に近い電位を有する。このため、ドリフト領域３４と底部領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、ｐｎ接合からドリフト領域３４へ空乏層が広範囲に広がる。これにより、ＭＯＳＦＥＴ１０の耐圧が確保される。また、ｐｎ接合から底部領域３６内へも空乏層が広がる。したがって、ＭＯＳＦＥＴ１０がオフしている状態では、底部領域３６も空乏化されている。このため、空乏化したドリフト領域３４と底部領域３６内で電位分布が生じる。

従来の半導体装置１００では、トレンチ１２２内のすべての電極１２６が負電位に制御される。このため、図５に破線１５０で示すように、トレンチ１２２が存在する領域では、トレンチ１２２が存在しない領域（図５の外周領域１３０）に比べて等電位線が下側に分布する。このため、最も外側（ｘ方向の端部）に位置するトレンチ１２２の底面と側面の角部１４０周辺で等電位線が大きく曲がる。その結果、角部１４０の周辺で等電位線の間隔が局所的に狭くなる。このため、角部１４０の周辺で電界集中が生じる。これに対し、本実施形態では、メイントレンチ２２ｂ内のメイン電極２６ｂが負電位に制御される一方、メイントレンチ２２ｂよりも外側に位置する端部トレンチ２２ａ内の端部電極２６ａが、ソース電極７０に接続されている。すなわち、端部電極２６ａの電位がソース電極７０の電位（略０Ｖ）に固定されている。図６は、この場合の電位分布を示している。なお、図６では、半導体基板１２の内部の構成の図示を省略している。図６に破線５０で示すように、本実施形態の構成では、等電位線が、最も外側に位置する端部トレンチ２２ａの角部４０だけでなく、端部トレンチ２２ａに隣接するメイントレンチ２２ｂの角部４２においても曲がるように分布する。すなわち、等電位線の集中箇所（すなわち、電界集中箇所）が分散する。このように、このＭＯＳＦＥＴ１０では、端部トレンチ２２ａの内部に配置された端部電極２６ａの電位がソース電極７０の電位に固定されていることにより、等電位線が曲がる領域が分散され、電界集中箇所が分散される。その結果、各電界集中箇所における電界が緩和される。したがって、端部に位置するトレンチ２２の角部４０周辺における電界集中を抑制することができる。

また、本実施形態では、図２に示すように、幅広部２３ｂ内の端部電極２６ａに接する範囲のソース電極７０が、他の範囲のソース電極７０よりも半導体基板１２の深い位置まで達する。このため、幅広部２３ｂでは他の範囲よりもソース電極７０が歪み易い。すなわち、幅広部２３ｂでは他の範囲よりもソース電極７０に応力が生じ易い。しかしながら、本実施形態では、端部トレンチ２２ａ内の端部電極２６ａと接する範囲のソース電極７０がポリイミド膜７６で覆われているため、ソース電極７０に生じる応力を低減することができる。

次に、ＭＯＳＦＥＴ１０の製造方法について説明する。以下では、本実施形態の特徴である工程について説明する。したがって、実際の製造方法には、必要に応じて以下の説明に含まれない１又は複数の工程が含まれ得る。また、以下に説明する図では、図番に符号Ａを付した図が図２に対応する断面であり、図番に符号Ｂを付した図が図３に対応する断面である。

まず、図７に示す半導体基板１２を準備する。半導体基板１２は、ソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、及び底部領域３６を有している。上記の各領域は、従来公知の方法、例えば、イオン注入、エピタキシャル成長等により形成することができる。

次に、図８に示すように、半導体基板１２の上面１２ａをエッチングすることによって、上面１２ａに端部トレンチ２２ａ及びメイントレンチ２２ｂを形成する。メイントレンチ２２ｂは、ソース領域３０及びメインボディ領域３２ｂを貫通してドリフト領域３４に達するように形成される。端部トレンチ２２ａは、コンタクト領域３２ａ及びメインボディ領域３２ｂを貫通してドリフト領域３４に達するように形成される。また、この工程では、端部トレンチ２２ａのｙ方向における端部に、端部トレンチ２２ａの他の部分（延伸部２３ａ）の幅Ｗ２（図８Ｂ参照）、及びメイントレンチ２２ｂの幅Ｗ３（図８Ａ参照）よりも幅が広い幅広部２３ｂ（幅Ｗ１、図８Ａ参照）が形成されるようにエッチングを行う。

次に、図９に示すように、各トレンチ２２の内面を覆うトレンチ絶縁膜２４を形成する。トレンチ絶縁膜２４は、トレンチ２２の内面から半導体基板１２の上面１２ａに亘って形成される。次いで、各トレンチ２２の内部に電極２６を形成する。電極２６は、その上端が、半導体基板１２の上面１２ａよりも下側、且つ、ソース領域３０の下端よりも上側に位置するように形成される。その後、トレンチ２２の内部と半導体基板１２の上面１２ａの上部（より詳細には、上面１２ａを覆うトレンチ絶縁膜２４の上面）に、層間絶縁膜２８を形成する。ここで、端部トレンチ２２ａの幅広部２３ｂの幅は、延伸部２３ａの幅及びメイントレンチ２２ｂの幅よりも広い。このため、図９に示すように、幅広部２３ｂにおける層間絶縁膜２８の厚みＴ１（図９Ａ参照）が、延伸部２３ａ及びメイントレンチ２２ｂにおける層間絶縁膜２８の厚みＴ２（図９Ａ及び図９Ｂ参照）よりも薄くなる。

次に、図１０に示すように、層間絶縁膜２８とトレンチ絶縁膜２４をエッチングする。これによって、上面１２ａ上の層間絶縁膜２８とトレンチ絶縁膜２４を除去する。また、ここでは、図１０Ａに示すように、端部トレンチ２２ａの幅広部２３ｂの端部電極２６ａ上の層間絶縁膜２８が除去されるまでエッチングを行い、端部電極２６ａの上面を露出させる。幅広部２３ｂでは、延伸部２３ａ及びメイントレンチ２２ｂよりも層間絶縁膜２８の厚みが薄いため、図１０Ａ及び図１０Ｂに示すように、端部トレンチ２２ａの延伸部２３ａ及びメイントレンチ２２ｂにおいては、層間絶縁膜２８が残存する。端部トレンチ２２ａの延伸部２３ａ及びメイントレンチ２２ｂにおいては、層間絶縁膜２８の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、層間絶縁膜２８を残存させる。

その後、半導体基板１２の上面１２ａ、層間絶縁膜２８の上面、及び、端部トレンチ２２ａの幅広部２３ｂ内の端部電極２６ａの上面に跨る範囲にソース電極７０を形成する。そして、はんだ接合層７４、ポリイミド膜７６、ドレイン電極７２等を形成することで、図１〜４に示すＭＯＳＦＥＴ１０が完成する。

以上に説明したように、幅広部２３ｂでは、延伸部２３ａ及びメイントレンチ２２ｂと比較して、層間絶縁膜２８が薄く成膜される。このため、続くエッチングにおいて、幅広部２３ｂの層間絶縁膜２８のみを除去することができる。このように、端部トレンチ２２ａに幅広部２３ｂを設けることによって、幅広部２３ｂ内の端部電極２６ａの上面のみを露出させることができるため、従来から工程数を増加させることなく、簡易に端部電極２６ａをソース電極７０にコンタクトさせることができる。

上述した実施形態では、幅広部２３ｂが端部トレンチ２２ａの長手方向の端部に設けられていた。しかしながら、幅広部２３ｂが設けられる位置や数は特に限定されない。例えば、幅広部２３ｂを端部トレンチ２２ａの長手方向の中間位置に設けてもよいし、端部トレンチ２２ａが、その全長に亘ってメイントレンチ２２ｂよりも幅広に形成されてもよい。

また、上述した実施形態では、端部電極２６ａがソース電極７０に直接接していた。しかしながら、例えば、幅広部２３ｂ内の端部電極２６ａが、引出配線等を介してソース電極７０に接続されてもよい。

また、端部トレンチ２２ａは、本実施形態のように、半導体基板１２の外周側の端部に設けられるものに限られない。例えば、半導体基板１２の中央付近の領域に、半導体基板１２の温度を検出する温度センスダイオードを形成する場合がある。この場合、当該領域にはトレンチが形成されない。このため、当該領域に隣接するトレンチは、複数のトレンチの配列方向の端部に位置するトレンチとなる。このようなトレンチに対して、上述した端部トレンチ２２ａと同様の構成（すなわち、他のトレンチよりも幅が広い幅広部を有し、幅広部内の電極がソース電極と接続された構成）を適用してもよい。このような構成とすることで、当該領域に隣接するトレンチの底面と側面の角部周辺における電界集中を抑制することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
１２ａ：上面
１２ｂ：下面
２２ａ：端部トレンチ
２２ｂ：メイントレンチ
２３ａ：延伸部
２３ｂ：幅広部
２４：トレンチ絶縁膜
２４ａ：端部絶縁膜
２４ｂ：メイン絶縁膜
２６：電極
２６ａ：端部電極
２６ｂ：メイン電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
７０：ソース電極
７２：ドレイン電極

Claims (1)

1. 半導体基板と、
   前記半導体基板の上面に設けられた複数のトレンチと、
   前記各トレンチの内面を覆うトレンチ絶縁膜と、
   前記各トレンチ内に配置された電極と、
   層間絶縁膜と、
   前記半導体基板の前記上面に設けられたソース電極、
   を備えており、
   前記複数のトレンチが、第１方向に沿って間隔を開けて配列されており、
   前記複数のトレンチのうちの前記第１方向の端部に位置する１又は複数の端部トレンチの少なくとも一部は、他のトレンチよりも幅が広い幅広部を有しており、
   前記端部トレンチ内の前記電極の少なくとも一部が、前記幅広部内に配置されており、
   前記幅広部内の前記電極は、その上端で前記ソース電極に接しており、
   前記他のトレンチ内の前記電極は、前記層間絶縁膜によって前記ソース電極から絶縁されている、
   半導体装置。
   

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