JP2021125634A - 磁気デバイス - Google Patents

Abstract

【課題】特性を向上できる磁気デバイスを提供する。【解決手段】実施形態に係る磁気デバイスは、構造体を含む。構造体は、導電部と、第１方向において導電部から離れた第１磁性層と、導電部と第１磁性層との間に設けられた第１非磁性層と、導電部と第１非磁性層との間に設けられた第２磁性層と、を含む。構造体は、第１方向に垂直な第２方向及び第３方向において複数設けられている。第３方向は、第１方向及び第２方向に垂直な方向に対して傾斜している。複数の構造体は、第１構造体と、第２方向において第１構造体と隣り合う第２構造体と、第３方向において第１構造体と隣り合う第３構造体と、を含む。第３構造体の第２方向における位置は、第１構造体の少なくとも一部の第２方向における位置と、第２構造体の少なくとも一部の第２方向における位置と、の間にある。【選択図】図１

Description

本発明の実施形態は、磁気デバイスに関する。

磁気デバイスについて、特性の向上が求められている。

特許第６５４５８５３号公報

本発明が解決しようとする課題は、特性を向上できる磁気デバイスを提供することである。

実施形態に係る磁気デバイスは、構造体を含む。前記構造体は、導電部と、第１方向において前記導電部から離れた第１磁性層と、前記導電部と前記第１磁性層との間に設けられた第１非磁性層と、前記導電部と前記第１非磁性層との間に設けられた第２磁性層と、を含む。前記構造体は、前記第１方向に垂直な第２方向及び第３方向において複数設けられている。前記第３方向は、前記第１方向及び前記第２方向に垂直な方向に対して傾斜している。前記複数の構造体は、第１構造体と、前記第２方向において前記第１構造体と隣り合う第２構造体と、前記第３方向において前記第１構造体と隣り合う第３構造体と、を含む。前記第３構造体の前記第２方向における位置は、前記第１構造体の少なくとも一部の前記第２方向における位置と、前記第２構造体の少なくとも一部の前記第２方向における位置と、の間にある。

第１実施形態に係る磁気デバイスを例示する模式的平面図である。 第１実施形態に係る磁気デバイスを例示する模式的平面図である。 第１実施形態に係る磁気デバイスを例示する模式的平面図である。 図１〜図３のＡ１−Ａ２断面図である。 図１〜図３のＢ１−Ｂ２断面図である。 図１〜図３のＣ１−Ｃ２断面図である。 第１実施形態に係る磁気デバイスを例示する模式図である。 第１実施形態に係る磁気デバイスによる動作を例示する模式図である。 第１実施形態の変形例に係る磁気デバイスを例示する模式的平面図である。 図９のＡ１−Ａ２断面図である。 図９のＢ１−Ａ２断面図である。 図１０の一部を拡大した模式的断面図である。 第１実施形態に係る磁気デバイスを例示する模式的平面図である。 第１実施形態に係る磁気デバイスを例示する模式的平面図である。 第１実施形態に係る磁気デバイスを例示する模式的平面図である。 図１３〜図１５のＡ１−Ａ２断面図である。 図１３〜図１５のＢ１−Ｂ２断面図である。 図１３〜図１５のＣ１−Ｃ２断面図である。 第２実施形態に係る磁気デバイスを例示する模式図である。 第２実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。 図２０及び図２１のＡ１−Ａ２断面図である。 図２０及び図２１のＢ１−Ｂ２断面図である。 図２０及び図２１のＣ１−Ｃ２断面図である。 図２１の一部を拡大した模式的平面図である。 第２実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第２変形例に係る磁気デバイスを例示する模式図である。 第２実施形態の第３変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第３変形例に係る磁気デバイスを例示する模式的平面図である。 図３０及び図３１のＡ１−Ａ２断面図である。 図３０及び図３１のＢ１−Ｂ２断面図である。 図３０及び図３１のＣ１−Ｃ２断面図である。 第２実施形態の第４変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第４変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第４変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第５変形例に係る磁気デバイスを例示する模式的平面図である。 第２実施形態の第５変形例に係る磁気デバイスを例示する模式的平面図である。 図３８及び図３９のＡ１−Ａ２断面図である。 図３８及び図３９のＢ１−Ｂ２断面図である。 図３８及び図３９のＣ１−Ｃ２断面図である。 第２実施形態の第６変形例に係る磁気デバイスを例示する模式的平面図である。 図４３のＡ１−Ａ２断面図である。 図４３のＢ１−Ｂ２断面図である。 図４３のＣ１−Ｃ２断面図である。 第３実施形態に係る磁気デバイスを例示する模式的平面図である。 第３実施形態に係る磁気デバイスを例示する模式的平面図である。 第３実施形態に係る磁気デバイスを例示する模式的平面図である。 第３実施形態に係る磁気デバイスを例示する模式的平面図である。 図４７〜図５０のＡ１−Ａ２断面図である。 図４７〜図５０のＢ１−Ｂ２断面図である。 図４７〜図５０のＣ１−Ｃ２断面図である。 図４７〜図５０のＤ１−Ｄ２断面図である。 第３実施形態に係る磁気デバイスを例示する模式図である。 第４実施形態に係る磁気デバイスを例示する模式的平面図である。 第４実施形態に係る磁気デバイスを例示する模式的平面図である。 第４実施形態に係る磁気デバイスを例示する模式的平面図である。 図５６〜図５８のＡ１−Ａ２断面図である。 図５６〜図５８のＢ１−Ｂ２断面図である。 第４実施形態に係る磁気デバイスを例示する模式図である。 第４実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。 第４実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。 第４実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。 図６２〜図６４のＡ１−Ａ２断面図である。 第４実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。 第５実施形態に係る磁気デバイスを例示する模式的平面図である。 第５実施形態に係る磁気デバイスを例示する模式的平面図である。 第５実施形態に係る磁気デバイスを例示する模式的平面図である。 図６７〜図６９のＡ１−Ａ２断面図である。 図６７〜図６９のＢ１−Ｂ２断面図である。 第５実施形態に係る磁気デバイスを例示する模式図である。 第６実施形態に係る磁気デバイスを例示する模式的平面図である。 第６実施形態に係る磁気デバイスを例示する模式的平面図である。 第６実施形態に係る磁気デバイスを例示する模式的平面図である。 図７３〜図７５のＡ１−Ａ２断面図である。 図７３〜図７５のＢ１−Ｂ２断面図である。 図７３〜図７５のＣ１−Ｃ２断面図である。 第６実施形態に係る磁気デバイスを例示する模式図である。 第６実施形態に係る磁気デバイスによる動作を例示する模式図である。 第６実施形態に係る磁気デバイスによる動作を例示する模式図である。 第６実施形態の第１変形例に係る磁気デバイスを模式的に例示する平面図である。 第６実施形態の第１変形例に係る磁気デバイスを模式的に例示する平面図である。 第６実施形態の第１変形例に係る磁気デバイスの動作を例示する模式図である。 第６実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。 第７実施形態に係る磁気デバイスを例示する模式的平面図である。 第７実施形態に係る磁気デバイスを例示する模式的平面図である。 第７実施形態に係る磁気デバイスを例示する模式的平面図である。 第７実施形態に係る磁気デバイスを例示する模式的平面図である。 図８６〜図８９のＡ１−Ａ２断面図である。 図８６〜図８９のＢ１−Ｂ２断面図である。 図８６〜図８９のＣ１−Ｃ２断面図である。 第７実施形態に係る磁気デバイスを例示する模式図である。 磁気デバイスの一部を例示する模式的断面図である。 磁気デバイスの一部を例示する模式的断面図である。 磁気デバイスの一部を例示する模式的平面図である。 図９６のＡ１−Ａ２断面図である。 磁気デバイスの一部を例示する模式的平面図である。 図９８（ａ）〜図９８（ｃ）のＡ１−Ａ２断面図である。 磁気デバイスの一部を例示する模式的平面図である。 実施形態に係る磁気デバイスを例示する模式的断面図である。 実施形態に係る磁気デバイスを例示する模式的断面図である。 図１０２（ｂ）のＡ１−Ａ２断面図である。 図１０２（ｂ）のＢ１−Ｂ２断面図である。 実施形態に係る磁気デバイスを例示する模式的側面図である。 実施形態に係る磁気デバイスを例示する模式的断面図である。 実施形態に係る磁気デバイスを例示する模式的断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１〜図３は、第１実施形態に係る磁気デバイスを例示する模式的平面図である。
図４は、図１〜図３のＡ１−Ａ２断面図である。図５は、図１〜図３のＢ１−Ｂ２断面図である。図６は、図１〜図３のＣ１−Ｃ２断面図である。
図１〜図３は、それぞれ、図４〜図６のＤ１−Ｄ２断面図、Ｅ１−Ｅ２断面図、及びＦ１−Ｆ２断面図に対応する。図１〜図３では、実施形態の構造の説明のために、構成要素の一部及び絶縁部５を省略している。

図１〜図３及び図４〜図６に示すように、第１実施形態に係る磁気デバイス１００は、構造体１を含む。図１に示すように、構造体１は、第２方向Ｄ２及び第３方向Ｄ３において複数設けられる。第２方向Ｄ２及び第３方向Ｄ３は、互いに交差するが、直交していない。

各構造体１は、導電部１０及び積層体２０を含む。図４〜図６に示すように、導電部１０は、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃを含む。第３領域１０ｃは、第２方向Ｄ２において、第１領域１０ａと第２領域１０ｂとの間に位置する。例えば、第３領域１０ｃは、第１領域１０ａ及び第２領域１０ｂと連続する。

積層体２０は、第１磁性層２１、第２磁性層２２、及び第１非磁性層２１ｎを含む。第１磁性層２１は、第１方向Ｄ１において第３領域１０ｃから離れている。第１方向Ｄ１は、第２方向Ｄ２及び第３方向Ｄ３を含む面と交差する。例えば、第１方向Ｄ１は、第２方向Ｄ２及び第３方向Ｄ３に垂直である。第１非磁性層２１ｎは、第１方向Ｄ１において第３領域１０ｃと第１磁性層２１との間に設けられる。第２磁性層２２は、第１方向Ｄ１において第３領域１０ｃと第１非磁性層２１ｎとの間に設けられる。

磁気デバイス１００では、第２方向Ｄ２に並ぶ構造体１の列が複数設けられる。列は、第３方向Ｄ３において複数設けられる。第３方向Ｄ３において隣り合う列同士の間で、構造体１の第２方向Ｄ２における位置がオフセットされている。複数の構造体１は、千鳥状に配列される。

例えば、複数の構造体１は、図１及び図３に示すように、第１構造体１−１、第２構造体１−２、及び第３構造体１−３を含む。第２構造体１−２は、第２方向Ｄ２において第１構造体１−１と隣り合う。第３構造体１−３は、第３方向Ｄ３において第１構造体１−１と隣り合う。第３構造体１−３の第２方向Ｄ２における位置は、第１構造体１−１の少なくとも一部の第２方向Ｄ２における位置と、第２構造体１−２の少なくとも一部の第２方向Ｄ２における位置と、の間にある。

例えば図４〜図６に示すように、第１構造体１−１は、第２方向Ｄ２における第１端部ｅ１及び第２端部ｅ２を含む。第２構造体１−２は、第２方向Ｄ２における第３端部ｅ３及び第４端部ｅ４を含む。第２端部ｅ２及び第３端部ｅ３は、第２方向Ｄ２において第１端部ｅ１と第４端部ｅ４との間に位置する。第３構造体１−３は、第２方向Ｄ２における第５端部ｅ５及び第６端部ｅ６を含む。第５端部ｅ５及び第６端部ｅ６のそれぞれの第２方向Ｄ２における位置は、第１端部ｅ１の第２方向Ｄ２における位置と、第４端部ｅ４の第２方向Ｄ２における位置と、の間にある。

第１構造体１−１、第２構造体１−２、及び第３構造体１−３の位置関係によれば、各構造体の第２方向Ｄ２及び第３方向Ｄ３を含む面における重心同士の間の距離を、複数の構造体１が互いに直交する方向に格子状に配列される場合に比べて、より長くできる。この位置関係によれば、第１構造体１−１、第２構造体１−２、及び第３構造体１−３に加わる応力の集中を緩和できる。例えば、応力集中の緩和により、後述する、構造体１に情報を書き込むための第１動作又は第２動作において、導電部１０に流れる電流のばらつきを低減できる。この結果、磁気デバイス１００の歩留まりを向上できる。又は、第１構造体１−１、第２構造体１−２、及び第３構造体１−３に加わる応力の増大を抑制しつつ、磁気デバイス１００の単位面積当たりの構造体１の数を増やすことができる。単位面積当たりの構造体１の数の増加は、磁気デバイス１００の記憶密度の向上を可能とする。

磁気デバイス１００のより具体的な構造を以下で説明する。
図２及び図４〜図６に示すように、磁気デバイス１００は、半導体層ＳＬ、書込ワード線４１ｗ、読出ワード線４２ｒ、書込ワード線４３ｗ、及びソース線５０をさらに含む。書込ワード線４１ｗ、読出ワード線４２ｒ、書込ワード線４３ｗ、及びソース線５０は、第１方向Ｄ１及び第２方向Ｄ２に直交する第４方向Ｄ４に沿って設けられる。書込ワード線４１ｗ、読出ワード線４２ｒ、書込ワード線４３ｗ、及びソース線５０のそれぞれの第１方向Ｄ１における位置は、半導体層ＳＬの第１方向Ｄ１における位置と、導電部１０の第１方向における位置と、の間にある。書込ワード線４１ｗ、読出ワード線４２ｒ、書込ワード線４３ｗ、及びソース線５０のそれぞれは、第２方向Ｄ２において複数設けられる。

図２、図４、及び図６に示すように、半導体層ＳＬは、素子部３０を含む。素子部３０は、第２方向Ｄ２及び第３方向Ｄ３において複数設けられる。複数の素子部３０は、第１方向Ｄ１において複数の構造体１とそれぞれ並ぶ。例えば、複数の素子部３０は、第１素子部３０−１、第２素子部３０−２、及び第３素子部３０−３を含む。第１素子部３０−１から第１構造体１−１に向かう方向は、第１方向Ｄ１に沿う。第２素子部３０−２から第２構造体１−２に向かう方向は、第１方向Ｄ１に沿う。第３素子部３０−３から第３構造体１−３に向かう方向は、第１方向Ｄ１に沿う。各素子部３０の周りには、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って絶縁領域３９が設けられている。

各素子部３０は、半導体領域３１、半導体領域３２、半導体領域３３、半導体領域３４、及び半導体領域３５を含む。半導体領域３３は、第２方向Ｄ２において半導体領域３１と３２との間に設けられる。半導体領域３５は、第２方向Ｄ２において半導体領域３２と３４との間に設けられる。半導体領域３２、３３、及び３５は、第２方向Ｄ２において半導体領域３１と３４との間に設けられる。

半導体領域３１、３２、及び３４は、第１導電形である。半導体領域３３及び３５は、第２導電形である。第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。例えば、第１導電形はｎ形であり、第２導電形はｐ形である。半導体領域３１、３２、及び３４のそれぞれの第１導電形の不純物濃度は、半導体領域３３及び３５のそれぞれの第２導電形の不純物濃度よりも高い。

半導体領域３１は、導電部１０と電気的に接続される。例えば、半導体領域３１は、導電層７１ｗ〜７４ｗを介して第１領域１０ａと電気的に接続される。半導体領域３２は、ソース線５０と電気的に接続される。例えば、半導体領域３２は、導電層７１ｓを介してソース線５０と電気的に接続される。ソース線５０は、磁気デバイス１００の基準電位（例えばグランド電位）に接続される。半導体領域３４は、第１磁性層２１と電気的に接続される。例えば、半導体領域３４は、導電層７１ｒ〜７６ｒを介して第１磁性層２１と電気的に接続される。積層体２０は、第１方向Ｄ１において導電部１０と導電層７６ｒの一部との間に設けられる。導電層７１ｒ〜７５ｒは、第１方向Ｄ１において、半導体領域３４と導電層７６ｒの別の一部との間に設けられる。

第１素子部３０−１では、図４に示すように、半導体領域３３は、第１方向Ｄ１において、絶縁層３３ｉ１を介して書込ワード線４１ｗの一部と並ぶ。半導体領域３５は、第１方向Ｄ１において、絶縁層３５ｉを介して読出ワード線４２ｒの一部と並ぶ。第２素子部３０−２の構造は、第１素子部３０−１の構造と同様である。

第３素子部３０−３では、図６に示すように、半導体領域３３は、第１方向Ｄ１において、絶縁層３３ｉ２を介して書込ワード線４３ｗの一部と並ぶ。半導体領域３５は、第１方向Ｄ１において、絶縁層３５ｉを介して読出ワード線４２ｒの一部と並ぶ。この例では、第３素子部３０−３において半導体領域３１から半導体領域３２への向きは、第１素子部３０−１において半導体領域３１から半導体領域３２への向きと反対である。

図２では、各半導体領域の機能を“Ｓ”、“Ｄ”、及び“Ｇ”により模式的に示している。“Ｓ”が付された半導体領域は、ソース領域として機能することを示している。“Ｄ”が付された半導体領域は、ドレイン領域として機能することを示している。“Ｇ”が付された半導体領域は、ゲート領域として機能することを示している。同様に、以降の図でも、各半導体領域に“Ｓ”、“Ｄ”、及び“Ｇ”が適宜付される。

図２及び図５に示すように、ソース線５０は、第１配線部５１、第２配線部５２、及び第３配線部５３を含む。第１配線部５１の第２方向Ｄ２における位置は、第２配線部５２の第２方向Ｄ２における位置と異なる。第３配線部５３が、第１配線部５１と第２配線部５２を電気的に接続する。第３配線部５３の第１方向Ｄ１における位置は、第１配線部５１の第１方向Ｄ１における位置及び第２配線部５２の第１方向Ｄ１における位置と異なる。この例では、第１配線部５１及び第２配線部５２は、第１方向Ｄ１において半導体層ＳＬと第３配線部５３との間に設けられる。

第１配線部５１の第２方向Ｄ２における位置は、書込ワード線４１ｗの第２方向Ｄ２における位置と、読出ワード線４２ｒの第２方向Ｄ２における位置と、の間にある。第２配線部５２の第２方向Ｄ２における位置は、読出ワード線４２ｒの第２方向Ｄ２における位置と、書込ワード線４３ｗの第２方向Ｄ２における位置と、の間にある。例えば、複数の第１配線部５１と複数の第２配線部５２が、第４方向Ｄ４に沿って交互に設けられる。複数の第１配線部５１と複数の第２配線部５２の間には、それぞれ複数の第３配線部５３が電気的に接続される。

１つの第１配線部５１は、第１方向Ｄ１において第１素子部３０−１と第１構造体１−１との間に設けられる。１つの第２配線部５２は、第１方向Ｄ１において、第３素子部３０−３と第３構造体１−３との間に設けられる。別のソース線５０の１つの第１配線部５１が、第１方向Ｄ１において第２素子部３０−２と第２構造体１−２との間に設けられる。

図３及び図４〜図６に示すように、磁気デバイス１００は、書込ビット線６１ｗ及び読出ビット線６２ｒをさらに含む。書込ビット線６１ｗ及び読出ビット線６２ｒは、導電部１０と電気的に接続される。例えば、書込ビット線６１ｗは、導電層７７ｗを介して第２領域１０ｂと電気的に接続される。読出ビット線６２ｒは、導電層７７ｒを介して第１領域１０ａと電気的に接続される。

１つの導電部１０と電気的に接続された導電層７７ｒと導電層７７ｗについて、導電層７７ｒの第４方向Ｄ４における位置は、導電層７７ｗの第４方向Ｄ４における位置と異なる。例えば、導電層７７ｒと導電層７７ｗは、１つの導電部１０の対角上に設けられる。

書込ビット線６１ｗ及び読出ビット線６２ｒは、第２方向Ｄ２に沿って延びる。１つの書込ビット線６１ｗ及び１つの読出ビット線６２ｒは、第２方向Ｄ２に並ぶ複数の導電部１０と電気的に接続される。書込ビット線６１ｗ及び読出ビット線６２ｒのそれぞれは、第４方向Ｄ４において複数設けられる。複数の構造体１は、第１方向Ｄ１において、半導体層ＳＬと複数の書込ビット線６１ｗとの間、及び半導体層ＳＬと複数の読出ビット線６２ｒとの間に位置する。

複数の書込ビット線６１ｗと半導体層ＳＬとの間及び複数の読出ビット線６２ｒと半導体層ＳＬとの間には、絶縁部５が設けられる。絶縁部５は、複数の絶縁層を含んでも良い。各絶縁層の材料の少なくとも一部は、互いに異なっても良い。

図７は、第１実施形態に係る磁気デバイスを例示する模式図である。
図７に示すように、磁気デバイス１００は、制御部９０をさらに含む。制御部９０は、第１選択回路９１、第２選択回路９２、及び制御回路９５を含む。第１選択回路９１は、複数のワード線から、１つ以上のワード線を選択する。例えば、第１選択回路９１は、複数の書込ワード線４１ｗ、複数の読出ワード線４２ｒ、及び複数の書込ワード線４３ｗから、１つの書込ワード線４１ｗ、１つの読出ワード線４２ｒ、又は１つの書込ワード線４３ｗを選択する。第２選択回路９２は、複数のビット線から、１つ以上のビット線を選択する。例えば、第２選択回路９２は、複数の書込ビット線６１ｗ及び複数の読出ビット線６２ｒから、１つの書込ビット線６１ｗ又は１つの読出ビット線６２ｒを選択する。

制御回路９５は、第１選択回路９１及び第２選択回路９２を制御する。第１選択回路９１によるワード線の選択及び第２選択回路９２によるビット線の選択により、書き込み又は読み出しが実行される積層体２０が選択される。

導電部１０は、例えば、Ｔａ、Ｗ、Ｐｔ、Ｈｆ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｄ、Ｃｕ、Ａｇ、及びＡｕからなる第１群より選択された少なくとも１つの金属を含む。
第１磁性層２１及び第２磁性層２２は、例えば、導電性且つ強磁性である。第１磁性層２１及び第２磁性層２２は、例えば、Ｆｅ、Ｃｏ、及びＮｉからなる群から選択された少なくとも１つを含む。第１磁性層２１は、参照層として用いることができる。第２磁性層２２は、記憶層として用いることができる。

第１非磁性層２１ｎは、例えば絶縁性である。第１非磁性層２１ｎは、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ及びＡｌ_２Ｏ_３からなる群より選択された少なくとも１つを含む。第１非磁性層２１ｎは、導電性でも良い。第１非磁性層２１ｎは、Ｇａ、Ａｌ、Ｃｕからなる群より選択された少なくとも１つを含んでも良い。

半導体層ＳＬは、半導体材料を含む。例えば、半導体材料は、Ｓｉ、ＧａＡｓ、ＳｉＣ、及びＧａＮからなる群より選択された少なくとも１つである。一例として、半導体層ＳＬは、Ｓｉを主成分として含む。この場合、ｎ形の不純物として、Ｐ、Ａｓ、又はＳｂを用いることができる。ｐ形の不純物として、Ｂを用いることができる。

それぞれのワード線、それぞれのビット線、及びそれぞれの導電層は、金属材料を含む。金属材料は、例えば、Ｃｕ、Ｔａ、Ｗ、及びＡｌからなる群より選択された少なくとも１つである。この金属材料は、以降で説明する、それぞれのワード線、それぞれのビット線、及びそれぞれの導電層に適用可能である。

絶縁部５及び絶縁領域３９は、絶縁材料を含む。絶縁部５及び絶縁領域３９は、例えば、酸素及び窒素からなる群より選択された少なくとも１つと、シリコンと、を含む。絶縁部５は、複数の絶縁層を含んでも良い。一例として、絶縁部５は、複数の酸化シリコン層を含む。絶縁領域３９は、酸化シリコンを含む。

図８は、第１実施形態に係る磁気デバイスによる動作を例示する模式図である。
積層体２０は、例えば磁気抵抗変化素子として機能する。積層体２０において、トンネル磁気抵抗（ＴＭＲ）効果が生じる。第１磁性層２１の磁化２１Ｍの向き、及び第２磁性層２２の磁化２２Ｍの向きは、第１方向Ｄ１及び第２方向Ｄ２に沿う面と交差する。図８に示す例では、磁化２１Ｍの向き及び磁化２２Ｍの向きは、第４方向Ｄ４に平行である。例えば、第１磁性層２１の磁化容易軸及び第２磁性層２２の磁化容易軸は、第４方向Ｄ４に平行である。

積層体２０において、第１磁性層２１、第１非磁性層２１ｎ、及び第２磁性層２２を含む経路の電気抵抗は、磁化２１Ｍの向きと磁化２２Ｍの向きとの間の差異に応じて変化する。磁化２２Ｍの向きと磁化２１Ｍの向きが平行なとき、磁化２２Ｍの向きと磁化２１Ｍの向きが反平行なときに比べて、積層体２０の電気抵抗は低い。

以降では、磁化２２Ｍの向きと磁化２１Ｍの向きとの間の角度が相対的に小さい状態を、「平行状態」という。磁化２２Ｍの向きと磁化２１Ｍの向きとの間の角度が相対的に大きい状態を、「反平行状態」という。平行状態において、磁化２２Ｍの向きと磁化２１Ｍの向きは、完全に平行でなくても良く、反平行状態に比べて磁化２２Ｍの向きと磁化２１Ｍの向きとの間の角度が小さければ良い。同様に、反平行状態において、磁化２２Ｍの向きと磁化２１Ｍの向きは、完全に反平行でなくても良く、平行状態に比べて磁化２２Ｍの向きと磁化２１Ｍの向きとの間の角度が大きければ良い。

導電部１０は、例えばSpin Orbit Layer（ＳＯＬ）として機能する。電流が導電部１０を流れると、導電部１０と第２磁性層２２との間で生じるスピン軌道トルクが磁化２２Ｍに作用する。磁化２２Ｍの向きは、導電部１０を流れる電流の向きに応じて変化する。磁化２２Ｍの向きを制御することで、積層体２０における平行状態と反平行状態を切り替えることができる。平行状態と反平行状態の一方を“１”、他方を“０”に対応させて磁化２２Ｍの向きを制御することで、第２磁性層２２に情報を書き込める（記憶できる）。

制御部９０は、図８（ａ）に示す第１動作と、図８（ｂ）に示す第２動作と、を実行可能である。第１動作では、制御部９０は、導電部１０の第１領域１０ａから第２領域１０ｂに向かう第１電流ｉ１を供給する。第２動作では、制御部９０は、導電部１０の第２領域１０ｂから第１領域１０ａに向かう第２電流ｉ２を供給する。第１動作において磁化２２Ｍに作用するスピン軌道トルクの向きは、第２動作において磁化２２Ｍに作用するスピン軌道トルクの向きと反対である。第２磁性層２２に書き込む情報（値）に応じて、第１動作及び第２動作の一方を実行する。これにより、第２磁性層２２に情報が書き込まれる。

例えば、第１構造体１−１の第２磁性層２２に情報を書き込むときには、制御部９０は、第１選択回路９１により１つの書込ワード線４１ｗを選択し、第２選択回路９２により１つの書込ビット線６１ｗを選択する。選択された書込ワード線４１ｗに電圧が印加されると、第１素子部３０−１の半導体領域３３に反転層（チャネル）が形成される。選択された書込ビット線６１ｗは、導電層７７ｗ、導電部１０、導電層７１ｗ〜７５ｗ、半導体領域３１、チャネル、及び半導体領域３２を通して、ソース線５０と電気的に接続される。書込ビット線６１ｗの電位を調整することで、第１構造体１−１の導電部１０を流れる電流の向きを制御できる。

第３構造体１−３の第２磁性層２２に情報を書き込むときには、制御部９０は、第１選択回路９１により１つの書込ワード線４３ｗを選択し、第２選択回路９２により１つの書込ビット線６１ｗを選択する。選択された書込ワード線４３ｗに電圧が印加されると、第３素子部３０−３の半導体領域３３にチャネルが形成される。これにより、選択された書込ビット線６１ｗは、ソース線５０と電気的に接続される。書込ビット線６１ｗの電位を調整することで、第３構造体１−３の導電部１０を流れる電流の向きを制御できる。

情報を読み出す第３動作では、制御部９０は、第１選択回路９１により１つの読出ワード線４２ｒを選択し、第２選択回路９２により１つの読出ビット線６２ｒを選択する。選択された読出ワード線４２ｒに電圧が印加されると、半導体領域３５にチャネルが形成される。選択された読出ビット線６２ｒは、導電層７７ｒ、導電部１０、積層体２０、導電層７６ｒ、導電層７１ｒ〜７５ｒ、半導体領域３４、チャネル、及び半導体領域３２を通して、ソース線５０と電気的に接続される。図８（ｃ）に示すように、積層体２０に第３電流ｉ３が流れる。第３電流ｉ３の向きは任意である。第１磁性層２１から第２磁性層２２に向けて第３電流ｉ３が流れても良いし、第２磁性層２２から第１磁性層２１に向けて第３電流ｉ３が流れても良い。制御回路９５は、読出ビット線６２ｒを流れる電流に基づき、磁化２２Ｍの向き（記憶された情報）を判定する。

磁気デバイス１００では、書き込み時に、導電部１０を流れる電流の向きが、第１配線部５１及び第２配線部５２を流れる電流の向きと交差する。また、ソース線５０は、第１配線部５１及び第２配線部５２を含む。第１配線部５１の第２方向Ｄ２における位置は、第２配線部５２の第２方向Ｄ２における位置と異なる。例えば、複数の第１配線部５１及び複数の第２配線部５２は、ジグザグ状に並ぶ。Ｚ方向から見たときの配線の密度がより均一化される。これにより、磁気デバイス１００の製造過程において、複数の第１配線部５１及び複数の第２配線部５２を形成し、表面を平坦化した後に、表面の平坦性を向上できる。平坦性の向上により、導電部１０に流れる電流のばらつきを低減できる。

（変形例）
図９は、第１実施形態の変形例に係る磁気デバイスを例示する模式的平面図である。
図１０は、図９のＡ１−Ａ２断面図である。図１１は、図９のＢ１−Ｂ２断面図である。図９は、図１０及び図１１のＣ１−Ｃ２断面図に対応する。
図１２は、図１０の一部を拡大した模式的断面図である。

変形例に係る磁気デバイス１１０は、図９、図１０、及び図１１に示すように、書込ビット線６１ｗに代えて共通ビット線６１ｒｗを含む。磁気デバイス１１０は、読出ビット線６１ｒを含まない。共通ビット線６１ｒｗは、導電層７７ｒｗを介して第２領域１０ｂと電気的に接続される。共通ビット線６１ｒｗには、書込ビット線６１ｗと同様の構成を適用可能である。

磁気デバイス１１０において、制御部９０は、磁気デバイス１００と同様に、図１２（ａ）に示す第１動作及び図１２（ｂ）に示す第２動作を実行する。第１動作では、制御部９０は、ソース線５０から共通ビット線６１ｒｗへ、導電部１０を通る第１電流ｉ１を流す。第２動作では、制御部９０は、共通ビット線６１ｒｗからソース線５０へ、導電部１０を通る第２電流ｉ２を流す。情報を読み出す第３動作では、制御部９０は、共通ビット線６１ｒｗとソース線５０との間に、積層体２０を通る第３電流ｉ３を流す。図１２（ｃ）に示す例では、第３電流ｉ３は、第２磁性層２２から第１磁性層２１に向けて流れている。第３電流ｉ３は、第１磁性層２１から第２磁性層２２に向けて流れても良い。

制御部９０は、実行する動作に応じて、共通ビット線６１ｒｗの電位を切り替える。第１動作における共通ビット線６１ｒｗの電位の絶対値は、第３動作における共通ビット線６１ｒｗの電位の絶対値よりも大きくても良い。第２動作における共通ビット線６１ｒｗの電位の絶対値は、第３動作における共通ビット線６１ｒｗの電位の絶対値よりも大きくても良い。

変形例に係る磁気デバイス１１０によれば、ビット線の数を減らすことができる。これにより、磁気デバイス１１０における記憶密度を向上できる。一方で、磁気デバイス１００によれば、第１動作又は第２動作のときに選択されるビット線と、第３動作のときに選択されるビット線と、が分かれている。このため、選択したビット線の電位を、実行する動作に応じて設定する必要が無い。磁気デバイス１００によれば、磁気デバイス１１０に比べて、第１動作〜第３動作をより高速に実行できる。

（第２実施形態）
図１３〜図１５は、第１実施形態に係る磁気デバイスを例示する模式的平面図である。
図１６は、図１３〜図１５のＡ１−Ａ２断面図である。図１７は、図１３〜図１５のＢ１−Ｂ２断面図である。図１８は、図１３〜図１５のＣ１−Ｃ２断面図である。図１３〜図１５は、それぞれ、図１６〜図１８のＤ１−Ｄ２断面図、Ｅ１−Ｅ２断面図、及びＦ１−Ｆ２断面図に対応する。図１３〜図１５では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

第２実施形態に係る磁気デバイス２００では、第１実施形態に係る磁気デバイス１００又は１１０と同様に、構造体１が第２方向Ｄ２及び第３方向Ｄ３において複数設けられる。複数の構造体１は、図１３及び図１５に示すように、第１構造体１−１、第２構造体１−２、及び第３構造体１−３を含む。第３構造体１−３の第２方向Ｄ２における位置は、第１構造体１−１の少なくとも一部の第２方向Ｄ２における位置と、第２構造体１−２の少なくとも一部の第２方向Ｄ２における位置と、の間にある。磁気デバイス２００では、第３構造体１−３の一部が、第２方向Ｄ２において、第１構造体１−１の一部と第２構造体１−２の一部との間に設けられる。

図１３及び図１４に示すように、磁気デバイス２００は、共通ワード線４１ｒｗ、共通ワード線４２ｒｗ、及びソース線５０を含む。複数の構造体１の一部は、共通ワード線４１ｒｗと第１方向Ｄ１において並ぶ。複数の構造体１の別の一部は、共通ワード線４２ｒｗと第１方向Ｄ１において並ぶ。ソース線５０は、共通ワード線４１ｒｗと４２ｒｗとの間に設けられる。共通ワード線４１ｒｗ、共通ワード線４２ｒｗ、及びソース線５０の組は、第２方向Ｄ２において複数設けられる。

図１４、図１６、及び図１７に示すように、半導体層ＳＬは、素子部３０ｗ、素子部３０ｒ１、及び素子部３０ｒ２を含む。素子部３０ｗは、半導体領域３１ｗ、３２ｗ、３３ｗ、３４ｗ、及び３５ｗを含む。半導体領域３３ｗは、第２方向Ｄ２において半導体領域３１ｗと３２ｗとの間に設けられる。半導体領域３５ｗは、第２方向Ｄ２において半導体領域３２ｗと３４ｗとの間に設けられる。半導体領域３２ｗ、３３ｗ、及び３５ｗは、第２方向Ｄ２において半導体領域３１ｗと３４ｗとの間に設けられる。

素子部３０ｒ１は、半導体領域３１ｒ１、半導体領域３２ｒ１、及び半導体領域３３ｒ１を含む。半導体領域３３ｒ１は、第２方向Ｄ２において半導体領域３１ｒ１と３２ｒ１との間に設けられる。素子部３０ｒ２は、半導体領域３１ｒ２、半導体領域３２ｒ２、及び半導体領域３３ｒ２を含む。半導体領域３３ｒ２は、第２方向Ｄ２において半導体領域３１ｒ２と３２ｒ２との間に設けられる。半導体領域３１ｒ１から半導体領域３２ｒ１への向き、半導体領域３１ｒ２から半導体領域３２ｒ２への向きと反対である。

半導体領域３１ｗ、３２ｗ、３４ｗ、３１ｒ１、３２ｒ１、３１ｒ２、及び３２ｒ２は、第１導電形である。半導体領域３３ｗ、３５ｗ、３３ｒ１、及び３３ｒ２は、第２導電形である。半導体領域３１ｗ、３２ｗ、３４ｗ、３１ｒ１、３２ｒ１、３１ｒ２、及び３２ｒ２のそれぞれの第１導電形の不純物濃度は、半導体領域３３ｗ、３５ｗ、３３ｒ１、及び３３ｒ２のそれぞれの第２導電形の不純物濃度よりも高い。

図１３、図１４、及び図１７に示すように、半導体領域３１ｗは、１つの構造体１の導電部１０と電気的に接続される。半導体領域３４ｗは、別の１つの構造体１の導電部１０と電気的に接続される。前記１つの構造体１は、例えば第１構造体１−１である。前記別の１つの構造体１は、例えば第３構造体１−３である。前記１つの構造体１と、前記別の１つの構造体１は、第３方向Ｄ３において隣り合う。例えば、半導体領域３１ｗは、導電層７１ｗ１〜７３ｗ１を介して、前記１つの構造体１の第１領域１０ａと電気的に接続される。半導体領域３４ｗは、導電層７１ｗ２〜７３ｗ２を介して、前記別の１つの構造体１の第１領域１０ａと電気的に接続される。

図１６及び図１８に示すように、半導体領域３１ｒ１は、前記１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ１は、導電層７１ｒ１〜７６ｒ１を介して第１磁性層２１と電気的に接続される。半導体領域３１ｒ２は、前記別の１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ２は、導電層７１ｒ２〜７６ｒ２を介して第１磁性層２１と電気的に接続される。半導体領域３２ｗ、３２ｒ１、及び３２ｒ２は、ソース線５０と電気的に接続される。

半導体領域３３ｗは、第１方向Ｄ１において、絶縁層３３ｉを介して共通ワード線４１ｒｗの一部と並ぶ。半導体領域３５ｗは、第１方向Ｄ１において、絶縁層３５ｉを介して共通ワード線４２ｒｗの一部と並ぶ。半導体領域３３ｒ１は、第１方向Ｄ１において、絶縁層３３ｉ１を介して共通ワード線４１ｒｗの別の一部と並ぶ。半導体領域３３ｒ２は、第１方向Ｄ１において、絶縁層３３ｉ２を介して共通ワード線４２ｒｗの別の一部と並ぶ。

図１５〜図１８に示すように、磁気デバイス２００は、共通ビット線６１ｒｗをさらに含む。共通ビット線６１ｒｗは、導電部１０と電気的に接続される。例えば、共通ビット線６１ｒｗは、導電層７７ｒｗを介して第２領域１０ｂと電気的に接続される。共通ビット線６１ｒｗは、第２方向Ｄ２に沿って延びる。１つの共通ビット線６１ｒｗは、第２方向Ｄ２に沿って並ぶ複数の導電部１０と電気的に接続される。

磁気デバイス２００では、第１領域１０ａから第２領域１０ｂへの方向は、各素子部において半導体領域が並べられた方向と交差する。また、第１領域１０ａから第２領域１０ｂへの方向は、それぞれのワード線が延びる方向に沿い、それぞれのビット線が延びる方向と交差する。例えば図示したように、第１領域１０ａから第２領域１０ｂへの方向は、第４方向Ｄ４に沿う。素子部３０ｗにおいて、半導体領域３１ｗから半導体領域３４ｗへの方向は、第２方向Ｄ２に沿う。素子部３０ｒ１において、半導体領域３１ｒ１から半導体領域３２ｒ１ｗへの方向は、第２方向Ｄ２に沿う。素子部３０ｒ２において、半導体領域３１ｒ２から半導体領域３２ｒ２ｗへの方向は、第２方向Ｄ２に沿う。共通ワード線４１ｒｗ及び４２ｒｗは、第４方向Ｄ４に沿って延びる。共通ビット線６１ｒｗは、第２方向Ｄ２に沿って延びる。

磁気デバイス２００では、さらに、第３方向Ｄ３において隣り合う２つの構造体１について、一方の構造体１の第１領域１０ａから第２領域１０ｂに向かう方向は、他方の構造体１の第１領域１０ａから第２領域１０ｂに向かう方向と反対である。

磁気デバイス２００によれば、磁気デバイス１００に比べて、必要なワード線の数を少なくできる。例えば、記憶密度を向上できる。また、ソース５０を直線状に設けることができ、製造が容易である。例えば、歩留まりを向上できる。

図１９は、第２実施形態に係る磁気デバイスを例示する模式図である。
図１９に示すように、第２実施形態に係る磁気デバイス２００は、第１実施形態に係る磁気デバイスと同様に、制御部９０をさらに含む。例えば、第１選択回路９１は、複数の共通ワード線４１ｒｗ及び複数の共通ワード線４２ｒｗから、１つの共通ワード線４１ｒｗ、又は１つの共通ワード線４１ｒ３ｗを選択する。例えば、第２選択回路９２は、複数の共通ビット線６１ｒｗから、１つの共通ビット線６１ｒｗを選択する。

制御回路９５は、第１選択回路９１及び第２選択回路９２を制御し、複数の構造体１の１つ以上を選択する。制御回路９５は、選択した構造体１に対して、上述した、第１動作、第２動作、又は第３動作を実行可能である。磁気デバイス２００では、第１動作において半導体領域３１ｗと電気的に接続された導電部１０に流れる電流の向きは、第１動作において半導体領域３４ｗと電気的に接続された導電部１０に流れる電流の向きと、反対である。同様に、第２動作において半導体領域３１ｗと電気的に接続された導電部１０に流れる電流の向きは、第２動作において半導体領域３４ｗと電気的に接続された導電部１０に流れる電流の向きと、反対である。

磁気デバイス２００によれば、第１実施形態に係る磁気デバイスと同様に、各構造体の第２方向Ｄ２及び第３方向Ｄ３を含む面における重心同士の間の距離を、より長くできる。これにより、応力の集中を緩和し、第１動作又は第２動作の実行時に、導電部１０に流れる電流のばらつきを低減できる。

（第１変形例）
図２０及び図２１は、第２実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。
図２２〜図２４は、それぞれ、図２０及び図２１のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、Ｃ１−Ｃ２断面図である。図２０は、図２２〜図２４のＤ１−Ｄ２断面図に対応する。図２１は、図２２〜図２４のＥ１−Ｅ２断面図に対応する。図２０及び図２１では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

磁気デバイス２００と比べて、第１変形例に係る磁気デバイス２１０では、図２０及び図２２に示すように、素子部３０ｒ１が、半導体領域３４ｒ１及び３５ｒ１をさらに含む。半導体領域３５ｒ１は、第２方向Ｄ２において、半導体領域３２ｒ１と３４ｒ１との間に設けられる。半導体領域３２ｒ１、３３ｒ１、及び３５ｒ１は、第２方向Ｄ２において半導体領域３１ｒ１と３４ｒ１との間に設けられる。

半導体領域３１ｗ及び３４ｒ１は、１つの導電部１０の第１領域１０ａと電気的に接続される。前記１つの導電部１０は、例えば、第１構造体１−１の導電部１０に対応する。図２３に示すように、導電層７１ｗ１、７２ｗ１、及び７３ｗ１が、第１方向Ｄ１において、半導体領域３１ｗと、前記１つの導電部１０の第１領域１０ａと、の間に設けられる。図２２に示すように、導電層７１ｂ１及び７２ｂ１が、第１方向Ｄ１において、半導体領域３４ｒ１と前記１つの導電部１０との間に設けられる。導電層７２ｂ１と導電層７２ｗ１は、導電層７３ｂ１によって電気的に接続される。図示した例では、導電層７３ｂ１は、第１方向Ｄ１において導電部１０と並ばない。導電層７２ｗ１、７２ｂ１、及び７３ｂ１に代えて、第１方向Ｄ１において導電部１０と並び、導電部１０の第１領域１０ａから第２領域１０ｂに向かう方向に延びる１つの導電層が設けられても良い。

図２０及び図２４に示すように、素子部３０ｒ２は、半導体領域３４ｒ２及び３５ｒ２をさらに含む。半導体領域３５ｒ２は、第２方向Ｄ２において、半導体領域３２ｒ２と３４ｒ２との間に設けられる。半導体領域３２ｒ２、３３ｒ２、及び３５ｒ２は、第２方向Ｄ２において半導体領域３１ｒ２と３４ｒ２との間に設けられる。

半導体領域３４ｗ及び３４ｒ２は、別の１つの導電部１０の第１領域１０ａと電気的に接続される。前記別の１つの導電部１０は、例えば、第３構造体１−３の導電部１０に対応する。図２３に示すように、導電層７１ｗ２、７２ｗ２、及び７３ｗ２が、第１方向Ｄ１において、半導体領域３４ｗと、前記別の１つの導電部１０の第１領域１０ａと、の間に設けられる。図２４に示すように、導電層７１ｂ２及び７２ｂ２が、第１方向Ｄ１において、半導体領域３４ｒ２と前記別の１つの導電部１０との間に設けられる。導電層７２ｂ２と導電層７２ｗ２は、導電層７３ｂ２によって電気的に接続される。図示した例では、導電層７３ｂ２は、第１方向Ｄ１において導電部１０と並ばない。導電層７２ｗ２、７２ｂ２、及び７３ｂ２に代えて、第１方向Ｄ１において導電部１０と並び、導電部１０の第１領域１０ａから第２領域１０ｂに向かう方向に延びる１つの導電層が設けられても良い。

各導電部１０の第２領域１０ｂには、磁気デバイス２００と同様に、共通ビット線６１ｒｗが電気的に接続される。

図２５は、図２１の一部を拡大した模式的平面図である。
制御部９０が第１動作を実行すると、第１領域１０ａから第２領域１０ｂに向かう第１電流が導電部１０に流れる。制御部９０が第２動作を実行すると、第２領域１０ｂから第１領域１０ａに向かう第１電流が導電部１０に流れる。第１動作及び第２動作において、２つのチャネルを通して、第１領域１０ａとソース線５０との間を電流が流れる。

例えば、制御部９０は、第１構造体１−１の積層体２０に情報を書き込むように、１つの共通ワード線４１ｒｗ線及び１つの共通ビット線６１ｒｗを選択する。これにより、半導体領域３３ｗ及び３５ｒ１にチャネルが形成される。制御部９０が第１動作を実行すると、図２５に示すように、半導体領域３１ｗから第１領域１０ａに向かって電流が流れるとともに、導電層７２ｂ１及び７３ｂ１を通って半導体領域３４ｒ１から第１領域１０ａへ電流が流れる。２つのチャネルを通して供給された第１電流ｉ１が、第１領域１０ａから第２領域１０ｂへ流れる。

制御部９０が第３構造体１−３の積層体２０に情報を書き込むときは、半導体領域３５ｗ及び３５ｒ２にチャネルが形成される。制御部９０が第１動作を実行すると、半導体領域３４ｗから第１領域１０ａに向かって電流が流れるとともに、導電層７２ｂ２及び７３ｂ２を通って半導体領域３４ｒ２から第１領域１０ａへ電流が流れる。２つのチャネルを通して供給された第１電流ｉ１が、第１領域１０ａから第２領域１０ｂへ流れる。

制御部９０が第２動作を実行したときには、図２５に示す電流の向きと反対の向きに、第２電流ｉ２が第２領域１０ｂから第１領域１０ａへ流れる。

第１変形例によれば、第１動作又は第２動作において、２つのトランジスタを通して導電部１０に電流が供給される。このため、磁気デバイス２００に比べて、より大きな電流を導電部１０に供給できる。磁気デバイス２１０によれば、情報の書き込み時に導電部１０に供給する電流を増強できる。これにより、例えば、より安定して情報を積層体２０へ書き込むことができる。

（第２変形例）
図２６〜図２８は、第２実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。
図２６〜図２８では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。
第２変形例に係る磁気デバイス２２０では、図２６に示すように、半導体層ＳＬが、素子部３０ｒｗ１及び３０ｒｗ２を含む。素子部３０ｒｗ１は、半導体領域３１ｒ１、３２ｒｗ１、３３ｒ１、３４ｗ１、及び３５ｗ１を含む。半導体領域３３ｒ１は、第２方向Ｄ２において半導体領域３１ｒ１と３２ｒｗ１との間に設けられる。半導体領域３５ｗ１は、第２方向Ｄ２において半導体領域３２ｒｗ１と３４ｗ１との間に設けられる。半導体領域３２ｒｗ１、３３ｒ１、及び３５ｗ１は、第２方向Ｄ２において半導体領域３１ｒ１と３４ｗ１との間に設けられる。

素子部３０ｒｗ２は、半導体領域３１ｒ２、３２ｒｗ２、３３ｒ２、３４ｗ２、及び３５ｗ２を含む。半導体領域３３ｒ２は、第２方向Ｄ２において半導体領域３１ｒ２と３２ｒｗ２との間に設けられる。半導体領域３５ｗ２は、第２方向Ｄ２において半導体領域３２ｒｗ２と３４ｗ２との間に設けられる。半導体領域３２ｒｗ２、３３ｒ２、及び３５ｗ２は、第２方向Ｄ２において半導体領域３１ｒ２と３４ｗ２との間に設けられる。

半導体領域３１ｒ１、３１ｒ２、３２ｒｗ１、３２ｒｗ２、３４ｗ１、及び３４ｗ２は、第１導電形である。半導体領域３３ｒ１、３３ｒ２、３５ｗ１、及び３５ｗ２は、第２導電形である。半導体領域３１ｒ１、３１ｒ２、３２ｒｗ１、３２ｒｗ２、３４ｗ１、及び３４ｗ２のそれぞれの第１導電形の不純物濃度は、半導体領域３３ｒ１、３３ｒ２、３５ｗ１、及び３５ｗ２のそれぞれの第２導電形の不純物濃度よりも高い。

半導体領域３１ｒ１及び３１ｒ２は、磁気デバイス２００と同様に、それぞれ構造体１の第１磁性層２１と電気的に接続される。半導体領域３４ｗ１及び３４ｗ２は、それぞれ構造体１の第１領域１０ａと電気的に接続される。例えば、複数の素子部３０ｒｗ１と複数の素子部３０ｒｗ２が第４方向Ｄ４において交互に設けられる。交互に設けられた複数の素子部３０ｒｗ１と複数の素子部３０ｒｗ２の列が、第２方向Ｄ２において複数設けられる。

磁気デバイス２２０は、図２７に示すように、第１領域１０ａには、導電層７７ｒが電気的に接続される。第２領域１０ｂには、導電層７７ｗが電気的に接続される。

磁気デバイス２２０は、図２８に示すように、書込ビット線６１ｗ及び読出ビット線６２ｒを含む。第１領域１０ａには、導電層７７ｒを介して読出ビット線６２ｒが電気的に接続される。第２領域１０ｂには、導電層７７ｗを介して書込ビット線６１ｗが電気的に接続される。

図２９は、第２実施形態の第２変形例に係る磁気デバイスを例示する模式図である。
図２９に示すように、磁気デバイス２２０は、制御部９０をさらに含む。例えば、第１選択回路９１は、複数の共通ワード線４１ｒｗ及び複数の共通ワード線４２ｒｗから、１つの共通ワード線４１ｒｗ、又は１つの共通ワード線４２ｒｗを選択する。例えば、第２選択回路９２は、複数の書込ビット線６１ｗ及び複数の読出ビット線６２ｒから、１つの書込ビット線６１ｗ又は１つの読出ビット線６２ｒを選択する。制御部９０は、１つ以上のワード線及び１つ以上のビット線を選択し、第１動作〜第３動作のいずれかを実行する。

磁気デバイス２２０によれば、第１動作又は第２動作のときに選択されるビット線と、第３動作のときに選択されるビット線と、が分かれている。このため、選択したビット線の電位を、実行する動作に応じて設定する必要が無い。磁気デバイス２２０によれば、磁気デバイス２００及び２１０に比べて、第１動作〜第３動作をより高速に実行できる。

（第３変形例）
図３０及び図３１は、第２実施形態の第３変形例に係る磁気デバイスを例示する模式的平面図である。
図３２〜図３４は、それぞれ、図３０及び図３１のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、Ｃ１−Ｃ２断面図である。図３０は、図３２〜図３４のＤ１−Ｄ２断面図に対応する。図３１は、図２２〜図２４のＥ１−Ｅ２断面図に対応する。図３０及び図３１では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

第３変形例に係る磁気デバイス２３０では、磁気デバイス２２０と比べて、図３０に示すように、半導体層ＳＬが素子部３０ｂをさらに含む。素子部３０ｂは、第４方向Ｄ４において素子部３０ｒｗ１と３０ｒｗ２との間に設けられる。

素子部３０ｂは、半導体領域３１ｂ、３２ｂ、３３ｂ、３４ｂ、及び３５ｂを含む。半導体領域３３ｂは、第２方向Ｄ２において半導体領域３１ｂと３２ｂとの間に設けられる。半導体領域３５ｂは、第２方向Ｄ２において半導体領域３２ｂと３４ｂとの間に設けられる。半導体領域３２ｂ、３３ｂ、及び３５ｂは、第２方向Ｄ２において半導体領域３１ｂと３４ｂとの間に設けられる。

半導体領域３１ｂ、３２ｂ、及び３４ｂは、第１導電形である。半導体領域３３ｂ及び３５ｂは、第２導電形である。第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。例えば、第１導電形はｎ形であり、第２導電形はｐ形である。半導体領域３１ｂ、３２ｂ、及び３４ｂのそれぞれの第１導電形の不純物濃度は、半導体領域３３ｂ及び３５ｂのそれぞれの第２導電形の不純物濃度よりも高い。

半導体領域３４ｗ１及び３１ｂは、１つの導電部１０の第１領域１０ａと電気的に接続される。前記１つの導電部１０は、例えば、第１構造体１−１の導電部１０に対応する。図３２に示すように、導電層７１ｗ１、７２ｗ１、及び７３ｗ１が、第１方向Ｄ１において、半導体領域３４ｗ１と、前記１つの導電部１０の第１領域１０ａと、の間に設けられる。図３３に示すように、導電層７１ｂ１及び７２ｂ１が、第１方向Ｄ１において、半導体領域３１ｂと前記１つの導電部１０との間に設けられる。導電層７２ｂ１と導電層７２ｗ１は、導電層７３ｂ１によって電気的に接続される。図示した例では、導電層７３ｂ１は、第１方向Ｄ１において導電部１０と並ばない。導電層７２ｗ１、７２ｂ１、及び７３ｂ１に代えて、第１方向Ｄ１において導電部１０と並び、導電部１０の第１領域１０ａから第２領域１０ｂに向かう方向に延びる１つの導電層が設けられても良い。

半導体領域３４ｗ２及び３４ｂは、別の１つの導電部１０の第１領域１０ａと電気的に接続される。前記別の１つの導電部１０は、例えば、第３構造体１−３の導電部１０に対応する。図３４に示すように、導電層７１ｗ２、７２ｗ２、及び７３ｗ２が、第１方向Ｄ１において、半導体領域３４ｗ２と、前記別の１つの導電部１０の第１領域１０ａと、の間に設けられる。図３３に示すように、導電層７１ｂ２及び７２ｂ２が、第１方向Ｄ１において、半導体領域３１ｂと前記別の１つの導電部１０との間に設けられる。導電層７２ｂ２と導電層７２ｗ２は、導電層７３ｂ２によって電気的に接続される。図示した例では、導電層７３ｂ２は、第１方向Ｄ１において導電部１０と並ばない。導電層７２ｗ２、７２ｂ２、及び７３ｂ２に代えて、第１方向Ｄ１において導電部１０と並び、導電部１０の第１領域１０ａから第２領域１０ｂに向かう方向に延びる１つの導電層が設けられても良い。

例えば、制御部９０は、第１構造体１−１の積層体２０に情報を書き込むように、１つの共通ワード線４１ｒｗ線及び１つの書込ビット線６１ｗを選択する。これにより、半導体領域３５ｗ１及び３３ｂにチャネルが形成される。制御部９０が第１動作を実行すると、半導体領域３４ｗ１から第１領域１０ａに向かって電流が流れるとともに、導電層７２ｂ１及び７３ｂ１を通って半導体領域３４ｂから第１領域１０ａへ電流が流れる。２つのチャネルを通して供給された第１電流が、第１領域１０ａから第２領域１０ｂへ流れる。

制御部９０が第３構造体１−３の積層体２０に情報を書き込むときは、半導体領域３５ｗ２及び３５ｂにチャネルが形成される。制御部９０が第１動作を実行すると、半導体領域３４ｗ２から第１領域１０ａに向かって電流が流れるとともに、導電層７２ｂ２及び７３ｂ２を通って半導体領域３１ｂから第１領域１０ａへ電流が流れる。２つのチャネルを通して供給された第１電流が、第１領域１０ａから第２領域１０ｂへ流れる。

第３変形例によれば、第１動作又は第２動作において、２つのトランジスタを通して導電部１０に電流が供給される。このため、磁気デバイス２００に比べて、導電部１０により大きな電流を流すことができる。磁気デバイス２１０によれば、情報の書き込み時に導電部１０に供給する電流を増強できる。これにより、例えば、より安定して情報を積層体２０へ書き込むことができる。

磁気デバイス２３０によれば、磁気デバイス２１０と同様に、第１動作及び第２動作において、２つのチャネルを通して第１領域１０ａとソース線５０との間に電流を流すことができる。例えば、情報の書き込み時に導電部１０に供給する電流を増強できる。これにより、より安定して情報を積層体２０へ書き込むことができる。

（第４変形例）
図３５〜図３７は、第２実施形態の第４変形例に係る磁気デバイスを例示する模式的平面図である。
図３５〜図３７では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。
第４変形例に係る磁気デバイス２４０のように、磁気デバイス２３０に比べて、各構成要素がより大きく、構成要素同士がより近接して設けられても良い。

具体的には、図３５に示すように、構造体１の一部が、ソース線５０と第１方向Ｄ１において並んでも良い。第１構造体１−１の積層体２０の第４方向Ｄ４における位置は、第３構造体１−３の導電部１０の一部の第４方向Ｄ４における位置と同じでも良い。第３構造体１−３の積層体２０の第４方向Ｄ４における位置は、第１構造体１−１の導電部１０の一部の第４方向Ｄ４における位置と同じでも良い。第１方向Ｄ１に垂直な方向における導電部１０の長さをより長くすることで、磁気デバイス２４０の歩留まりを向上できる。また、前記垂直な方向における導電部１０の長さが長くなるほど、前記垂直な方向における積層体２０の長さを長くできる。この結果、例えば、第２磁性層２２の磁化の向きをより安定化できる。

第１構造体１−１の導電部１０と電気的に接続された導電層７７ｗの第４方向Ｄ４における位置が、第３構造体１−３の導電部１０と電気的に接続された導電層７７ｗの第４方向Ｄ４における位置と異なっていても良い。前記垂直な方向における導電層７７ｒ又は７７ｗの長さは、前記垂直な方向における導電層７３ｗ１又は７３ｗ２の長さよりも長くても良い。例えば、各導電層は、半導体層ＳＬの上に順次形成される。より上方に位置する導電層の前記垂直な方向における長さを長くすることで、その導電層の形成が容易となる。この結果、例えば、磁気デバイス２４０の歩留まりを向上できる。

図３６に示すように、第１構造体１−１の第１磁性層２１と電気的に接続された導電層７５ｒ１が、第３構造体１−３の導電部１０と第１方向Ｄ１において並んでも良い。第３構造体１−３の第１磁性層２１と電気的に接続された導電層７５ｒ２が、第１構造体１−１の導電部１０と第１方向Ｄ１において並んでも良い。

図３７では、読出ビット線６２ｒの第４方向Ｄ４における端部が、破線で表されている。図３７に示すように、読出ビット線６２ｒの一部が、書込ビット線６１ｗの一部と第１方向Ｄ１において並んでも良い。図３７の例では、読出ビット線６２ｒの一部が、半導体層ＳＬと書込ビット線６１ｗの一部との間に設けられる。書込ビット線６１ｗの第４方向Ｄ４における長さを長くすることで、書込ビット線６１ｗの電気抵抗を低減できる。導電層７７ｗと書込ビット線６１ｗとの電気的な接続が容易となる。読出ビット線６２ｒの第４方向Ｄ４における長さを長くすることで、読出ビット線６２ｒの電気抵抗を低減できる。導電層７７ｒと読出ビット線６２ｒとの電気的な接続が容易となる。

（第５変形例）
図３８及び図３９は、第２実施形態の第５変形例に係る磁気デバイスを例示する模式的平面図である。
図４０〜図４２は、それぞれ、図３８及び図３９のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、Ｃ１−Ｃ２断面図である。
図３８及び図３９は、それぞれ、図４０〜図４２のＤ１−Ｄ２断面図、Ｅ１−Ｅ２断面図、及びＦ１−Ｆ２断面図に対応する。図３８及び図３９では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

磁気デバイス２５０では、図３８に示すように、各導電部１０の第１領域１０ａから第２領域１０ｂに向かう方向が、第２方向Ｄ２に沿う。例えば、図４０に示すように、素子部３０ｒｗ１の少なくとも一部は、第１構造体１−１の少なくとも一部と、第１方向Ｄ１において並ぶ。素子部３０ｒｗ１の半導体領域３１ｒ１から半導体領域３４ｗ１への向きは、第１領域１０ａから第２領域１０ｂへの向きと反対である。図４２に示すように、素子部３０ｒｗ２の少なくとも一部は、第３構造体１−３の少なくとも一部と、第１方向Ｄ１において並ぶ。素子部３０ｒｗ２の半導体領域３１ｒ２から半導体領域３４ｗ２への向きは、第１領域１０ａから第２領域１０ｂへの向きと反対である。

各第１領域１０ａには、複数のチャネルを通して電流が供給されても良い。例えば図４１に示すように、半導体層ＳＬは、素子部３０ｂを含んでも良い。第１構造体１−１の第１領域１０ａは、半導体領域３１ｂ及び３４ｗ１と電気的に接続される。第３構造体１−３の第１領域１０ａは、半導体領域３４ｂ及び３４ｗ２と電気的に接続される。

例えば図３９に示すように、各導電部１０の第２領域１０ｂには、導電層７７ｒｗを介して共通ビット線６１ｒｗが電気的に接続される。複数の共通ワード線４１ｒｗ、複数の共通ワード線４２ｒｗ、及び複数の共通ビット線６１ｒｗは、磁気デバイス２３０と同様に、制御部９０と電気的に接続される。制御部９０は、第１動作〜第３動作を実行可能である。

第１領域１０ａから第２領域１０ｂへの方向は、共通ワード線４１ｒｗ、共通ワード線４２ｒｗ、又はソース線５０が延びる方向と交差する。このレイアウトによれば、導電部１０に電流が流れた際に生じる磁界の向きは、ソース線５０に電流が流れた際に生じる磁界の向きと交差する。２つの磁界の向きが同じ場合に比べて、第２磁性層２２に印加される磁界の強度を低減できる。

（第６変形例）
図４３は、第２実施形態の第６変形例に係る磁気デバイスを例示する模式的平面図である。
図４４〜図４６は、それぞれ、図４３のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、Ｃ１−Ｃ２断面図である。図４３は、図４４〜図４６のＡ１−Ａ２断面図に対応する。図４３では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

図４３〜図４６に示す磁気デバイス２６０のように、１つの導電部１０の第１領域１０ａに、３つ以上の素子部の半導体領域が接続されても良い。例えば図４３〜図４５に示すように、１つの導電部１０と第２方向Ｄ２において隣り合う別の導電部１０、及び１つの導電部１０と第３方向Ｄ３において隣り合う別の導電部１０は、素子部３０ｒｗ１、第２方向Ｄ２において隣り合う一対の素子部３０ｂ、及び素子部３０ｒｗ２の各半導体領域と電気的に接続される。

具体的な一例として、第２構造体１−２の導電部１０の第１領域１０ａは、第２構造体１−２と第１方向Ｄ１において並ぶ素子部３０ｒｗ１の半導体領域３４ｗ１と電気的に接続される。第３構造体１−３の導電部１０の第１領域１０ａは、第３構造体１−３と第１方向Ｄ１において並ぶ素子部３０ｒｗ２の半導体領域３４ｗ２と電気的に接続される。

第２方向Ｄ２において隣り合う一対の素子部３０ｂは、例えば、素子部３０ｂ１及び３０ｂ２を含む。素子部３０ｂ１の少なくとも一部の第２方向Ｄ２における位置は、第１構造体１−１の少なくとも一部の第２方向Ｄ２における位置、及び第３構造体１−３の少なくとも一部の第２方向Ｄ２における位置と同じである。素子部３０ｂ２の少なくとも一部の第２方向Ｄ２における位置は、第２構造体１−２の少なくとも一部の第２方向Ｄ２における位置と同じである。

第２構造体１−２の第１領域１０ａは、導電層７２ｗを介して、素子部３０ｒｗ１の半導体領域３４ｗ１、素子部３０ｒｗ２の半導体領域３４ｗ２、素子部３０ｂ１の半導体領域３１ｂ、及び素子部３０ｂ２の半導体領域３１ｂと電気的に接続される。各導電部１０には、磁気デバイス２５０と同様に、共通ビット線６１ｒｗが電気的に接続される。制御部９０は、第１動作又は第２動作を実行する際に、複数のソース線５０からこれらの半導体領域に電流が供給されるように、共通ワード線４１ｒｗ及び４２ｒｗを選択する。最終的に情報が書き込まれる積層体２０は、１つの共通ビット線６１ｒｗを選択することで決定される。

第６変形例によれば、第１動作又は第２動作において、より大きな電流を導電部１０に供給できる。これにより、例えば、より安定して情報を積層体２０へ書き込むことができる。

（第３実施形態）
図４７〜図５０は、第３実施形態に係る磁気デバイスを例示する模式的平面図である。
図５１〜図５４は、それぞれ、図４７〜図５０のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、Ｃ１−Ｃ２断面図、及びＤ１−Ｄ２断面図である。
図５５は、第３実施形態に係る磁気デバイスを例示する模式図である。
図４７は、図５１〜図５４のＥ１−Ｅ２断面図に対応する。図４８は、図５１〜図５４のＦ１−Ｆ２断面図に対応する。図４９は、図５１〜図５４のＧ１−Ｇ２断面図に対応する。図５０は、図５１〜図５４のＨ１−Ｈ２断面図に対応する。図４７〜図５０では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

図４７に示すように、第３実施形態に係る磁気デバイス３００では、半導体層ＳＬは、素子部３０ｗ、３０ｒｗ１、及び３０ｒｗ２を含む。素子部３０ｗの一部は、第１方向Ｄ１において、素子部３０ｒｗ１と３０ｒｗ２との間に設けられる。例えば、素子部３０ｗの半導体領域３１ｗは、１つの素子部３０ｒｗ１の半導体領域３４ｗ１と、１つの素子部３０ｒｗ２の半導体領域３１ｒ２と、の間に設けられる。素子部３０ｗの半導体領域３４ｗは、別の１つの素子部３０ｒｗ１の半導体領域３１ｒ１と、別の１つの素子部３０ｒｗ２の半導体領域３４ｗ２と、の間に設けられる。

図４８に示すように、磁気デバイス３００は、書込ワード線４１ｗ、書込ワード線４２ｗ、共通ワード線４３ｒｗ、共通ワード線４４ｒｗ、ソース線５０ａ、及びソース線５０ｂを含む。書込ワード線４１ｗ、書込ワード線４２ｗ、及びソース線５０ａは、第１方向Ｄ１において素子部３０ｗと並ぶ。共通ワード線４３ｒｗ、共通ワード線４４ｒｗ、及びソース線５０ｂは、第１方向Ｄ１において、素子部３０ｒｗ１及び３０ｒｗ２と並ぶ。

図４９に示すように、１つの構造体１は、第１方向Ｄ１において素子部３０ｗ及び素子部３０ｒｗ１と並ぶ。別の１つの構造体１は、第１方向Ｄ１において別の１つの素子部３０ｗ及び素子部３０ｒｗ２と並ぶ。前記１つの構造体１は、例えば、第１構造体１−１又は第２構造体１−２に対応する。前記別の１つの構造体１は、例えば、第３構造体１−３に対応する。

図５２に示すように、半導体領域３１ｗは、前記１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｗは、導電層７１ｗ１〜７３ｗ１を介して第１領域１０ａと電気的に接続される。半導体領域３４ｗは、前記別の１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３４ｗは、導電層７１ｗ２〜７３ｗ２を介して第１領域１０ａと電気的に接続される。

図５１に示すように、半導体領域３４ｗ１は、前記１つの構造体１の第２領域１０ｂと電気的に接続される。例えば、半導体領域３４ｗ１は、導電層７１ｗ３〜７３ｗ３を介して第２領域１０ｂと電気的に接続される。半導体領域３１ｒ１は、前記１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ１は、導電層７１ｒ１〜７６ｒ１を介して第１磁性層２１と電気的に接続される。

図５３に示すように、半導体領域３４ｗ２は、前記別の１つの構造体１の第２領域１０ｂと電気的に接続される。例えば、半導体領域３４ｗ２は、導電層７１ｗ４〜７３ｗ４を介して第２領域１０ｂと電気的に接続される。半導体領域３１ｒ２は、前記別の１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ２は、導電層７１ｒ２〜７６ｒ２を介して第１磁性層２１と電気的に接続される。

図５０に示すように、第１領域１０ａは、導電層７７ｗ１を介して書込ビット線６１ｗと電気的に接続される。第２領域１０ｂは、導電層７７ｗ２を介して書込ビット線６２ｗと電気的に接続される。第２領域１０ｂは、さらに導電層７７ｒを介して読出ビット線６３ｒと電気的に接続される。

図５５に示すように、第１選択回路９１は、書込ワード線４１ｗ、書込ワード線４２ｗ、共通ワード線４３ｒｗ、共通ワード線４４ｒｗ、ソース線５０ａ、及びソース線５０ｂと電気的に接続される。第２選択回路９２は、書込ビット線６１ｗ、書込ビット線６２ｗ、及び読出ビット線６３ｒと電気的に接続される。

制御部９０は、第１動作〜第３動作を実行可能である。例えば、第１構造体１−１の第２磁性層２２に情報を書き込むときには、制御部９０は、第１選択回路９１により１つの書込ワード線４１ｗを選択し、第２選択回路９２により１つの書込ビット線６２ｗを選択する。又は、制御部９０は、第１選択回路９１により１つの共通ワード線４３ｒｗを選択し、第２選択回路９２により１つの書込ビット線６１ｗを選択する。

書込ワード線４１ｗが選択されたときに第１構造体１−１の導電部１０に流れる電流の向きは、共通ワード線４３ｒｗが選択されたときに第１構造体１−１の導電部１０に流れる電流の向きと反対である。

選択された書込ワード線４１ｗに電圧が印加されると、素子部３０ｗの半導体領域３３ｗにチャネルが形成される。選択された書込ビット線６２ｗは、導電層７７ｗ２、導電部１０、導電層７１ｗ１〜７３ｗ１、半導体領域３１ｗ、チャネル、及び半導体領域３２ｗを通して、ソース線５０ａと電気的に接続される。書込ビット線６２ｗからソース線５０ａへ電流が流れる。このとき、導電部１０の第２領域１０ｂから第１領域１０ａに電流が流れ、第２動作が実行される。

選択された共通ワード線４３ｒｗに電圧が印加されると、素子部３０ｒｗ１の半導体領域３３ｒ１にチャネルが形成される。選択された書込ビット線６１ｗは、導電層７７ｗ１、導電部１０、導電層７１ｗ３〜７３ｗ３、半導体領域３４ｗ１、チャネル、及び半導体領域３２ｒｗ１を通して、ソース線５０ｂと電気的に接続される。書込ビット線６１ｗからソース線５０ｂへ電流が流れる。このとき、導電部１０の第１領域１０ａから第２領域１０ｂに電流が流れ、第１動作が実行される。

第３動作では、制御部９０は、第１選択回路９１により共通ワード線４４ｒｗを選択し、第２選択回路９２により１つの読出ビット線６３ｒを選択する。選択された共通ワード線４４ｒｗに電圧が印加されると、半導体領域３３ｒ１にチャネルが形成される。選択された読出ビット線６３ｒは、導電層７７ｒ、導電部１０、積層体２０、導電層７６ｒ１、導電層７５ｒ１、導電層７１ｒ１〜７４ｒ１、半導体領域３３ｒ１、チャネル、及び半導体領域３２ｒｗ１を通して、ソース線５０ｂと電気的に接続される。制御回路９５は、読出ビット線６３ｒを流れる電流に基づき、磁化２２Ｍの向き（記憶された情報）を判定する。

第３実施形態によれば、第１動作及び第２動作において、互いに異なるビット線及び互いに異なるワード線が選択される。これにより、例えば、第１動作及び第２動作をより高速に実行することが可能である。

（第４実施形態）
図５６〜図５８は、第４実施形態に係る磁気デバイスを例示する模式的平面図である。
図５９及び図６０は、それぞれ、図５６〜図５８のＡ１−Ａ２断面図及びＢ１−Ｂ２断面図である。
図６１は、第４実施形態に係る磁気デバイスを例示する模式図である。
図５６は、図５９及び図６０のＣ１−Ｃ２断面図に対応する。図５７は、図５９及び図６０のＤ１−Ｄ２断面図に対応する。図５８は、図５９及び図６０のＥ１−Ｅ２断面図に対応する。図５６〜図５８では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

第４実施形態に係る磁気デバイス４００では、図５６に示すように、半導体層ＳＬは、素子部３０ｒｗ１及び３０ｒｗ２を含む。図５９に示すように、素子部３０ｒｗ１は、半導体領域３１ｒｗ１〜３３ｒｗ１を含む。半導体領域３３ｒｗ１は、第２方向Ｄ２において、半導体領域３１ｒｗ１と３２ｒｗ１との間に設けられる。図６０に示すように、素子部３０ｒｗ２は、半導体領域３１ｒｗ２〜３３ｒｗ２を含む。半導体領域３３ｒｗ２は、第２方向Ｄ２において、半導体領域３１ｒｗ２と３２ｒｗ２との間に設けられる。

半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、及び３２ｒｗ２は、第１導電形である。半導体領域３３ｒｗ１及び３３ｒｗ２は、第２導電形である。半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、及び３２ｒｗ２のそれぞれの第１導電形の不純物濃度は、半導体領域３３ｒｗ１及び３３ｒｗ２のそれぞれの第２導電形の不純物濃度よりも高い。

素子部３０ｒｗ１の一部は、素子部３０ｒｗ２の一部と第４方向Ｄ４において並ぶ。具体的には、１つの素子部３０ｒｗ１の半導体領域３１ｒｗ１は、１つの素子部３０ｒｗ２の半導体領域３２ｒｗ２と、第４方向Ｄ４において並ぶ。前記１つの素子部３０ｒｗ１の半導体領域３２ｒｗ１は、別の１つの素子部３０ｒｗ２の半導体領域３１ｒｗ２と、第４方向Ｄ４において並ぶ。図５７に示すように、構造体１は、素子部３０ｒｗ１又は３０ｒｗ２と第１方向Ｄ１において並ぶ。

図５９に示すように、半導体領域３１ｒｗ１は、１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｒｗ１は、前記１つの構造体１の第１領域１０ａと、導電層７１ｒｗ１〜７３ｒｗ１を介して電気的に接続される。半導体領域３２ｒｗ１は、ソース線５０の第１配線部５１と電気的に接続される。半導体領域３３ｒｗ１は、絶縁層３３ｉ１を介して、共通ワード線４１ｒｗの一部と第１方向Ｄ１において並ぶ。

図６０に示すように、半導体領域３１ｒｗ２は、別の１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｒｗ２は、前記別の１つの構造体１の第１領域１０ａと、導電層７１ｒｗ２〜７３ｒｗ２を介して電気的に接続される。半導体領域３２ｒｗ２は、ソース線５０の第２配線部５２と電気的に接続される。半導体領域３３ｒｗ２は、絶縁層３３ｉ２を介して、共通ワード線４２ｒｗの一部と第１方向Ｄ１において並ぶ。第１配線部５１と第２配線部５２は、第３配線部５３により電気的に接続される。

前記１つの構造体１は、例えば第１構造体１−１又は第２構造体１−２に対応する。前記別の１つの構造体１は、例えば第２構造体１−２に対応する。

図５８〜図６０に示すように、第２領域１０ｂは、導電層７７ｗを介して書込ビット線６１ｗと電気的に接続される。第１磁性層２１は、導電層７７ｒを介して読出ビット線６２ｒと電気的に接続される。

図６１に示すように、第１選択回路９１は、複数の共通ワード線４１ｒｗ及び複数の共通ワード線４２ｒｗと電気的に接続される。第２選択回路９２は、複数の書込ビット線６１ｗ及び複数の読出ビット線６２ｒと電気的に接続される。

制御部９０は、第１動作及び第２動作において、書込ビット線６１ｗに互いに異なる電位を印加する。例えば、第１動作では、書込ビット線６１ｗの電位は、ソース線５０の電位に対して、負に設定される。対応する共通ワード線４１ｒｗ又は４２ｒｗが選択されると、ソース線５０から書込ビット線６１ｗに電流が流れる。第１領域１０ａから第２領域１０ｂへ電流が流れ、第１動作が実行される。第２動作では、書込ビット線６１ｗの電位は、ソース線５０の電位に対して、正に設定される。対応する共通ワード線４１ｒｗ又は４２ｒｗが選択されると、書込ビット線６１ｗからソース線５０に電流が流れる。第２領域１０ｂから第１領域１０ａへ電流が流れ、第２動作が実行される。

制御部９０は、第３動作において、対象の構造体１に対応する共通ワード線４１ｒｗ又は４２ｒｗを選択する。ソース線５０と読出ビット線６２ｒとの間に電流が流れ、第２磁性層２２に記憶された情報が読み出される。

第４実施形態によれば、１つの構造体１に対応して設けられる素子部３０ｒｗ１及び３０ｒｗ２を小さくできる。例えば、素子部３０ｒｗ１、素子部３０ｒｗ２、及び構造体１の密度を高め、磁気デバイス４００の記憶密度を向上できる。

（第１変形例）
図６２〜図６４は、第４実施形態の第１変形例に係る磁気デバイスを例示する模式的平面図である。
図６５は、図６２〜図６４のＡ１−Ａ２断面図である。
図６２は、図６５のＢ１−Ｂ２断面図に対応する。図６３は、図６５のＣ１−Ｃ２断面図に対応する。図６４は、図６５のＤ１−Ｄ２断面図に対応する。図６２〜図６４では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

第１変形例に係る磁気デバイス４１０では、図６２に示すように、半導体層ＳＬは、素子部３０ｒｗを含む。図６５に示すように、素子部３０ｒｗは、半導体領域３１ｒｗ〜３５ｒｗを含む。半導体領域３３ｒｗは、第２方向Ｄ２において半導体領域３１ｒｗと３２ｒｗとの間に設けられる。半導体領域３５ｒｗは、第２方向Ｄ２において半導体領域３２ｒｗと３４ｒｗとの間に設けられる。半導体領域３２ｒｗ、３３ｒｗ、及び３５ｒｗは、第２方向Ｄ２において半導体領域３１ｒｗと３４ｒｗとの間に設けられる。素子部３０ｒｗは、第２方向Ｄ２及び第４方向Ｄ４において複数設けられる。

半導体領域３１ｒｗ、３２ｒｗ、及び３４ｒｗは、第１導電形である。半導体領域３３ｒｗ及び３５ｒｗは、第２導電形である。半導体領域３１ｒｗ、３２ｒｗ、及び３４ｒｗのそれぞれの第１導電形の不純物濃度は、半導体領域３３ｒｗ及び３５ｒｗのそれぞれの第２導電形の不純物濃度よりも高い。

図６３に示すように、１つの素子部３０ｒｗは、２つの構造体１と第１方向Ｄ１において並ぶ。図６５に示すように、半導体領域３１ｒｗは、１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｒｗは、導電層７１ｒｗ１〜７３ｒｗ１を介して第１領域１０ａと電気的に接続される。半導体領域３４ｒｗは、別の１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３４ｒｗは、導電層７１ｒｗ２〜７３ｒｗ２を介して第１領域１０ａと電気的に接続される。

前記１つの構造体１は、例えば第１構造体１−１又は第２構造体１−２に対応する。前記別の１つの構造体１は、例えば第２構造体１−２に対応する。

図６４及び図６５に示すように、各導電部１０の第２領域１０ｂは、導電層７７ｗを介して書込ビット線６１ｗと電気的に接続される。各積層体２０の第１磁性層２１は、導電層７７ｒを介して読出ビット線６２ｒと電気的に接続される。

制御部９０は、第１動作又は第２動作の実行時に、１つの共通ワード線４１ｒｗ又は１つの共通ワード線４２ｒｗを選択し、且つ１つの書込ビット線６１ｗを選択する。磁気デバイス４００と同様に、書込ビット線６１ｗの電位は、第２磁性層２２に書き込む情報に応じて設定される。

第１変形例によれば、２つの構造体１に対して、１つの素子部３０ｒｗが設けられる。このため、素子部３０ｒｗに必要な面積を小さくできる。

（第２変形例）
図６６は、第４実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。
図６６では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。
図６６に示す磁気デバイス４２０のように、第２方向Ｄ２に沿って並ぶ構造体１と、それらの構造体１のそれぞれと第３方向Ｄ３において並ぶ別の構造体１に対して、共通の読出ビット線６２ｒが設けられても良い。第２変形例によれば、読出ビット線６２ｒの数を少なくできる。

（第５実施形態）
図６７〜図６９は、第５実施形態に係る磁気デバイスを例示する模式的平面図である。
図７０及び図７１は、それぞれ、図６７〜図６９のＡ１−Ａ２断面図及びＢ１−Ｂ２断面図である。
図７２は、第５実施形態に係る磁気デバイスを例示する模式図である。
図６７は、図７０及び図７１のＣ１−Ｃ２断面図に対応する。図６８は、図７０及び図７１のＤ１−Ｄ２断面図に対応する。図６９は、図７０及び図７１のＥ１−Ｅ２断面図に対応する。図６７〜図６９では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

実施形態に係る磁気デバイス５００では、図６７に示すように、各構造体１は、第１接続部１１及び第２接続部１２をさらに含む。導電部１０は、第２方向Ｄ２において、第１接続部１１と第２接続部１２との間に設けられる。第１接続部１１は、第１領域１０ａと電気的に接続される。第２接続部１２は、第２領域１０ｂと電気的に接続される。

図６８に示すように、半導体層ＳＬは、素子部３０ｒｗ１及び３０ｒｗ２を含む。素子部３０ｒｗ１は、半導体領域３１ｒｗ１〜３３ｒｗ１を含む。半導体領域３３ｒｗ１は、第２方向Ｄ２において、半導体領域３１ｒｗ１と３２ｒｗ１との間に設けられる。素子部３０ｒｗ２は、半導体領域３１ｒｗ２〜３３ｒｗ２を含む。半導体領域３３ｒｗ２は、第２方向Ｄ２において、半導体領域３１ｒｗ２と３２ｒｗ２との間に設けられる。半導体領域３１ｒｗ１から半導体領域３２ｒｗ１への向きは、半導体領域３１ｒｗ２から半導体領域３２ｒｗ２への向きの反対である。

半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、及び３２ｒｗ２は、第１導電形である。半導体領域３３ｒｗ１及び３３ｒｗ２は、第２導電形である。半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、及び３２ｒｗ２のそれぞれの第１導電形の不純物濃度は、半導体領域３３ｒｗ１及び３３ｒｗ２のそれぞれの第２導電形の不純物濃度よりも高い。

素子部３０ｒｗ１の一部は、素子部３０ｒｗ２の一部と第４方向Ｄ４において並ぶ。具体的には、１つの素子部３０ｒｗ１の半導体領域３１ｒｗ１は、１つの素子部３０ｒｗ２の半導体領域３１ｒｗ２と、第４方向Ｄ４において並ぶ。前記１つの素子部３０ｒｗ１の半導体領域３２ｒｗ１は、別の１つの素子部３０ｒｗ２の半導体領域３２ｒｗ２と、第４方向Ｄ４において並ぶ。構造体１は、素子部３０ｒｗ１又は３０ｒｗ２と第１方向Ｄ１において並ぶ。

図７０に示すように、半導体領域３１ｒｗ１は、１つの構造体１の第１接続部１１と電気的に接続される。例えば、半導体領域３１ｒｗ１は、前記１つの構造体１の第１接続部１１と、導電層７１ｒｗ１〜７４ｒｗ１を介して電気的に接続される。半導体領域３２ｒｗ１は、ソース線５０と電気的に接続される。例えば、半導体領域３２ｒｗ１は、導電層７１ｓ１を介してソース線５０と電気的に接続される。半導体領域３３ｒｗ１は、絶縁層３３ｉ１を介して、共通ワード線４１ｒｗの一部と第１方向Ｄ１において並ぶ。前記１つの構造体１の第２接続部１２は、第１方向Ｄ１において導電層７４ｂ１と導電層７７ｗとの間に設けられる。

図７１に示すように、半導体領域３１ｒｗ２は、別の１つの構造体１の第１接続部１１と電気的に接続される。例えば、半導体領域３１ｒｗ２は、前記別の１つの構造体１の第１接続部１１と、導電層７１ｒｗ２〜７４ｒｗ２を介して電気的に接続される。半導体領域３２ｒｗ２は、ソース線５０と電気的に接続される。例えば、半導体領域３２ｒｗ２は、導電層７１ｓ２を介してソース線５０と電気的に接続される。半導体領域３３ｒｗ２は、絶縁層３３ｉ２を介して、共通ワード線４２ｒｗの一部と第１方向Ｄ１において並ぶ。前記別の１つの構造体１の第２接続部１２は、第１方向Ｄ１において導電層７４ｂ２と導電層７７ｗとの間に設けられる。

前記１つの構造体１は、例えば第１構造体１−１又は第２構造体１−２に対応する。前記別の１つの構造体１は、例えば第２構造体１−２に対応する。

積層体２０は、第１接続部１１と第２接続部１２との間に設けられている。第１接続部１１と積層体２０との間には、第１絶縁領域１５ａが設けられている。第２接続部１２と積層体２０との間には、第２絶縁領域１５ｂが設けられている。

例えば、第１接続部１１の第２方向Ｄ２における長さは、導電層７１ｒｗ１〜７４ｒｗ１及び７７ｗのそれぞれの第２方向Ｄ２における長さよりも短い。第２接続部１２の第２方向Ｄ２における長さは、導電層７１ｒｗ２〜７４ｒｗ２及び７７ｗのそれぞれの第２方向Ｄ２における長さよりも短い。

導電層７４ｒｗ１の第２方向Ｄ２における長さは、導電層７１ｒｗ１〜７３ｒｗ１のそれぞれの第２方向Ｄ２における長さよりも長い。導電層７４ｒｗ２の第２方向Ｄ２における長さは、導電層７１ｒｗ２〜７３ｒｗ２のそれぞれの第２方向Ｄ２における長さよりも長い。これにより、第１接続部１１を導電層７４ｒｗ１又は７４ｒｗ２と電気的に接続することが容易となる。

図６９〜図７１に示すように、第２接続部１２は、導電層７７ｗを介して書込ビット線６１ｗと電気的に接続される。第１磁性層２１は、導電層７７ｒを介して読出ビット線６２ｒと電気的に接続される。

図７２に示すように、第１選択回路９１は、複数の共通ワード線４１ｒｗ及び複数の共通ワード線４２ｒｗと電気的に接続される。第２選択回路９２は、複数の書込ビット線６１ｗ及び複数の読出ビット線６２ｒと電気的に接続される。

制御部９０は、第１動作及び第２動作において、書込ビット線６１ｗに互いに異なる電位を印加する。例えば、第１動作では、書込ビット線６１ｗの電位は、ソース線５０の電位に対して、負に設定される。対応する共通ワード線４１ｒｗ又は４２ｒｗが選択されると、ソース線５０から書込ビット線６１ｗに電流が流れる。第１接続部１１及び第１領域１０ａから第２領域１０ｂ及び第２接続部１２へ電流が流れ、第１動作が実行される。第２動作では、書込ビット線６１ｗの電位は、ソース線５０の電位に対して、正に設定される。対応する共通ワード線４１ｒｗ又は４２ｒｗが選択されると、書込ビット線６１ｗからソース線５０に電流が流れる。第２接続部１２及び第２領域１０ｂから第１領域１０ａ及び第１接続部１１へ電流が流れ、第２動作が実行される。

より確実に第２磁性層２２に情報を書き込むためには、導電部１０に電流が供給される位置が、導電部１０の積層体２０が設けられた位置から離れていることが好ましい。第１接続部１１及び第２接続部１２は、積層体２０に対して、自己整合的に形成することができる。これにより、積層体２０の位置ずれが生じた場合でも、第１接続部１１及び第２接続部１２を、より確実に積層体２０から離すことができる。積層体２０への情報の書き込み精度を向上できる。

積層体２０の一部は、Ｚ方向において半導体領域３１ｒｗ１又は３１ｒｗ２と並んでも良い。この場合でも、第１接続部１１及び第２接続部１２が積層体２０に対して自己整合的に形成されることで、導電部１０に電流が供給される位置を、導電部１０の積層体２０が設けられた位置から離すことができる。例えば、積層体２０のサイズを大きくでき、より安定して第２磁性層２２が情報を保持できる。

（第６実施形態）
図７３〜図７５は、第６実施形態に係る磁気デバイスを例示する模式的平面図である。
図７６〜図７８は、それぞれ、図７３〜図７５のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、及びＣ１−Ｃ２断面図である。
図７９は、第６実施形態に係る磁気デバイスを例示する模式図である。
図７３は、図７６〜図７８のＤ１−Ｄ２断面図に対応する。図７４は、図７６〜図７８のＥ１−Ｅ２断面図に対応する。図７５は、図７６〜図７８のＦ１−Ｆ２断面図に対応する。図７３〜図７５では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

第６実施形態に係る磁気デバイス６００では、図７３に示すように、各構造体１は、第１積層体２０ａ及び第２積層体２０ｂを含む。図７６〜図７８に示すように、第１積層体２０ａは、第１磁性層２１、第１非磁性層２１ｎ、及び第２磁性層２２を含む。第２積層体２０ｂは、第３磁性層２３、第２非磁性層２２ｎ、及び第４磁性層２４を含む。

導電部１０は、第１領域１０ａ、第２領域１０ｂ、第３領域１０ｃ、第４領域１０ｄ、及び第５領域１０ｅを含む。第３領域１０ｃは、第２方向Ｄ２において第１領域１０ａと第２領域１０ｂとの間に設けられる。第５領域１０ｅは、第２方向Ｄ２において第２領域１０ｂと第４領域１０ｄとの間に設けられる。第２領域１０ｂ、第３領域１０ｃ、及び第５領域１０ｅは、第２方向Ｄ２において第１領域１０ａと第４領域１０ｄとの間に設けられる。

第３磁性層２３は、第１方向Ｄ１において第５領域１０ｅから離れている。第２非磁性層２２ｎは、第１方向Ｄ１において第５領域１０ｅと第３磁性層２３との間に設けられる。第４磁性層２４は、第１方向Ｄ１において第５領域１０ｅと第２非磁性層２２ｎとの間に設けられる。第１積層体２０ａは、第２積層体２０ｂと第２方向Ｄ２において並ぶ。

図７４、図７６、及び図７８に示すように、素子部３０ｒｗ１は、半導体領域３１ｒｗ１〜３５ｒｗ１を含む。半導体領域３３ｒｗ１は、第２方向Ｄ２において半導体領域３１ｒｗ１と３２ｒｗ１との間に設けられる。半導体領域３５ｒｗ１は、第２方向Ｄ２において半導体領域３２ｒｗ１と３４ｒｗ１との間に設けられる。半導体領域３２ｒｗ１、３３ｒｗ１、及び３５ｒｗ１は、第２方向Ｄ２において半導体領域３１ｒｗ１と３４ｒｗ１との間に設けられる。

素子部３０ｒｗ２は、半導体領域３１ｒｗ２〜３５ｒｗ２を含む。半導体領域３３ｒｗ２は、第２方向Ｄ２において半導体領域３１ｒｗ２と３２ｒｗ２との間に設けられる。半導体領域３５ｒｗ２は、第２方向Ｄ２において半導体領域３２ｒｗ２と３４ｒｗ２との間に設けられる。半導体領域３２ｒｗ２、３３ｒｗ２、及び３５ｒｗ２は、第２方向Ｄ２において半導体領域３１ｒｗ２と３４ｒｗ２との間に設けられる。

半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、３２ｒｗ２、３４ｒｗ１、及び３４ｒｗ２は、第１導電形である。半導体領域３３ｒｗ１、３３ｒｗ２、３５ｒｗ１、及び３５ｒｗ２は、第２導電形である。第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。例えば、第１導電形はｎ形であり、第２導電形はｐ形である。半導体領域３１ｒｗ１、３１ｒｗ２、３２ｒｗ１、３２ｒｗ２、３４ｒｗ１、及び３４ｒｗ２のそれぞれの第１導電形の不純物濃度は、半導体領域３３ｒｗ１、３３ｒｗ２、３５ｒｗ１、及び３５ｒｗ２のそれぞれの第２導電形の不純物濃度よりも高い。

図７６に示すように、半導体領域３１ｒｗ１は、１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｒｗ１は、導電層７１ｒｗ１〜７５ｒｗ１を介して第１領域１０ａと電気的に接続される。半導体領域３４ｒｗ１は、前記１つの構造体１の第４領域１０ｄと電気的に接続される。例えば、半導体領域３４ｒｗ１は、導電層７１ｒｗ２〜７５ｒｗ２を介して第４領域１０ｄと電気的に接続される。半導体領域３２ｒｗ１は、導電層７１ｓ１を介してソース線５０の第１配線部５１と電気的に接続される。半導体領域３３ｒｗ１は、絶縁層３３ｉ１を介して、ゲート電極３３ｇ１と第１方向Ｄ１において並ぶ。半導体領域３５ｒｗ１は、絶縁層３５ｉ１を介して、ゲート電極３５ｇ１と第１方向Ｄ１において並ぶ。

図７７に示すように、ゲート電極３３ｇ１及び３５ｇ１は、共通ワード線４１ｒｗと電気的に接続される。例えば、ゲート電極３３ｇ１は、導電層７２ｇ１及び７３ｇ１を介して、共通ワード線４１ｒｗと電気的に接続される。ゲート電極３５ｇ１は、導電層７２ｇ２及び７３ｇ２を介して、共通ワード線４１ｒｗと電気的に接続される。

図７８に示すように、半導体領域３１ｒｗ２は、別の１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３１ｒｗ２は、導電層７１ｒｗ３〜７５ｒｗ３を介して第１領域１０ａと電気的に接続される。半導体領域３４ｒｗ２は、前記別の１つの構造体１の第４領域１０ｄと電気的に接続される。例えば、半導体領域３４ｒｗ２は、導電層７１ｒｗ４〜７５ｒｗ４を介して第４領域１０ｄと電気的に接続される。半導体領域３２ｒｗ２は、導電層７１ｓ２を介してソース線５０の第２配線部５２と電気的に接続される。半導体領域３３ｒｗ２は、絶縁層３３ｉ２を介して、ゲート電極３３ｇ２と第１方向Ｄ１において並ぶ。半導体領域３５ｒｗ２は、絶縁層３５ｉ２を介して、ゲート電極３５ｇ２と第１方向Ｄ１において並ぶ。ゲート電極３３ｇ２及び３５ｇ２は、共通ワード線４２ｒｗと電気的に接続される。

図７５、図７６、及び図７８に示すように、各第２領域１０ｂは、導電層７７ｗを介して、書込ビット線６１ｗと電気的に接続される。図７５及び図７７に示すように、各第１磁性層２１は、導電層７７ｒ１を介して、読出ビット線６２ｒと電気的に接続される。各第３磁性層２３は、導電層７７ｒ２を介して、読出ビット線６２ｒと電気的に接続される。

図７９に示すように、制御部９０は、第１選択回路９１、第２選択回路９２、第３選択回路９３、及び制御回路９５を含む。第１選択回路９１は、複数の読出ビット線６２ｒと電気的に接続される。第２選択回路９２は、複数の書込ビット線６１ｗと電気的に接続される。第３選択回路９３は、複数の共通ワード線４１ｒｗ及び複数の共通ワード線４２ｒｗと電気的に接続される。制御回路９５は、第１選択回路９１及び第２選択回路９２を制御する。

図８０及び図８１は、第６実施形態に係る磁気デバイスによる動作を例示する模式図である。
制御部９０は、第１動作及び第２動作を実行可能である。第１動作では、図８０（ａ）に示すように、制御部９０は、導電部１０の第１領域１０ａから第２領域１０ｂに向かう電流ｉ１ａと、第４領域１０ｄから第２領域１０ｂに向かう電流ｉ１ｂと、を供給する。導電部１０において、電流ｉ１ａの向きは、電流ｉ１ｂの向きの反対である。このため、第１動作において、第２磁性層２２の磁化２２Ｍに作用するスピン軌道トルクの向きは、第４磁性層２４の磁化２４Ｍに作用するスピン軌道トルクの向きの反対である。この結果、第１動作後において、磁化２２Ｍの向きは、磁化２４Ｍの向きと異なる。例えば、第１動作後において、磁化２２Ｍの向きは、磁化２４Ｍの向きと反対である。第１動作後において、第１積層体２０ａにおける電気抵抗は、第２積層体２０ｂにおける電気抵抗と異なる。

第２動作では、図８０（ｂ）に示すように、制御部９０は、導電部１０の第２領域１０ｂから第１領域１０ａに向かう電流ｉ２ａと、第２領域１０ｂから第４領域１０ｄに向かう電流ｉ２ｂと、を供給する。導電部１０において、電流ｉ２ａの向きは、電流ｉ２ｂの向きの反対である。第２動作において、磁化２２Ｍに作用するスピン軌道トルクの向きは、磁化２４Ｍに作用するスピン軌道トルクの向きの反対である。第２動作後において、磁化２２Ｍの向きは、磁化２４Ｍの向きと異なる。例えば、第２動作後において、磁化２２Ｍの向きは、磁化２４Ｍの向きと反対である。第２動作後において、第１積層体２０ａにおける電気抵抗は、第２積層体２０ｂにおける電気抵抗と異なる。

第１動作後、第１積層体２０ａ及び第２積層体２０ｂの一方の電気抵抗は、第１積層体２０ａ及び第２積層体２０ｂの他方の電気抵抗よりも高い。第２動作後、第１積層体２０ａ及び第２積層体２０ｂの他方の電気抵抗は、第１積層体２０ａ及び第２積層体２０ｂの一方の電気抵抗よりも高い。第１動作後の第１積層体２０ａの電気抵抗と第２積層体２０ｂの電気抵抗との関係が、“０”と“１”の一方に対応付けられる。第２動作後の第１積層体２０ａの電気抵抗と第２積層体２０ｂの電気抵抗との関係が、“０”と“１”の他方に対応付けられる。磁気デバイス６００では、第１積層体２０ａと第２積層体２０ｂの２つの積層体を用いて、１つの値が記憶される。

例えば、第１構造体１−１の第２磁性層２２及び第４磁性層２４に情報を書き込むときには、制御部９０は、第３選択回路９３により１つの共通ワード線４１ｒｗを選択し、第２選択回路９２により１つの書込ビット線６１ｗを選択する。選択された書込ワード線４１ｗと電気的に接続されたゲート電極３３ｇ１及び３５ｇ１に電圧が印加され、素子部３０ｒｗ１の半導体領域３３ｒｗ１及び３５ｒｗ１にチャネルが形成される。選択された書込ビット線６１ｗは、導電層７７ｗ、導電部１０、導電層７１ｒｗ１〜７５ｒｗ１、半導体領域３１ｒｗ１、及び半導体領域３２ｒｗ１を通して、ソース線５０と電気的に接続される。同時に、選択された書込ビット線６１ｗは、導電層７７ｗ、導電部１０、導電層７１ｒｗ２〜７５ｒｗ２、半導体領域３４ｒｗ１、及び半導体領域３２ｒｗ１を通して、ソース線５０と電気的に接続される。書込ビット線６１ｗの電位を調整することで、第１構造体１−１の導電部１０を流れる電流の向きを制御できる。

同様に、第３構造体１−３の第２磁性層２２及び第４磁性層２４に情報を書き込むときには、制御部９０は、第３選択回路９３により１つの共通ワード線４２ｒｗを選択し、第２選択回路９２により１つの書込ビット線６１ｗを選択する。

制御部９０は、第３動作及び第４動作をさらに実行可能である。第３動作では、制御部９０は、第１積層体２０ａに電流を供給し、第１積層体２０ａの電気抵抗を検出する。例えば図８１（ａ）に示すように、制御部９０は、第１領域１０ａを通して第１積層体２０ａを流れる電流ｉ３ａと、第４領域１０ｄを通して第１積層体２０ａを流れる電流ｉ３ｂと、を供給する。電流ｉ３ａ及びｉ３ｂは、導電部１０から第１積層体２０ａに向けて流れても良いし、第１積層体２０ａから導電部１０に向けて流れても良い。

第４動作では、制御部９０は、第２積層体２０ｂに電流を供給し、第２積層体２０ｂの電気抵抗を検出する。例えば図８１（ｂ）に示すように、制御部９０は、第１領域１０ａを通して第２積層体２０ｂを流れる電流ｉ４ａと、第４領域１０ｄを通して第２積層体２０ｂを流れる電流ｉ４ｂと、を供給する。電流ｉ４ａ及びｉ４ｂは、導電部１０から第２積層体２０ｂに向けて流れても良いし、第２積層体２０ｂから導電部１０に向けて流れても良い。

第３動作では、図８１（ａ）に示すように、導電部１０を流れる電流ｉ３ａの向きと電流ｉ３ｂの向きは、互いに反対であることが望ましい。第４動作では、図８１（ｂ）に示すように、導電部１０を流れる電流ｉ４ａの向きと電流ｉ４ｂの向きは、互いに反対であることが望ましい。これにより、第３動作又は第４動作において、第１積層体２０ａ又は第２積層体２０ｂへ情報が誤って書き込まれる可能性を低減できる。

図８１（ａ）及び図８１（ｂ）に示す例では、２つの半導体領域３１ｒｗ１及び３４ｒｗ１、又は２つの半導体領域３１ｒｗ２及び３４ｒｗ２から、１つの積層体２０に電流が供給される。第３動作では、１つの半導体領域から積層体２０に電流を供給する場合に比べて、第５領域１０ｅを流れる電流密度を小さくできる。第４動作では、１つの半導体領域から積層体２０に電流を供給する場合に比べて、第３領域１０ｃを流れる電流密度を小さくできる。これにより、第３動作及び第４動作において、第２磁性層２２又は第４磁性層２４に誤って情報が書き込まれる可能性を低減できる。

例えば、第１構造体１−１の第１積層体２０ａの電気抵抗を検出するときには、制御部９０は、第３選択回路９３により１つの共通ワード線４１ｒｗを選択し、第２選択回路９２により１つの読出ビット線６２ｒを選択する。選択された書込ワード線４１ｗと電気的に接続されたゲート電極３３ｇ１及び３５ｇ１に電圧が印加され、素子部３０ｒｗ１の半導体領域３３ｒｗ１及び３５ｒｗ１にチャネルが形成される。半導体領域３３ｒｗ１及び３５ｒｗ１に形成されたチャネルを通して、ソース線５０と読出ビット線６２ｒとの間に電流が流れる。制御部９０は、読出ビット線６２ｒに流れる電流から、第１積層体２０ａの電気抵抗を検出する。

同様に、第１構造体１−１の第２積層体２０ｂの電気抵抗を検出するときには、制御部９０は、第３選択回路９３により１つの共通ワード線４１ｒｗを選択し、第２選択回路９２により別の１つの読出ビット線６２ｒを選択する。制御部９０は、読出ビット線６２ｒに流れる電流から、第２積層体２０ｂの電気抵抗を検出する。

制御部９０は、第３動作で検出された第１積層体２０ａの電気抵抗と、第４動作で検出された第２積層体２０ｂの電気抵抗と、の関係に基づいて、構造体１に記憶された情報を判定する。

磁気デバイス６００によれば、２つの積層体の電気抵抗の関係に基づいて、記憶された情報を判定する。このため、１つの積層体の電気抵抗に基づいて記憶された情報を判定する場合に比べて、記憶された情報の読出精度を向上できる。

（第１変形例）
図８２及び図８３は、第６実施形態の第１変形例に係る磁気デバイスを模式的に例示する平面図である。
図８２及び図８３では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。
第６実施形態の第１変形例に係る磁気デバイス６１０の構造は、図８２及び図８３に示すように、第４実施形態の第１変形例に係る磁気デバイス４１０の構造と実質的に同じである。

磁気デバイス６１０において、制御部９０は、２つの構造体１を用いて１つのデータ（１つの値）を記憶する。具体的には、制御部９０は、１つの素子部３０ｒｗの半導体領域３４ｒｗと電気的に接続された１つの構造体１と、別の１つの素子部３０ｒｗの半導体領域３１ｒｗと電気的に接続された別の１つの構造体１と、を用いる。

例えば図８３に示すように、複数の構造体１は、第４構造体１−４を含む。第４構造体１−４は、第１構造体１−１と第４方向Ｄ４において隣り合う。第４構造体１−４の一部は、第２構造体１−２の一部と第２方向Ｄ２において並ぶ。前記１つの構造体１は、第２構造体１−２に対応する。前記別の１つの構造体１は、第４構造体１−４に対応する。第２構造体１−２の第２領域１０ｂ、及び第４構造体１−４の第２領域１０ｂは、同じ書込ビット線６１ｗと電気的に接続される。

図８４（ａ）及び図８４（ｂ）は、第６実施形態の第１変形例に係る磁気デバイスの動作を例示する模式図である。
制御部９０は、第１動作において、第２方向で互いに隣り合う１つの共通ワード線４１ｒｗ及び１つの共通ワード線４２ｒｗを選択する。制御部９０は、情報を書き込む対象の構造体１と電気的に接続された書込ビット線６１ｗを選択する。これにより、前記１つの構造体１及び前記別の１つの構造体に電流が供給される。

例えば図８４（ａ）に示すように、第１動作では、前記１つの構造体１及び前記別の１つの構造体１のそれぞれにおいて、第１領域１０ａから第２領域１０ｂに向かう第１電流が流れる。第２動作では、前記１つの構造体１及び前記別の１つの構造体１のそれぞれにおいて、第２領域１０ｂから第１領域１０ａに向かう第２電流が流れる。

前記１つの構造体１における第１領域１０ａから第２領域１０ｂへの向きは、前記別の１つの構造体１における第１領域１０ａから第２領域１０ｂへの向きと反対である。第１動作の結果、前記１つの構造体１では、積層体２０が平行状態と反平行状態の一方となる。前記別の１つの構造体１では、積層体２０が平行状態と反平行状態の他方となる。

制御部９０は、第３動作において、前記１つの構造体１の積層体２０に電流を供給し、その積層体２０の電気抵抗を検出する。制御部９０は、第４動作において、前記別の１つの構造体１の積層体２０に電流を供給し、その積層体２０の電気抵抗を検出する。制御部９０は、第３動作で検出された積層体２０の電気抵抗と、第４動作で検出された積層体２０の電気抵抗と、の関係に基づいて、構造体１に記憶された情報を判定する。

磁気デバイス６１０によれば、磁気デバイス６００と同様に、記憶された情報の読出精度を向上できる。

１つの情報を記憶するための２つの構造体１は、互いに隣り合っていなくても良い。２つの構造体１の共通ワード線４１ｒｗ又は４２ｒｗに対する位置関係が同じであれば、それらの構造体１は互いに代替可能である。例えば、１つの情報を記憶するために、第２構造体１−２と、第４構造体１−４と第４方向Ｄ４で並ぶ別の構造体１と、が使用されても良い。

又は、共通ワード線４１ｒｗ又は４２ｒｗに対する位置関係に拘わらず、１つの情報の記憶に、任意の２つの構造体１が使用されても良い。例えば、制御部９０は、任意の２つの構造体１をそれぞれ順次選択することで、それぞれの構造体１の積層体２０に情報を記憶する。

（第２変形例）
図８５は、第６実施形態の第２変形例に係る磁気デバイスを例示する模式的平面図である。
図８５では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。
図８５に示す磁気デバイス６２０のように、第２方向Ｄ２に沿って並ぶ構造体１と、それらの構造体１のそれぞれと第３方向Ｄ３において並ぶ別の構造体１に対して、共通の読出ビット線６２ｒが設けられても良い。第２変形例によれば、読出ビット線６２ｒの数を少なくできる。

（第７実施形態）
図８６〜図８９は、第７実施形態に係る磁気デバイスを例示する模式的平面図である。
図９０〜図９２は、それぞれ、図８６〜図８９のＡ１−Ａ２断面図、Ｂ１−Ｂ２断面図、及びＣ１−Ｃ２断面図である。
図９３は、第７実施形態に係る磁気デバイスを例示する模式図である。
図８６は、図９０〜図９２のＥ１−Ｅ２断面図に対応する。図８７は、図９０〜図９２のＦ１−Ｆ２断面図に対応する。図８８は、図９０〜図９２のＧ１−Ｇ２断面図に対応する。図８９は、図９０〜図９２のＨ１−Ｈ２断面図に対応する。図４７〜図５０では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

図８６に示すように、第７実施形態に係る磁気デバイス７００では、半導体層ＳＬは、素子部３０ｂ、３０ｒｗ１、及び３０ｒｗ２を含む。また、図８７に示すように、磁気デバイス３００は、共通ワード線４１ｒｗ、共通ワード線４２ｒｗ、バイアスワード線４３ｂ、バイアスワード線４４ｂ、ソース線５０ａ、及びソース線５０ｂを含む。

図８６及び図８７に示すように、１つの構造体１は、第１方向Ｄ１において素子部３０ｂ及び素子部３０ｒｗ１と並ぶ。別の１つの構造体１は、第１方向Ｄ１において別の１つの素子部３０ｂ及び素子部３０ｒｗ２と並ぶ。前記１つの構造体１は、例えば、第１構造体１−１又は第２構造体１−２に対応する。前記別の１つの構造体１は、例えば、第３構造体１−３に対応する。

図９０に示すように、素子部３０ｒｗ１の半導体領域３３ｒ１は、第１方向Ｄ１において、絶縁層３３ｉ１を介して共通ワード線４２ｒｗと並ぶ。半導体領域３５ｗ１は、第１方向Ｄ１において、絶縁層３５ｉ１を介して共通ワード線４１ｒｗと並ぶ。図９１に示すように、素子部３０ｂの半導体領域３３ｂは、第１方向Ｄ１において、絶縁層３３ｉを介してバイアスワード線４３ｂと並ぶ。半導体領域３５ｂは、第１方向Ｄ１において、絶縁層３５ｉを介してバイアスワード線４４ｂと並ぶ。図９２に示すように、素子部３０ｒｗ２の半導体領域３３ｒ２は、第１方向Ｄ１において、絶縁層３３ｉ２を介して共通ワード線４２ｒｗと並ぶ。半導体領域３５ｗｗは、第１方向Ｄ１において、絶縁層３５ｉｗを介して共通ワード線４１ｒｗと並ぶ。

図９１に示すように、素子部３０ｂは、半導体領域３１ｂ〜３５ｂを含む。半導体領域３３ｂは、第２方向Ｄ２において半導体領域３１ｂと３２ｂとの間に設けられる。半導体領域３５ｂは、第２方向Ｄ２において半導体領域３２ｂと３４ｂとの間に設けられる。半導体領域３２ｂ、３３ｂ、及び３５ｂは、第２方向Ｄ２において半導体領域３１ｂと３４ｂとの間に設けられる。

半導体領域３１ｂは、前記１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｂは、導電層７１ｂ１〜７４ｂ１、導電層７５ｒｂ１、及び導電層７６ｒｂ１を介して、第１磁性層２１と電気的に接続される。半導体領域３４ｂは、前記別の１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３４ｂは、導電層７１ｂ２〜７４ｂ２、導電層７５ｒｂ２、及び導電層７６ｒｂ２を介して、第１磁性層２１と電気的に接続される。

図９０に示すように、半導体領域３４ｗ１は、前記１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３４ｗ１は、導電層７１ｗ１〜７３ｗ１を介して第１領域１０ａと電気的に接続される。半導体領域３１ｒ１は、前記１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ１は、導電層７１ｒ１〜７４ｒ１、導電層７５ｒｂ１、及び導電層７６ｒｂ１を介して第１磁性層２１と電気的に接続される。

図９２に示すように、半導体領域３４ｗ２は、前記別の１つの構造体１の第１領域１０ａと電気的に接続される。例えば、半導体領域３４ｗ２は、導電層７１ｗ２〜７３ｗ２を介して第１領域１０ａと電気的に接続される。半導体領域３１ｒ２は、前記別の１つの構造体１の第１磁性層２１と電気的に接続される。例えば、半導体領域３１ｒ２は、導電層７１ｒ２〜７４ｒ２、導電層７５ｒｂ２、及び導電層７６ｒｂ２を介して第１磁性層２１と電気的に接続される。

図８９〜図９２に示すように、前記１つの構造体１の第１領域１０ａは、導電層７７ｒ１を介して読出ビット線６２ｒと電気的に接続されている。前記１つの構造体１の第２領域１０ｂは、導電層７７ｗ１を介して書込ビット線６１ｗと電気的に接続されている。前記別の１つの構造体１の第１領域１０ａは、導電層７７ｒ２を介して読出ビット線６２ｒと電気的に接続されている。前記別の１つの構造体１の第２領域１０ｂは、導電層７７ｗ２を介して書込ビット線６１ｗと電気的に接続されている。

図９３に示すように、第１選択回路９１は、共通ワード線４１ｒｗ、共通ワード線４２ｒｗ、バイアスワード線４３ｂ、バイアスワード線４４ｂ、ソース線５０ａ、及びソース線５０ｂと電気的に接続される。第２選択回路９２は、書込ビット線６１ｗ、書込ビット線６２ｗ、及び読出ビット線６３ｒと電気的に接続される。

制御部９０は、第１動作〜第３動作を実行可能である。制御部９０は、第１動作又は第２動作において、情報を書き込む対象の積層体２０にバイアスを印加する。例えば、第１構造体１−１の第２磁性層２２に情報を書き込むときには、制御部９０は、第１選択回路９１により、１つの共通ワード線４１ｒｗを選択するとともに、１つのバイアスワード線４３ｂを選択する。制御部９０は、第２選択回路９２により、１つの書込ビット線６１ｗを選択する。制御部９０は、書き込む情報に対応した電流が導電部１０を流れるように、書込ビット線６１ｗの電位を制御する。

第１磁性層２１に電圧が印加されると、第２磁性層２２の面内磁気異方性エネルギーが減少する。面内磁気異方性エネルギーが減少したときに、第２磁性層２２の磁化にスピン軌道トルクが作用することで、磁化の向きがスピン軌道トルクに対応した向きに沿う。これにより、第２磁性層２２に情報が書き込まれる。

第３動作では、制御部９０は、第１選択回路９１により１つの共通ワード線４１ｒｗ又は４２ｒｗを選択し、第２選択回路９２により１つの読出ビット線６２ｒを選択する。制御回路９５は、読出ビット線６２ｒを流れる電流に基づき、磁化２２Ｍの向き（記憶された情報）を判定する。

第７実施形態によれば、第１動作又は第２動作以外のとき、第２磁性層２２の面内磁気異方性エネルギーを高めることができる。これにより、第２磁性層２２に記憶された情報をより安定的に保持できる。

図９４及び図９５は、実施形態に係る磁気デバイスを例示する模式的断面図である。
上述した実施形態において、第１領域１０ａの長さは、第２領域１０ｂの長さと異なっていても良い。具体的には、図９４に示すように、導電部１０は、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃを含む。第３領域１０ｃは、第１領域１０ａと第２領域１０ｂとを結ぶ線方向において、第１領域１０ａと第２領域１０ｂとの間に位置する。当該線方向は、第２方向Ｄ２又は第４方向Ｄ４に沿う。

第１領域１０ａは、読出ビット線６２ｒと電気的に接続される。第２領域１０ｂは、書込ビット線６１ｗと電気的に接続される。例えば、導電部１０は、線方向における側端ｓｅ１及びｓｅ２を有する。第２領域１０ｂは、線方向において、側端ｓｅ１と第１領域１０ａとの間に位置する。第１領域１０ａは、線方向において、側端ｓｅ２と第２領域１０ｂとの間に位置する。

図９４に示す例では、書込ビット線６１ｗの第１方向Ｄ１における位置は、導電部１０の第１方向Ｄ１における位置と、読出ビット線６２ｒの第１方向Ｄ１における位置と、の間にある。側端ｓｅ１と積層体２０との間の線方向における距離Ｄｉ１は、側端ｓｅ２と積層体２０との間の線方向における距離Ｄｉ２よりも長い。

図９５に示す例では、読出ビット線６２ｒの第１方向Ｄ１における位置は、導電部１０の第１方向Ｄ１における位置と、書込ビット線６１ｗの第１方向Ｄ１における位置と、の間にある。距離Ｄｉ２は、距離Ｄｉ１よりも長い。

図９４及び図９５に示すように、より離れたビット線と接続される領域を長くすることで、導電部１０と各ビット線とをより容易に接続できる。

上述した実施形態において、読出ビット線の少なくとも一部が、書込ビット線の少なくとも一部とＺ方向において並んでいても良い。
図９６は、実施形態に係る磁気デバイスを例示する模式的平面図である。
図９７は、図９６のＡ１−Ａ２断面図である。図９６は、図９７のＢ１−Ｂ２断面図に対応する。
図９６では、構造の説明のために、構成要素の一部及び絶縁部５を省略している。

図９６及び図９７に示すように、書込ビット線６１ｗの一部が、第１方向Ｄ１において、導電部１０と読出ビット線６２ｒの一部との間に設けられても良い。導電層７７ｒの一部の回りに、絶縁層７７ｉを介して、書込ビット線６１ｗが設けられる。

又は。読出ビット線６２ｒの一部が、第１方向Ｄ１において、導電部１０と書込ビット線６１ｗの一部との間に設けられても良い。この場合、導電層７７ｒの一部の回りに、絶縁層７７ｉを介して、読出ビット線６２ｒが設けられる。

図９６及び図９７に示す構造によれば、書込ビット線６１ｗ及び読出ビット線６２ｒが占める面積を小さくできる。書込ビット線６１ｗ及び読出ビット線６２ｒとの接続に必要な導電部１０の面積を小さくできる。この結果、例えば、磁気デバイスの単位面積あたりに、より多くの構造体１を設けることができ、磁気デバイスの記憶密度が向上する。

図９８（ａ）〜図９８（ｃ）は、実施形態に係る磁気デバイスを例示する模式的平面図である。
図９９は、図９８（ａ）〜図９８（ｃ）のＡ１−Ａ２断面図である。
上述した実施形態において、以下の構造が適用されても良い。例えば、磁気デバイス６００又は６１０に、以下の構造が適用される。

図９９に示すように、導電部１０は、第１領域１０ａ、第２領域１０ｂ、第３領域１０ｃ、第４領域１０ｄ、及び第５領域１０ｅを含む。第１積層体２０ａは、第１方向Ｄ１において第３領域１０ｃと並ぶ。第２積層体２０ｂは、第１方向Ｄ１において第５領域１０ｅと並ぶ。書込ビット線６１ｗは、導電層７７ｗを介して第２領域１０ｂと電気的に接続される。読出ビット線６２ｒは、導電層７７ｒ１を介して第１積層体２０ａの第１磁性層２１と電気的に接続される。読出ビット線６３ｒは、導電層７７ｒ２を介して第２積層体２０ｂの第３磁性層２３と電気的に接続される。

半導体層ＳＬは、素子部３０ｒｗ１を含む。素子部３０ｒｗ１は、半導体領域３１ｒｗ１〜３５ｒｗ１を含む。半導体領域３３ｒｗ１は、第１方向Ｄ１において、絶縁層３３ｉ１を介して共通ワード線４１ｒｗと並ぶ。半導体領域３５ｒｗ１は、第１方向Ｄ１において、絶縁層３５ｉ１を介して共通ワード線４２ｒｗと並ぶ。

図９８（ａ）〜図９８（ｃ）に示すように、共通ワード線４１ｒｗ及び４２ｒｗは、第１方向Ｄ１と交差する一方向に沿って延びている。書込ビット線６１ｗ、読出ビット線６２ｒ、及び読出ビット線６３ｒは、第１方向Ｄ１及び当該一方向を含む面と交差する別の一方向に沿って延びている。

読出ビット線６２ｒの第１方向Ｄ１における位置は、書込ビット線６１ｗの第１方向Ｄ１における位置と、読出ビット線６３ｒの第１方向Ｄ１における位置と、の間にある。

導電層７７ｒ１の一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、書込ビット線６１ｗに囲まれている。書込ビット線６１ｗと導電層７７ｒ１との間には、絶縁層６１ｉ１が設けられている。導電層７７ｒ２の一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、書込ビット線６１ｗに囲まれている。書込ビット線６１ｗと導電層７７ｒ２との間には、絶縁層６１ｉ２が設けられている。導電層７７ｒ２の別の一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、読出ビット線６２ｒに囲まれている。読出ビット線６２ｒと導電層７７ｒ２との間には、絶縁層６２ｉが設けられている。

書込ビット線６１ｗの少なくとも一部は、読出ビット線６２ｒ及び読出ビット線６３ｒとＺ方向において並ぶ。これにより、磁気デバイスにおいて、ビット線が占める面積を小さくでき、例えば、記録密度を向上できる。

第１動作又は第２動作では、制御部９０は、共通ワード線４１ｒｗ及び４２ｒｗの一方を選択し、書込ビット線６１ｗを選択する。選択されたワード線に応じて、導電部１０を電流が流れる。制御部９０は、書込ビット線６１ｗの電位を制御することで、導電部１０を流れる電流の向きを制御する。これにより、第１積層体２０ａ及び第２積層体２０ｂにそれぞれ独立して情報を書き込みことができる。

第１動作又は第２動作において、制御部９０は、共通ワード線４１ｒｗ及び４２ｒｗの両方を選択しても良い。これにより、磁気デバイス６００と同様に、第１積層体２０ａ及び第２積層体２０ｂによって１つの値が記録される。

第３動作又は第４動作では、制御部９０は、共通ワード線４１ｒｗ及び４２ｒｗの一方を選択し、読出ビット線６２ｒ及び６３ｒの一方を選択する。制御部９０は、選択したビット線に流れる電流に基づき、読み取り対象の積層体２０に記録された情報を判定する。第３動作又は第４動作において、制御部９０は、共通ワード線４１ｒｗ及び４２ｒｗの両方を選択しても良い。これにより、第３動作又は第４動作において、第１積層体２０ａ又は第２積層体２０ｂに誤って情報が書き込まれる可能性を低減できる。

図９８（ａ）〜図９８（ｃ）及び図９９に示す構造によれば、第１領域１０ａ〜第５領域１０ｅの配列方向は、書込ビット線６１ｗ、読出ビット線６２ｒ、及び読出ビット線６３ｒが延びる方向に沿う。さらに、第１積層体２０ａと電気的に接続された導電層７７ｒ１は、第２積層体２０ｂと電気的に接続された導電層７７ｒ２と、配列方向において並ぶ。すなわち、第１方向Ｄ１及び配列方向に沿う面と交差する交差方向における導電層７７ｒ１の少なくとも一部の位置は、交差方向における導電層７７ｒ２の少なくとも一部の位置と同じである。これにより、第１積層体２０ａに加わる応力と、第２積層体２０ｂに加わる応力と、の差を小さくできる。応力による第１積層体２０ａの磁気異方性エネルギー（リテンションエネルギー）への影響と、応力による第２積層体２０ｂの磁気異方性エネルギーへの影響と、の差を小さくできる。この結果、第１積層体２０ａにおける磁気異方性エネルギーと、第２積層体２０ｂにおける磁気異方性エネルギーと、の差を小さくできる。例えば、磁気デバイスの動作の安定性を向上できる。磁気デバイスの歩留まりを向上できる。

また、図９８（ａ）〜図９８（ｃ）及び図９９に示す構造によれば、導電層７７ｗの一部は、第１積層体２０ａと第２積層体２０ｂとの間に位置する。交差方向における導電層７７ｗの少なくとも一部の位置は、交差方向における第１積層体２０ａの少なくとも一部の位置、及び交差方向における第２積層体２０ｂの少なくとも一部の位置と同じである。これにより、導電層７７ｗの形成によって第１積層体２０ａに加わる応力と、導電層７７ｗの形成によって第２積層体２０ｂに加わる応力と、の差を小さくできる。この結果、第１積層体２０ａにおける磁気異方性エネルギーと、第２積層体２０ｂにおける磁気異方性エネルギーと、の差を小さくできる。例えば、磁気デバイスの動作の安定性を向上できる。磁気デバイスの歩留まりを向上できる。

図１００は、実施形態に係る磁気デバイスを例示する模式的断面図である。
図１００に示すように、読出ビット線６３ｒの第１方向Ｄ１における位置は、書込ビット線６１ｗの第１方向Ｄ１における位置と、読出ビット線６２ｒの第１方向Ｄ１における位置と、の間にあっても良い。

導電層７７ｗの一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、読出ビット線６２ｒに囲まれている。読出ビット線６２ｒと導電層７７ｗとの間には、絶縁層６２ｉ１が設けられている。導電層７７ｒ２の一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、読出ビット線６２ｒに囲まれている。読出ビット線６２ｒと導電層７７ｒ２との間には、絶縁層６２ｉ２が設けられている。導電層７７ｗの別の一部は、第２方向Ｄ２及び第３方向Ｄ３を含む面に沿って、読出ビット線６３ｒに囲まれている。読出ビット線６３ｒと導電層７７ｗとの間には、絶縁層６３ｉが設けられている。

図１００に示す構造によれば、図９８及び図９９に示す構造と同様に、記録密度を向上できる。

図１０１（ａ）、図１０１（ｂ）、図１０２（ａ）、及び図１０２（ｂ）は、実施形態に係る磁気デバイスを例示する模式的断面図である。
図１０３は、図１０２（ｂ）のＡ１−Ａ２断面図である。
図１０４は、図１０２（ｂ）のＢ１−Ｂ２断面図である。
図１０５は、実施形態に係る磁気デバイスを例示する模式的側面図である。
上述した実施形態において、以下の構造が適用されても良い。例えば、磁気デバイス６００又は６１０に、以下の構造が適用される。

この例では、図１０１（ａ）、図１０３、及び図１０４に表したように、素子部３０は、半導体領域３１ｒｗ〜３５ｒｗを含む。図１０１（ｂ）、図１０３、及び図１０４に表したように、複数の構造体１−１及び１−２は、第１方向Ｄ１において、１つの素子部３０と並ぶ。

図１０２（ａ）、図１０２（ｂ）、図１０３、及び図１０４に表したように、書込ビット線６１ｗ１、読出ビット線６２ｒ１、及び読出ビット線６３ｒ１は、第１方向Ｄ１において、構造体１−１と並ぶ。書込ビット線６１ｗ２、読出ビット線６２ｒ２、及び読出ビット線６３ｒ２は、第１方向Ｄ１において、構造体１−２と並ぶ。

構造体１−１及び１−２のそれぞれは、導電部１０、第１積層体２０ａ、及び第２積層体２０ｂを含む。図１０５に表したように、構造体１−１の第４方向Ｄ４における位置は、構造体１−２の第４方向Ｄ４における位置と異なる。構造体１−１の第１方向Ｄ１における位置は、構造体１−２の第１方向Ｄ１における位置と異なる。

図１０２（ｂ）は、第１方向Ｄ１から見たとき（平面視において）、読出ビット線６３ｒ１及び６３ｒ２を省略したときの様子を表す。図１０２（ａ）は、平面視において、さらに読出ビット線６２ｒ１及び６２ｒ２を省略したときの様子を表す。図１０１（ｂ）は、平面視において、さらに書込ビット線６１ｗ１及び６１ｗ２を省略したときの様子を表す。

書込ビット線６１ｗ１及び６１ｗ２は、第２方向Ｄ２に沿って延びている。読出ビット線６２ｒ１、６２ｒ２、６３ｒ１、及び６３ｒ２は、第２方向Ｄ２に沿って延びている。

書込ビット線６１ｗ１は、構造体１−１の第２領域１０ｂと電気的に接続される。読出ビット線６２ｒ１は、構造体１−１の第１積層体２０ａと電気的に接続される。読出ビット線６３ｒ１は、構造体１−１の第２積層体２０ｂと電気的に接続される。書込ビット線６１ｗ２は、構造体１−２の第２領域１０ｂと電気的に接続される。読出ビット線６２ｒ２は、構造体１−２の第１積層体２０ａと電気的に接続される。読出ビット線６３ｒ２は、構造体１−２の第２積層体２０ｂと電気的に接続される。

図１０３に表したように、書込ビット線６１ｗ１と第２領域１０ｂは、プラグＰｗ１により電気的に接続される。読出ビット線６２ｒ１と第１積層体２０ａとを電気的に接続するプラグＰｒ１ａの一部は、絶縁層ＩＬ１ａを介して書込ビット線６１ｗ１に囲まれている。読出ビット線６３ｒ１と第２積層体２０ｂとを電気的に接続するプラグＰｒ１ｂの一部は、絶縁層ＩＬ１ｂを介して書込ビット線６１ｗ１に囲まれている。プラグＰｒ１ｂの別の一部は、絶縁層ＩＬ１ｃを介して読出ビット線６２ｒ１に囲まれている。

図１０４に表したように、書込ビット線６１ｗ２と第２領域１０ｂは、プラグＰｗ２により電気的に接続される。読出ビット線６２ｒ２と第１積層体２０ａとを電気的に接続するプラグＰｒ２ａの一部は、絶縁層ＩＬ２ａを介して書込ビット線６１ｗ２に囲まれている。読出ビット線６３ｒ２と第２積層体２０ｂとを電気的に接続するプラグＰｒ２ｂの一部は、絶縁層ＩＬ２ｂを介して書込ビット線６１ｗ２に囲まれている。プラグＰｒ２ｂの別の一部は、絶縁層ＩＬ２ｃを介して読出ビット線６２ｒ２に囲まれている。

図１０３に表したように、構造体１−１の第１領域１０ａは、導電層７１ｒｗ１及び７２ｒｗ１を介して半導体領域３１ｒｗと電気的に接続されている。構造体１−１の第４領域１０ｄは、導電層７１ｒｗ２及び７２ｒｗ２を介して半導体領域３４ｒｗと電気的に接続されている。

図１０４に表したように、構造体１−２の第１領域１０ａは、導電層７１ｒｗ１、７２ｒｗ１、及び７３ｒｗ１を介して半導体領域３１ｒｗと電気的に接続されている。構造体１−２の第４領域１０ｄは、導電層７１ｒｗ２、７２ｒｗ２、及び７３ｒｗ２を介して半導体領域３４ｒｗと電気的に接続されている。

共通ワード線４１ｒｗ及び４２ｒｗの少なくとも一方が選択されると、構造体１−１及び１−２のそれぞれの導電部１０がソース線５０と電気的に接続される。第１動作〜第４動作のいずれかを実行するときに、ビット線の選択により、動作の対象となる構造体１が決定される。

各プラグは、金属材料を含む。金属材料は、例えば、Ｃｕ、Ｔａ、Ｗ、及びＡｌからなる群より選択された少なくとも１つである。プラグの一部の周りにビット線が設けられることで、複数の構造体１のそれぞれの導電部１０を１つの素子部３０と電気的に接続できる。これにより、磁気デバイスの単位面積当たりの構造体１の数を増やすことができ、記憶密度を向上できる。

平面視において、構造体１−１と１−２は、第４方向Ｄ４において隣り合う。構造体１−１の第１方向Ｄ１における位置は、構造体１−２の第１方向Ｄ１における位置と異なる。これにより、構造体１同士の間の第４方向Ｄ４における距離を短縮しつつ、構造体１−１と構造体１−２との間の絶対的な距離を長くできる。これにより、磁気デバイスの単位面積当たりの構造体１の数を増やすことができ、記憶密度を向上できる。
また、構造体１−１と構造体１−２との間の距離が長くなることで、構造体１−１及び１−２に加わる応力の集中を緩和できる。この結果、磁気デバイスの動作時に、導電部１０に流れる電流のばらつきを低減でき、磁気デバイスの歩留まりを向上できる。また、構造体１−１と１−２の間の磁気的な相互干渉を低減できる。
又は、構造体１−１及び１−２に加わる応力の増大を抑制しつつ、磁気デバイスの単位面積当たりの構造体１の数を増やすことができる。

図１０６及び図１０７は、実施形態に係る磁気デバイスを例示する模式的断面図である。
図１０６に表したように、実施形態に係る磁気デバイスは、導電層７１ｒｗ１と電気的に接続された１つ以上の半導体層を含んでも良い。図１０６の例では、磁気デバイスは、半導体層ＳＬ１〜ＳＬｍを含む。半導体層ＳＬ１〜ＳＬｍは、絶縁性の基板Ｓｕｂと第１方向Ｄ１において並ぶ。半導体層ＳＬ１〜ＳＬｍは、図１０３及び図１０４に表した共通ワード線４１ｒｗ及び４２ｒｗと電気的に接続される。半導体層ＳＬ１〜ＳＬｍ、共通ワード線４１ｒｗ及び４２ｒｗは、ＦｉｎＦＥＴとして機能する。

図１０６に表したように、複数の構造体１−１、１−２・・・１−ｎが設けられても良い。平面視において、構造体１−１、１−２・・・１−ｎは、第４方向Ｄ４において並ぶ。すなわち、各構造体の少なくとも一部の第２方向Ｄ２における位置は、互いに同じである。構造体１−１、１−２・・・１−ｎのそれぞれの第１方向Ｄ１における位置は、互いに異なる。構造体１−１、１−２・・・１−ｎのそれぞれの導電部１０は、導電層７１ｒｗ１及び７２ｒｗ１を介して半導体層ＳＬ１〜ＳＬｍと電気的に接続される。

図１０７に表したように、複数の構造体１−１、１−２・・・１−ｎの１つの第１方向Ｄ１における位置は、複数の構造体１−１、１−２・・・１−ｎの別の１つの第１方向Ｄ１における位置と同じであっても良い。第４方向Ｄ４において隣り合う構造体１のそれぞれの第１方向Ｄ１における位置が、互いに異なっていれば良い。これにより、各構造体１に加わる応力の集中を緩和でき、磁気デバイスの歩留まりを向上できる。また、構造体１同士の間の磁気的な相互干渉を低減できる。また、磁気デバイスの記憶密度を向上しつつ、磁気デバイスの第１方向Ｄ１における長さの増大を抑制できる。

上述した実施形態において、書込ビット線の単位長さあたりの電気抵抗は、読出ビット線の単位長さあたりの電気抵抗と異なっていても良い。例えば、書込ビット線の単位長さあたりの電気抵抗は、読出ビット線の単位長さあたりの電気抵抗よりも低い。書込ビット線の幅（第４方向Ｄ４における長さ）が、読出ビット線の幅よりも広くても良い。書込ビット線の第１方向Ｄ１における厚みが、読出ビット線の第１方向Ｄ１における厚みよりも大きくても良い。書込ビット線に含まれる材料の電気抵抗率が、読出ビット線に含まれる材料の電気抵抗率よりも低くても良い。

以上の各実施形態において、第３構造体１−３の第５端部ｅ５及び第６端部ｅ６のそれぞれの第２方向Ｄ２における位置は、第１構造体１−１の第１端部ｅ１の第２方向Ｄ２における位置と、第２構造体１−２の第４端部ｅ４の第２方向Ｄ２における位置と、の間に設けることができる。これにより、各構造体に加わる応力の増大を抑制しつつ、磁気デバイスの単位面積当たりの構造体１の数を増やすことができる。

以上の実施形態の説明において、「囲む」とは、ある要素が別の要素に完全に包囲されている場合だけでは無く、ある要素の周囲において別の要素に間隙が設けられている場合も含む。

以上の各実施形態によれば、記憶密度、書込精度、読出精度、又は歩留まりなどの、磁気デバイスの特性を向上できる。

本願明細書において、「平行」及び「反平行」は、厳密な平行及び反平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に平行及び反平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、磁気デバイスに含まれる導電部、磁性層、非磁性層、制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

１ 構造体、 １−１ 第１構造体、 １−２ 第２構造体、 １−３ 第３構造体、 １−４ 第４構造体、 ５ 絶縁部、 １０ 導電部、 １０ａ 第１領域、 １０ｂ 第２領域、 １０ｃ 第３領域、 １０ｄ 第４領域、 １０ｅ 第５領域、 １１ 第１接続部、 １２ 第２接続部、 １５ａ 第１絶縁領域、 １５ｂ 第２絶縁領域、 ２０ 積層体、 ２０ａ 第１積層体、 ２０ｂ 第２積層体、 ２１ 第１磁性層、 ２１Ｍ 磁化、 ２１ｎ 第１非磁性層、 ２２ 第２磁性層、 ２２Ｍ 磁化、 ２２ｎ 第２非磁性層、 ２３ 第３磁性層、 ２４ 第４磁性層、 ２４Ｍ 磁化、 ３０ 素子部、 ３０−１ 第１素子部、 ３０−２ 第２素子部、 ３０−３ 第３素子部、 ３１〜３５ 半導体領域、 ３９ 絶縁領域、 ４１ｒｗ，４２ｒｗ，４３ｒｗ，４４ｒｗ 共通ワード線、 ４１ｗ，４２ｗ，４３ｗ 書込ワード線、 ４２ｒ 読出ワード線、 ５０，５０ａ，５０ｂ ソース線、 ５１ 第１配線部、 ５２ 第２配線部、 ５３ 第３配線部、 ６１ｒ，６２ｒ，６３ｒ 読出ビット線、 ６１ｒｗ 共通ビット線、 ６１ｗ，６２ｗ 書込ビット線、 ７１〜７８ 導電層、 ９０ 制御部、 ９１ 第１選択回路、 ９２ 第２選択回路、 ９３ 第３選択回路、 ９５ 制御回路、 １００，１１０，２００〜２６０，３００，４００〜４２０，５００，６００〜６２０ 磁気デバイス、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 Ｄ４ 第４方向、 ＳＬ 半導体層、 ｅ１ 第１端部、 ｅ２ 第２端部、 ｅ３ 第３端部、 ｅ４ 第４端部、 ｅ５ 第５端部、 ｅ６ 第６端部、 ｉ１ 第１電流、 ｉ１ａ，ｉ１ｂ 電流、 ｉ２ 第２電流、 ｉ２ａ，ｉ２ｂ 電流、 ｉ３ 第３電流、 ｉ３ａ，ｉ３ｂ 電流、 ｉ４ａ，ｉ４ｂ 電流

Claims (19)

1. 導電部と、
   第１方向において前記導電部から離れた第１磁性層と、
   前記導電部と前記第１磁性層との間に設けられた第１非磁性層と、
   前記導電部と前記第１非磁性層との間に設けられた第２磁性層と、
   を含み、前記第１方向に垂直な第２方向及び第３方向において複数設けられた構造体を備え、
   前記第３方向は、前記第１方向及び前記第２方向に垂直な方向に対して傾斜し、
   前記複数の構造体は、
   第１構造体と、
   前記第２方向において前記第１構造体と隣り合う第２構造体と、
   前記第３方向において前記第１構造体と隣り合う第３構造体と、
   を含み、
   前記第３構造体の前記第２方向における位置は、前記第１構造体の少なくとも一部の前記第２方向における位置と、前記第２構造体の少なくとも一部の前記第２方向における位置と、の間にある磁気デバイス。
2. 制御部をさらに備え、
   前記複数の構造体のそれぞれにおいて、導電層は、
   第１領域と、
   第２領域と、
   前記第２方向において前記第１領域及び前記第２領域の間に設けられた第３領域であって、前記第１非磁性層及び前記第２磁性層は前記第１方向において前記第３領域と前記第１磁性層との間に設けられる、前記第３領域と、
   を含み、
   前記制御部は、前記複数の構造体の１つに対して、
   前記第１領域から前記第２領域へ流れる電流を供給する第１動作と、
   前記第２領域から前記第１領域へ流れる電流を供給する第２動作と、
   を実行する請求項１記載の磁気デバイス。
3. 前記第１構造体は、前記第２方向における第１端部及び第２端部を含み、
   前記第２構造体は、前記第２方向における第３端部及び第４端部を含み、
   前記第３構造体は、前記第２方向における第５端部及び第６端部を含み、
   前記第２端部及び前記第３端部は、前記第１端部と前記第４端部との間に位置し、
   前記第５端部及び前記第６端部のそれぞれの前記第２方向における位置は、前記第１端部の前記第２方向における位置と、前記第１端部の前記第２方向における位置と、の間にある請求項１又は２に記載の磁気デバイス。
4. 前記複数の構造体と前記第１方向においてそれぞれ並ぶ複数の素子部をさらに備え、
   前記複数の素子部のそれぞれは、
   それぞれの前記第１領域と電気的に接続された第１導電形の第１半導体領域と、
   第１導電形の第２半導体領域と、
   前記第２方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
   を含む請求項１記載の磁気デバイス。
5. 前記第２半導体領域と電気的に接続されたソース線と、
   前記第１方向において前記第３半導体領域と絶縁層を介して並ぶワード線と、
   をさらに備え、
   前記第１領域から前記第２領域への方向は、前記ソース線及び前記ワード線が延びる方向に沿い、且つ前記第１半導体領域から前記第２半導体領域への方向と交差する請求項４記載の磁気デバイス。
6. 制御部をさらに備え、
   前記複数の構造体のそれぞれにおいて、導電層は、
   第１領域と、
   第２領域と、
   前記第２方向において前記第１領域及び前記第２領域の間に設けられた第３領域であって、前記第１非磁性層及び前記第２磁性層は前記第１方向において前記第３領域と前記第１磁性層との間に設けられる、前記第３領域と、
   を含み、
   前記制御部は、前記複数の構造体の２つに対して、
   前記第１領域から前記第２領域へ流れる電流を供給する第１動作と、
   前記第２領域から前記第１領域へ流れる電流を供給する第２動作と、
   を実行する請求項５記載の磁気デバイス。
7. 前記第２半導体領域と電気的に接続されたソース線と、
   前記第１方向において前記第３半導体領域と絶縁層を介して並ぶワード線と、
   をさらに備え、
   前記第１領域から前記第２領域への方向は、前記ワード線が延びる方向に沿い、且つ前記第１半導体領域から前記第２半導体領域への方向に沿う請求項４記載の磁気デバイス。
8. 前記複数の素子部は、
   前記第１構造体と前記第１方向において第１素子部と、
   前記第２構造体と前記第１方向において第２素子部と、
   前記第３構造体と前記第１方向において第３素子部と、
   を含み、
   前記第３素子部の前記第２方向における位置は、前記第１素子部の少なくとも一部の前記第２方向における位置と、前記第２素子部の少なくとも一部の前記第２方向における位置と、の間にある請求項４記載の磁気デバイス。
9. 前記第１素子部の前記第２半導体領域と電気的に接続された第１配線部と、
   前記第３素子部の前記第２半導体領域と電気的に接続された第２配線部と、
   を含むソース線をさらに備え、
   前記第１配線部の前記第２方向における位置は、前記第２配線部の前記第２方向における位置と異なる請求項８記載の磁気デバイス。
10. 前記第１構造体は、前記第２方向における第１端部及び第２端部を含み、
    前記複数の構造体のそれぞれにおいて、導電層は、
    第１領域と、
    第２領域と、
    前記第２方向において前記第１領域及び前記第２領域の間に設けられた第３領域であって、前記第１非磁性層及び前記第２磁性層は前記第１方向において前記第３領域と前記第１磁性層との間に設けられる、前記第３領域と、
    を含み、
    前記第１構造体において、前記第１領域は、前記第１端部と前記第２領域との間に位置し、
    前記第１端部と前記積層体との間の前記第２方向における距離は、前記第２端部と前記積層体との間の前記第２方向における距離よりも長い請求項４記載の磁気デバイス。
11. 第１導電形の第１半導体領域と、
    第１導電形の第２半導体領域と、
    前記第２方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    をそれぞれが含む複数の素子部をさらに備え、
    前記複数の素子部の１つは、前記第１構造体の一部と前記第１方向において並び、
    前記複数の素子部の別の１つは、前記第１構造体の別の一部と前記第１方向において並び、
    前記複数の素子部の前記１つの前記第１半導体領域及び前記複数の素子部の前記別の１つの前記第１半導体領域は、前記第１構造体の前記導電部と電気的に接続された請求項１記載の磁気デバイス。
12. 前記複数の構造体のそれぞれは、前記導電部と電気的に接続された第１接続部及び第２接続部をさらに含み、
    複数の前記第１半導体領域は、それぞれ、複数の前記第１接続部を介して複数の前記導電部と電気的に接続され、
    前記複数の構造体のそれぞれにおいて、前記導電部、前記第１磁性層、前記第１非磁性層、及び前記第２磁性層は、前記第１接続部と前記第２接続部との間に設けられた請求項４記載の磁気デバイス。
13. 前記複数の構造体のそれぞれにおいて、導電層は、
    第１領域と、
    第２領域と、
    前記第２方向において前記第１領域及び前記第２領域の間に設けられた第３領域と、
    第４領域と、
    前記第２方向において前記第２領域及び前記第４領域の間に設けられた第５領域であって、前記第２領域、前記第３領域、及び前記第５領域は、前記第１領域と前記第４領域との間に設けられた、前記第５領域と、
    を含み、
    前記複数の構造体のそれぞれは、
    前記第１方向において前記導電部から離れた第３磁性層と、
    前記導電部と前記第３磁性層との間に設けられた第２非磁性層と、
    前記導電部と前記第２非磁性層との間に設けられた第４磁性層と、
    を含み、
    前記第１非磁性層及び前記第２磁性層は、前記第１方向において前記第３領域と前記第１磁性層との間に設けられ、
    前記第２非磁性層及び前記第４磁性層は、前記第１方向において前記第５領域と前記第３磁性層との間に設けられた請求項１記載の磁気デバイス。
14. 前記導電部と電気的に接続された第１ビット線と、
    第１導電層を介して前記第２磁性層と電気的に接続された第２ビット線と、
    第２導電層を介して前記第４磁性層と電気的に接続された第３ビット線と、
    をさらに備え、
    前記第２ビット線の前記第１方向における位置は、前記第１ビット線の前記第１方向における位置と、前記第３ビット線の前記第１方向における位置と、の間にあり、
    前記第１導電層の一部は、前記第１方向と交差する面に沿って、第１絶縁層を介して前記第１ビット線に囲まれ、
    前記第２導電層の一部は、前記第１方向と交差する面に沿って、第２絶縁層を介して前記第１ビット線に囲まれ、
    前記第２導電層の別の一部は、前記第１方向と交差する面に沿って、第３絶縁層を介して前記第２ビット線に囲まれた請求項１３記載の磁気デバイス。
15. 前記第２磁性層と電気的に接続された第１ビット線と、
    第１導電層を介して前記第４磁性層と電気的に接続された第２ビット線と、
    第２導電層を介して前記導電部と電気的に接続された第３ビット線と、
    をさらに備え、
    前記第２ビット線の前記第１方向における位置は、前記第１ビット線の前記第１方向における位置と、前記第３ビット線の前記第１方向における位置と、の間にあり、
    前記第１導電層の一部は、前記第１方向と交差する面に沿って、第１絶縁層を介して前記第１ビット線に囲まれ、
    前記第２導電層の一部は、前記第１方向と交差する面に沿って、第２絶縁層を介して前記第１ビット線に囲まれ、
    前記第２導電層の別の一部は、前記第１方向と交差する面に沿って、第３絶縁層を介して前記第２ビット線に囲まれた請求項１３に記載の磁気デバイス。
16. 第１導電層を介して前記導電部と電気的に接続された第１ビット線と、
    第２導電層を介して前記第２磁性層と電気的に接続された第２ビット線と、
    をさらに備え、
    前記第１導電層の一部は、前記第１方向と交差する面に沿って、第１絶縁層を介して前記第２ビット線に囲まれた、又は、
    前記第２導電層の一部は、前記第１方向と交差する面に沿って、第２絶縁層を介して前記第１ビット線に囲まれた請求項４記載の磁気デバイス。
17. 導電部と、
    第１方向において前記導電部から離れた第１磁性層と、
    前記導電部と前記第１磁性層との間に設けられた第１非磁性層と、
    前記導電部と前記第１非磁性層との間に設けられた第２磁性層と、
    を含む構造体と、
    第１導電層を介して前記導電部と電気的に接続された第１ビット線と、
    第２導電層を介して前記第２磁性層と電気的に接続された第２ビット線と、
    を備え、
    前記第１導電層の一部は、前記第１方向と交差する面に沿って、第１絶縁層を介して前記第２ビット線に囲まれた、又は、
    前記第２導電層の一部は、前記第１方向と交差する面に沿って、第２絶縁層を介して前記第１ビット線に囲まれた磁気デバイス。
18. 制御部をさらに備え、
    前記複数の構造体のそれぞれにおいて、導電層は、
    第１領域と、
    第２領域と、
    前記第２方向において前記第１領域及び前記第２領域の間に設けられた第３領域と、
    第４領域と、
    前記第２方向において前記第２領域及び前記第４領域の間に設けられた第５領域であって、前記第２領域、前記第３領域、及び前記第５領域は、前記第１領域と前記第４領域との間に設けられた、前記第５領域と、
    を含み、
    前記複数の構造体のそれぞれは、
    前記第１方向において前記導電部から離れた第３磁性層と、
    前記導電部と前記第３磁性層との間に設けられた第２非磁性層と、
    前記導電部と前記第２非磁性層との間に設けられた第４磁性層と、
    を含み、
    前記制御部は、前記複数の構造体の１つに対して、
    前記第２領域から前記第１領域へ流れる電流及び前記第２領域から前記第４領域へ流れる電流を供給する第１動作と、
    前記第１領域から前記第２領域へ流れる電流及び前記第４領域から前記第２領域へ流れる電流を供給する第２動作と、
    を実行する請求項１７記載の磁気デバイス。
19. 前記第１領域と電気的に接続された第１導電形の第１半導体領域と、
    第１導電形の第２半導体領域と、
    前記第１方向に垂直な第２方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記第２領域と電気的に接続された第１導電形の第４半導体領域と、
    前記第２方向において前記第２半導体領域と前記第４半導体領域との間に設けられた第２導電形の第５半導体領域と、
    を素子部をさらに備え、
    前記第２半導体領域、前記第３半導体領域、及び前記第５半導体領域は、前記第１半導体領域と前記第４半導体領域との間に位置する請求項１８記載の磁気デバイス。

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