JP2021118222A - 半導体装置及びその製造方法、並びに電子機器 - Google Patents
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Abstract
【課題】磁気抵抗効果素子の磁気性能の劣化を抑制する。【解決手段】半導体装置は、第１磁性膜と、この第１磁性膜上に設けられたトンネルバリア膜と、このトンネルバリア膜上に設けられた第２磁性膜と、第１磁性膜の脇に第１磁性膜の端部を酸化して形成された第１磁性酸化膜と、第２磁性膜の脇に第２磁性膜を酸化して形成された第２磁性酸化膜とを有する磁気抵抗効果素子を備えている。【選択図】図３
Description
本技術（本開示に係る技術）は、半導体装置及びその製造方法、並びに電子機器に関し、特に、磁気抵抗効果素子を有する半導体装置及びその製造方法、並びに電子機器に適用して有効な技術に関するものである。
半導体装置として、ＭＲＡＭ（Ｍagnetic Ｒandom Ａccess Ｍemory）と呼称される半導体装置が知られている。このＭＲＡＭでは、メモリセルの記憶素子に、２つの磁性膜の間に薄い絶縁膜を入れて積層したＭＴＪ（Ｍagnetic Ｔunnel Junction：磁気トンネル接合）を有する磁気抵抗効果素子が用いられている。
磁気抵抗効果素子は、第１磁性膜、トンネルバリア（Ｔunnel Ｂarrier）膜及び第２磁性膜が順次積層された磁性積層膜を選択的にエッチングして島状の磁性積層体にパターニングすることによって形成される。この磁性積層膜においては、半導体分野で一般的な反応性イオンエッチング（Ｒeactive Ｉon Ｅtching：ＲＩＥ）による加工が困難であることから、不活性ガスのＡｒイオンを用いるミリング加工が検討されている。
Ａｒイオンによるミリング加工は、物理的に被加工物の原子を弾き飛ばすため、弾き飛ばされた原子が磁性積層体の側壁に堆積し、磁性積層体の側壁に第１及び第２磁性膜に亘って延伸する堆積膜が生成される。この堆積膜は導電性を有することから、磁気抵抗変化率（ＭＲ変化率）の低下やショート不良を引き起こす要因となる。したがって、磁性積層膜をミリング加工する場合には、磁性積層体の側壁にイオンミリングによる堆積膜の生成が起こらないようにすることが重要である。
なお、磁気トンネル接合を有する磁気抵抗効果素子については、特許文献１に開示されている。また、特許文献１には、磁気積層膜のパターンニングにおいて、磁気積層膜の上面に対して傾斜する角度でＡｒイオンを磁気積層膜に選択的に入射してミリング加工する技術も開示されている。
ところで、磁性積層体の側壁における堆積膜の生成は、特許文献１に記載されているように、Ａｒイオンの斜め入射によるミリング加工によって抑制することができる。
しかしながら、ミリング加工は物理的加工であるがゆえに、第１及び第２磁性膜の端部にエッチングダメージ領域が生成される。このエッチングダメージ領域では元素結合状態や膜組成が変質しているため、ＭＲ変化率の低下や磁気異方性の低下を引き起こし、磁気抵抗効果素子の磁気性能が劣化する要因となる。
特に、メモリセルの記憶素子として磁気抵抗効果素子を用いるＭＲＡＭでは、高集積化や低電圧化を図るために、磁気抵抗効果素子の平面サイズを直径で３０〜４０ｎｍ以下に微細化することが望まれている。そして、このような微細化においては磁性膜の端面から内方に２〜３ｎｍ程度の厚さのエッチングダメージ領域が磁気抵抗効果素子の磁気性能の劣化に大きく影響するようになる。磁気性能の劣化はＭＲＡＭの信頼性に影響するため、この信頼性の観点からも改良の余地があった。
本技術は、磁気抵抗効果素子の磁気性能の劣化を抑制することが可能な半導体装置及びその製造方法、並びに電子機器を提供することにある。
本技術の一態様に係る半導体装置は、
磁気トンネル接合を有する磁気抵抗効果素子を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
上記第１磁性膜上に設けられたトンネルバリア膜と、
上記トンネルバリア膜上に設けられた第２磁性膜と、
上記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化部と、
上記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化部と、
を有する。
磁気トンネル接合を有する磁気抵抗効果素子を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
上記第１磁性膜上に設けられたトンネルバリア膜と、
上記トンネルバリア膜上に設けられた第２磁性膜と、
上記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化部と、
上記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化部と、
を有する。
本技術の他の態様に係る半導体装置の製造方法は、
第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜を選択的にエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化する、
ことを含む。
第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜を選択的にエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化する、
ことを含む。
本技術の他の形態に係る半導体装置の製造方法は、
下部電極膜上に、第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜上に上部電極膜を形成し、
前記上部電極膜をエッチングして上部電極を形成すると共に、前記磁性積層膜をエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化して前記第１磁性膜の脇に第１磁性酸化部を形成すると共に、前記第２磁性膜の脇に第２磁性酸部を形成し、
前記第１及び第２磁性酸化部及び前記下部電極膜を順次エッチングして前記第１及び第２磁性酸化部の各々の外側に前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を形成すると共に、前記堆積磁性酸化膜の外側に前記下部電極膜の金属材料を含む堆積金属膜を形成し、
前記堆積金属膜を酸化して堆積金属酸化膜を形成する、
ことを含む半導体装置の製造方法。
下部電極膜上に、第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜上に上部電極膜を形成し、
前記上部電極膜をエッチングして上部電極を形成すると共に、前記磁性積層膜をエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化して前記第１磁性膜の脇に第１磁性酸化部を形成すると共に、前記第２磁性膜の脇に第２磁性酸部を形成し、
前記第１及び第２磁性酸化部及び前記下部電極膜を順次エッチングして前記第１及び第２磁性酸化部の各々の外側に前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を形成すると共に、前記堆積磁性酸化膜の外側に前記下部電極膜の金属材料を含む堆積金属膜を形成し、
前記堆積金属膜を酸化して堆積金属酸化膜を形成する、
ことを含む半導体装置の製造方法。
本技術の他の形態に係る電子機器は、
磁気抵抗効果素子を有する半導体装置を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化膜と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化膜と、
を有する。
磁気抵抗効果素子を有する半導体装置を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化膜と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化膜と、
を有する。
以下、図面を参照して本技術の実施形態を詳細に説明する。
なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。
（実施形態）
この一実施形態では、半導体装置として、ＭＲＡＭに本技術を適用した一例を説明する。
この一実施形態では、半導体装置として、ＭＲＡＭに本技術を適用した一例を説明する。
（ＭＲＡＭの構成）
図１に示すように、本技術の一実施形態に係るＭＲＡＭ１は、複数のメモリセルＭｃが行列状に配置されたメモリセルアレイ部２を有する。メモリセルアレイ部２には、Ｘ方向に延在する一対のデータ線（ソース線）２４及びデータ線４５が所定の配列ピッチでＹ方向に複数本配置されている。また、メモリセルアレイ部２には、Ｙ方向に延在するワード線ＷＬが所定の配列ピッチでＸ方向に複数本配置されている。メモリセルＭｃは、一対のデータ線２４及び４５とワード線ＷＬとの交差部に配置されている。メモリセルＭｃは、記憶素子としての磁気抵抗効果素子４と、この磁気抵抗効果素子４に直列接続されたセル選択用トランジスタ３とを有する。セル選択用トランジスタ３は、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicnductor Ｆeild Ｅffect Ｔransistor）で構成されている。メモリセルアレイ部２は、詳細に図示していないが、ワードドライバ回路、Ｘデコーダ回路、Ｙデコーダ回路などの周辺回路が配置された周辺回路部で周囲を囲まれている。
図１に示すように、本技術の一実施形態に係るＭＲＡＭ１は、複数のメモリセルＭｃが行列状に配置されたメモリセルアレイ部２を有する。メモリセルアレイ部２には、Ｘ方向に延在する一対のデータ線（ソース線）２４及びデータ線４５が所定の配列ピッチでＹ方向に複数本配置されている。また、メモリセルアレイ部２には、Ｙ方向に延在するワード線ＷＬが所定の配列ピッチでＸ方向に複数本配置されている。メモリセルＭｃは、一対のデータ線２４及び４５とワード線ＷＬとの交差部に配置されている。メモリセルＭｃは、記憶素子としての磁気抵抗効果素子４と、この磁気抵抗効果素子４に直列接続されたセル選択用トランジスタ３とを有する。セル選択用トランジスタ３は、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicnductor Ｆeild Ｅffect Ｔransistor）で構成されている。メモリセルアレイ部２は、詳細に図示していないが、ワードドライバ回路、Ｘデコーダ回路、Ｙデコーダ回路などの周辺回路が配置された周辺回路部で周囲を囲まれている。
図２に示すように、ＭＲＡＭ１は、半導体基体１０を主体に構成されている。半導体基体１０は、例えば単結晶シリコンからなるｐ型半導体基板で構成されている。
半導体基体１０の主面には、ｐ型の半導体領域からなるウエル領域１１が設けられている。また、半導体基体１０の主面には、素子形成領域を区画する素子分離領域１２が設けられている。素子分離領域１２は、これに限定されないが、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成されている。このＳＴＩ技術による素子分離領域１２は、例えば半導体基体１０の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、この浅溝の内部を含む半導体基体１０の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。また、素子分離領域１２の他の形成方法として、熱酸化法を用いたＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon） 法によって形成することもできる。
半導体基体１０の主面には、ｐ型の半導体領域からなるウエル領域１１が設けられている。また、半導体基体１０の主面には、素子形成領域を区画する素子分離領域１２が設けられている。素子分離領域１２は、これに限定されないが、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成されている。このＳＴＩ技術による素子分離領域１２は、例えば半導体基体１０の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、この浅溝の内部を含む半導体基体１０の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。また、素子分離領域１２の他の形成方法として、熱酸化法を用いたＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon） 法によって形成することもできる。
図２に示すように、半導体基体１０の主面の素子形成領域にはメモリセルＭｃのセル選択用トランジスタ３が設けられている。セル選択用トランジスタ３は、半導体基体１０の主面に設けられたゲート絶縁膜１３と、このゲート絶縁膜１３上に設けられたゲート電極１４と、ウエル領域１１の表層部（上部）に設けられ、かつソース領域及びドレイン領域として機能する一対の第１主電極領域１５及び第２主電極領域１６と、を有する。ゲート絶縁膜１３は、例えば半導体基体１０の主面を酸化して成膜された酸化シリコン膜で形成されている。ゲート電極１４は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ゲート電極１４は、ワード線ＷＬと一対に形成され、ワード線ＷＬの一部で構成されている。一対の第１主電極領域１５及び第２主電極領域１６は、ゲート電極１４のゲート長方向に互いに離間してウエル領域１１の表層部に設けられており、ゲート電極１４に対して自己整合で形成されている。一対の第１主電極領域１５と第２主電極領域１６との間にはチャネル形成領域が設けられている。このチャネル形成領域には、ゲート電極に印加される電圧によって一対の第１主電極領域１５と第２主電極領域１６とを電気的に繋ぐチャネルが形成される。一対の第１主電極領域１５及び第２主電極領域１６は、ｎ型の半導体領域で構成されている。
図２に示すように、半導体基体１０の主面上には、例えば酸化シリコン膜からなる層間絶縁膜２１が設けられている。層間絶縁膜２１には、層間絶縁膜２１の表面からセル選択用トランジスタ３の一方の第１主電極領域１５の表面に到達する接続孔２２が設けられている。そして、この接続孔２２の内部には導電プラグ２３が埋め込まれている。
層間絶縁膜２１上にはデータ線２４が設けられている。データ線２４は、図６を参照すれば、Ｙ方向に延在する幹部２４ａと、この幹部２４ａから導電プラグ２３上に突出して導電プラグ２３と電気的に接続された枝部２４ｂとを有する。図２では、データ線２４の枝部２４ｂが図示されている。
図２に示すように、層間絶縁膜２１上には、データ線２４を覆うようにして例えば酸化シリコン膜からなる層間絶縁膜２５が設けられている。この層間絶縁膜２５及び層間絶縁膜２１には、層間絶縁膜２５の表面から層間絶縁膜２１を通してセル選択用トランジスタ３の他方の第２主電極領域１６の表面に到達する接続孔２６が設けられている。そして、この接続孔２６の内部には導電プラグ２７が埋め込まれている。
図２に示すように、層間絶縁膜２５上には、例えば酸化シリコン膜からなる層間絶縁膜４４が設けられている。この層間絶縁膜４４には、導電プラグ２７と対向する位置にメモリセルＭｃの磁気抵抗効果素子４が埋め込まれている。
層間絶縁膜４４上には、磁気抵抗効果素子４上を横切るようにしてデータ線４５が設けられている。そして、層間絶縁膜４４上には、データ線４５を覆うようにして例えば酸化シリコン膜からなる層間絶縁膜４６が設けられている。
なお、層間絶縁膜４６上には、他の配線や他の層間絶縁膜が設けられているが、図２では層間絶縁膜４６よりも上層の配線や他の層間絶縁膜の図示を省略している。
図３に示すように、磁気抵抗効果素子４は、層間絶縁膜２５上に導電プラグ２７と対向して設けられた下部電極３１と、この下部電極３１上に設けられた磁性積層体３５と、この磁性積層体３５上に設けられた上部電極３６と、この上部電極３６上に設けられた導電体３７と、を有する。下部電極３１は、導電プラグ２７と電気的に接続されている。導電体３７は、上部がデータ線４５と電気的に接続され、下部が上部電極３６と電気的に接続されている。この導電体３７は、磁気抵抗効果素子４の上部電極３６とデータ線４５とを電気的に接続する中継配線として使用されている。そして、この導電体３７は、製造プロセスにおいて、層間絶縁膜２５上に順次積層された下部電極膜３１Ａ、磁性積層膜３５Ａ及び上部電極膜３６Ａ（図９から図１１参照）を上部電極膜３６Ａ側から順次エッチングして所定のパターンの上部電極３６、磁性積層体３５及び下部電極３１（図１２から図１４参照）を形成するときのエッチングマスクとして使用される。
図３に示すように、磁性積層体３５は、下部電極３１上に設けられた第１磁性膜３２と、この第１磁性膜３２上に設けられたトンネルバリア膜３３と、このトンネルバリア膜３３上に設けられた第２磁性膜３４と、を有する。すなわち、磁性積層体３５は、２つの磁性膜の間に薄い絶縁膜を入れて積層したＭＴＪ（磁気トンネル接合）を有する。
また、磁性積層体３５は、第１磁性膜３２の脇（隣）に第１磁性膜３２の端部を酸化して形成された第１磁性酸化部３２ａと、トンネルバリア膜３３の脇（隣）に設けられ、かつトンネルバリア膜３３よりも酸素がリッチな高酸素濃度のバリア酸化部３３ａと、第２磁性膜３４の脇（隣）に第２磁性膜３４を酸化して形成された第２磁性酸化部３４ａと、を更に有する。第１磁性膜３２及び第２磁性膜３４の各々は、例えばＦｅ（鉄）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔａ（タンタル）などで構成される金属材料からなる。トンネルバリア膜３３は、Ｍｇ（酸化マグネシウム）、Ａｌ２Ｏ３（酸化アルミニウム）などの絶縁材料で構成されている。第１磁性酸化部３２ａは第１磁性膜３２の磁性材料を含み、第２磁性酸化部３４ａは第２磁性膜３４の磁性材料を含む。
また、磁性積層体３５は、第１磁性膜３２の脇（隣）に第１磁性膜３２の端部を酸化して形成された第１磁性酸化部３２ａと、トンネルバリア膜３３の脇（隣）に設けられ、かつトンネルバリア膜３３よりも酸素がリッチな高酸素濃度のバリア酸化部３３ａと、第２磁性膜３４の脇（隣）に第２磁性膜３４を酸化して形成された第２磁性酸化部３４ａと、を更に有する。第１磁性膜３２及び第２磁性膜３４の各々は、例えばＦｅ（鉄）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔａ（タンタル）などで構成される金属材料からなる。トンネルバリア膜３３は、Ｍｇ（酸化マグネシウム）、Ａｌ２Ｏ３（酸化アルミニウム）などの絶縁材料で構成されている。第１磁性酸化部３２ａは第１磁性膜３２の磁性材料を含み、第２磁性酸化部３４ａは第２磁性膜３４の磁性材料を含む。
また、磁性積層体３５は、第１磁性酸化部３２ａ、バリア酸化部３３ａ及び第２磁性酸化部３４ａの各々の外側に第１及び第２磁性酸化部３２ａ，３４ａに亘って形成され、かつ第１及び第２磁性酸化部３２ａ，３４ａの磁性材料を含む堆積磁性酸化膜４１と、この堆積磁性酸化膜４１の外側に形成され、かつ下部電極３１の金属材料を酸化した金属酸化材料を含む堆積金属酸化膜４３と、を更に有する。堆積磁性酸化膜４１は、上部電極３６から第１磁性膜３２に亘って設けられている。堆積金属酸化膜４３は、上部電極３６から下部電極３１に亘って設けられている。
（メモリセルの書き込み及び読み出し）
磁気抵抗効果素子４は、第１磁性膜３２及び第２磁性膜３４の何れか一方が磁化固定膜（参照膜）であり、他方が磁化自由膜（記録膜）である。この一実施形態では、これに限定されないが、第１磁性膜３２が磁化固定膜であり、第２磁性膜３４が磁化自由膜である。
磁気抵抗効果素子４は、第１磁性膜３２及び第２磁性膜３４の何れか一方が磁化固定膜（参照膜）であり、他方が磁化自由膜（記録膜）である。この一実施形態では、これに限定されないが、第１磁性膜３２が磁化固定膜であり、第２磁性膜３４が磁化自由膜である。
第１磁性膜（磁化固定膜）３２は、一定の磁化方向を有するものであり、第２磁性膜（磁化自由膜）３４の記録情報（磁化方向）の基準となる。第１磁性膜３２は、情報の基準であるため、書き込みや読み出しによって磁化の方向が変化してはいけないが、必ずしも特定の方向に固定されている必要はなく、少なくとも磁化自由膜よりも磁化が動きにくければよい。
第２磁性膜３４は、下部電極３１と上部電極３６との間に印加される電圧に対して磁化の向きが変化するものであり、磁気抵抗効果素子４は、この磁化の向きによって情報が記録される。
磁気抵抗効果素子４は、磁気トンネル接合を構成する２つの磁性膜（第１磁性膜３２及び第２磁性膜３４）の磁化配列が平行又は反平行な状態を、それぞれ「１」又は「０」とする。
まず、書き込み時には、データ線及びワード線に流れる電流が作る合成磁場によって第２磁性膜３４の磁化を反転させる。このとき、ワード線ＷＬの電流の向きを変えることで第１磁性膜３２及び第２磁性膜３４の磁化を互いに平行又は反平行に制御することができ、これによって、情報の書き換え及び消去が可能となる。
読み出し時には、ＴＭＲ効果を利用する。すなわち、セル選択用トランジスタ３をオンにして磁気抵抗効果素子４を流れる電流によって発生した電圧降下を測定する。その大きさから第１磁性膜３２及び第２磁性膜３４の磁化配列が平行（例えば「１」）又は反平行（例えば「０」）を判定する。
（ＭＲＡＭの製造方法）
次に、ＭＲＡＭの製造方法について、図４から図１７を用いて説明する。
まず、図４に示す半導体基体１０を準備する。
次に、半導体基体１０の主面にｐ型の半導体領域からなるウエル領域１１を形成し、その後、図４に示すように、半導体基体１０の主面に素子形成領域を区画する素子分離領域１２を形成する。素子分離領域１２は、例えば周知のＳＴＩ技術で形成する。
次に、ＭＲＡＭの製造方法について、図４から図１７を用いて説明する。
まず、図４に示す半導体基体１０を準備する。
次に、半導体基体１０の主面にｐ型の半導体領域からなるウエル領域１１を形成し、その後、図４に示すように、半導体基体１０の主面に素子形成領域を区画する素子分離領域１２を形成する。素子分離領域１２は、例えば周知のＳＴＩ技術で形成する。
次に、熱酸化処理を施して半導体基体１０の主面の素子形成領域に酸化シリコン膜からなるゲート絶縁膜１３を形成する。
次に、ゲート絶縁膜１３上及び素子分離領域１２上を含む半導体基体１０の主面上の全面に例えば抵抗値を低減する不純物が導入された多結晶シリコン膜を形成し、その後、この多結晶シリコン膜を所定のパターにパターンニングして、ゲート電極１４が一体化されたワード線ＷＬを形成する。ゲート電極１４はゲート絶縁膜１３上に形成される。
次に、半導体基体１０の主面の素子形成領域において、ウエル領域１１の表層部にゲート電極１４に対して自己整合で不純物をイオン注入し、その後、イオン注入された不純物を活性化する熱処理を施して、ソース領域及びドレイン領域として機能する一対の第１主電極領域１５及び第２主電極領域１６を形成する。この工程により、図５に示すように、メモリセルＭｃのセル選択用トランジスタ３がほぼ完成する。
次に、ゲート電極１４及びワード線ＷＬ上を含む半導体基体１０の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜２１をＣＶＤ法で形成し、その後、層間絶縁膜２１の表面からセル選択用トランジスタ３の一方の第１主電極領域１５の表面に到達する接続孔２２を形成し、その後、接続孔２２の内部に導電プラグ２３を埋め込む。
次に、導電プラグ２３上を含む層間絶縁膜２１上の全面に導電膜を形成し、その後、この導電膜を所定のパターンにパターンニングして、図６に示すように、層間絶縁膜２１上に導電プラグ２３と電気的に接続されたデータ線２４を形成する。このデータ線２４は、Ｙ方向に延在する幹部２４ａと、この幹部２４ａから導電プラグ２３上に突出して導電プラグ２３と電気定的に接続された枝部２４ｂとを有する。図６では、枝部２４ｂが断面示されている。
次に、データ線２４上を含む層間絶縁膜２１上の全面に例えば酸化シリコン膜からなる層間絶縁膜２５をＣＶＤ法で形成し、その後、層間絶縁膜２５の表面から層間絶縁膜２１を通してセル選択用トランジスタ３の他方の第２主電極領域１６の表面に到達する接続孔２６を形成し、その後、図７に示すように、接続孔２６の内部に導電プラグ２７を埋め込む。
次に、図８及び図９に示すように、導電プラグ２７上を含む層間絶縁膜２５上の全面に、例えば、５〜１０ｎｍ程度の膜厚のＲｕ（ルテニウム）膜又はＴａ（タンタル）膜からなる下部電極膜３１Ａをスパッタ法で形成する。
次に、図１０に示すように、下部電極膜３１Ａ上に、第１磁性膜３２、トンネルバリア膜３３及び第２磁性膜３４が順次積層された磁性積層膜３５Ａをスパッタ法で形成する。第１磁性膜３２は例えば１〜１０ｎｍ程度の膜厚のＣｏＦｅＢ膜又はＣｏＰｔ膜からなる。トンネルバリア膜３３は、例えば０．１〜１ｎｍ程度の膜厚のＭｇＯ（酸化マグネシウム）膜からなる。第２磁性膜３４は、例えば１〜１０ｎｍ程度の膜厚のＣｏＦｅＢ膜からなる。
次に、図１１に示すように、磁性積層膜上に、例えば５〜１０ｎｍ程度の膜厚のＲｕ膜又はＴａ膜からなる上部電極膜３６Ａをスパッタ法で形成する。下部電極膜３１Ａ、磁性積層膜３５Ａ及び上部電極膜３６Ａは、例えば１つのスパッタ装置で連続して形成する。
次に、図１１に示すように、上部電極膜３６Ａ上に、上部電極膜３６Ａ、磁性積層膜３５Ａ及び下部電極膜３１Ａをパターンニングするときのエッチングマスクとして使用する導電体３７を磁気抵抗効果素子パターンで形成する。導電体３７は、例えば上部電極膜３６Ａ上にＴａ膜、ＴａＮ膜又はＴｉＮ膜からなるメタルマスク膜を形成し、このメタルマスク膜をリソグラフィ技術及びエッチング技術を用いて磁気抵抗効果素子パターンにパターンニングすることによって形成される。導電体３７の膜厚は磁性積層膜３５Ａの膜厚に応じて設定する。例えば磁性積層膜３５Ａの膜厚が５０ｎｍ程度であれば導電体３７の膜厚は１００ｎｍ程度でよい。
次に、導電体３７をエッチングマスクとして使用し、上部電極膜３６Ａ及び磁性積層膜３５Ａを選択的に順次エッチングして、図１２に示すように、島状の上部電極３６及び島状の磁性積層体３５を形成する。磁性積層膜３５Ａのエッチングは第１磁性膜３２が露出するまで行い、下部電極膜３１Ａのエッチングは行わない。また、この磁性積層膜３５Ａのエッチングは、被加工物である磁性積層膜３５Ａの厚さ方向（Ｚ方向）に対して傾斜する角度で不活性ガスのＡｒイオンを入射してミリングするイオンミリング加工で行う。Ａｒイオンの入射は、例えば３０〜６０°の傾斜角度で行う。Ａｒイオンの斜め入射によるミリング加工は、パターンニングされた磁性積層体３５の側壁にイオンミリングによる堆積膜が生成されないようにすることができる。
この工程において、磁性積層体３５は、側壁が傾斜した円すい台形で形成される。また、この工程において、図１２に示すように、第１磁性膜３２、トンネルバリア膜３３及び第２磁性膜３４の各々の端部にエッチングダメージ領域３８が生成される。
次に、磁性積層膜３５Ａのエッチングによって磁性積層体３５の第２磁性膜３４、トンネルバリア膜３３及び第１磁性膜３２の各々の端部に生成されたエッチングダメージ領域３８を酸化する。このエッチングダメージ領域３８の酸化は、図１３に示すように、酸素イオンを磁性積層体３５の厚さ方向（Ｚ方向）に沿って入射するイオン注入法で行う。
この工程において、第２磁性膜３４の端部のエッチングダメージ領域３８が酸化されて第２磁性膜３４の脇に第２磁性膜３４の磁性材料を含む第２磁性酸化部３４ａが形成される。また、トンネルバリア膜３３の端部のエッチングダメージ領域３８に酸素が注入されてトンネルバリア膜３３の脇にトンネルバリア膜３３よりも酸素リッチな高酸素濃度のバリア酸化部３３ａが形成される。また、第１磁性膜３２の端部のエッチングダメージ領域３８が酸化されて第１磁性膜３２の脇に第１磁性膜３２の磁性材料を含む第１磁性酸化部３２ａが形成される。
また、この工程において、導電体３７、上部電極３６及び下部電極３１も酸化されるため、これらの酸化部を含み、かつ第２磁性酸化部３４ａ、バリア酸化部３３ａ及び第１磁性酸化部３２ａを含む酸化膜３９が形成される。この酸化膜３９は、導電体３７、上部電極３６、磁性積層体３５及び下部電極膜３１Ａを覆うようにして形成される。
次に、導電体３７をエッチングマスクとして使用し、第２磁性酸化部３４ａ、バリア酸化部３３ａ及び第１磁性酸化部３２ａを含めて酸化膜３９及び下部電極膜３１Ａを選択的に順次エッチングして、図１４に示すように、第２磁性酸化部３４ａ、バリア酸化部３３ａ及び第１磁性酸化部３２ａの各々の外側に第２及び第１磁性酸化部３４ａ，３２ａの各々の酸化材料を含む堆積磁性酸化膜４１を形成すると共に、堆積磁性酸化膜４１の外側に下部電極膜３１Ａの金属材料を含む堆積金属膜４２を形成する。下部電極膜３１Ａのエッチングは下地の層間絶縁膜が露出するまで行う。また、酸化膜３９及び下部電極膜３１Ａのエッチングは、図１４に示すように、酸素イオンを磁性積層体３５の厚さ方向に沿って入射するミリング加工で行う。
この工程において、堆積磁性酸化膜４１は、第２磁性酸化部３４ａのミリング加工により弾き飛ばされた磁性酸化材料、バリア酸化部３３ａのミリング加工により弾き飛ばされたバリア酸化材料、及び第１磁性酸化部３２ａのミリング加工により弾き飛ばされた磁性酸化材料が第２磁性酸化部３４ａ、バリア酸化部３３ａ及び第１磁性酸化部３２ａに付着して堆積することによって形成される。
また、この工程において、堆積金属膜４２は、下部電極膜３１Ａのミリング加工により弾き飛ばされた金属材料が堆積磁性酸化膜４１の側壁に付着して堆積することによって形成される。
なお、バリア酸化部３３ａの膜厚は第１及び第２磁性酸化部３２ａ，３４ａの膜厚と比較してかなり薄いため、堆積磁性酸化膜４１に含まれるバリア酸化材料は極微量であり、堆積磁性酸化膜４１に含まれる成分は第１及び第２磁性酸化部３２ａ，３４ａの磁性酸化材料が大半を占める。
次に、堆積金属膜４２を酸化して、図１５に示すように、堆積金属酸化膜４３を形成する。堆積金属酸化膜４３の形成は、酸素プラズマ法により半導体基体１０に酸素ラジカルを暴露することによって行う。この工程により、磁気抵抗効果素子４がほぼ完成する。
次に、磁気抵抗効果素子４上を含む層間絶縁膜上の全面に例えば酸化シリコン膜からなる層間絶縁膜をＣＶＤ法で形成し、その後、導電体３７の上面が露出するまで層間絶縁膜の膜厚を例えばＣＭＰ法で薄くする。これにより、図１６に示すように、層間絶縁膜４４中に磁気抵抗効果素子４が導電体３７の上面を露出させた状態で埋め込まれる。
次に、図１７に示すように、層間絶縁膜４４上に導電体３７と電気的に接続されたデータ線４５を形成し、その後、データ線４５上を含む層間絶縁膜４４上の全面に例えば酸化シリコン膜からなる層間絶縁膜４６をＣＶＤ法で形成することにより、図２及び図３に示すＭＲＡＭがほぼ完成する。
（実施形態の効果）
次に、この一実施形態の主な効果について説明する。
この一実施形態に係るＭＲＡＭ１において、磁気抵抗効果素子４は、磁性積層膜３５Ａのエッチングによって磁性積層体３５の第２磁性膜３４及び第１磁性膜３２の各々の端部に生成されたエッチングダメージ領域３８を酸化して第２磁性膜３４の脇に形成された第２磁性酸化部３４ａ及び第１磁性膜３２の脇に形成された第１磁性酸化部３２ａを有している。このため、磁性積層体３５の第２磁性膜３４及び第１磁性膜３２の各々には、ＭＲ変化率の低下や磁気異方性の低下を引き起こすエッチングダメージ領域３８が存在していない。したがって、この一実施形態によれば、磁気抵抗効果素子４の磁気性能の劣化を抑制することができる。また、磁気抵抗効果素子４の磁気性能の劣化を抑制することができるので、磁気抵抗効果素子４をメモリセルＭｃの記憶素子として使用するＭＲＡＭ１の信頼性の向上を図ることができる。
次に、この一実施形態の主な効果について説明する。
この一実施形態に係るＭＲＡＭ１において、磁気抵抗効果素子４は、磁性積層膜３５Ａのエッチングによって磁性積層体３５の第２磁性膜３４及び第１磁性膜３２の各々の端部に生成されたエッチングダメージ領域３８を酸化して第２磁性膜３４の脇に形成された第２磁性酸化部３４ａ及び第１磁性膜３２の脇に形成された第１磁性酸化部３２ａを有している。このため、磁性積層体３５の第２磁性膜３４及び第１磁性膜３２の各々には、ＭＲ変化率の低下や磁気異方性の低下を引き起こすエッチングダメージ領域３８が存在していない。したがって、この一実施形態によれば、磁気抵抗効果素子４の磁気性能の劣化を抑制することができる。また、磁気抵抗効果素子４の磁気性能の劣化を抑制することができるので、磁気抵抗効果素子４をメモリセルＭｃの記憶素子として使用するＭＲＡＭ１の信頼性の向上を図ることができる。
また、第２磁性膜３４の脇に第２磁性酸化部３４ａが設けられ、第１磁性膜３２の脇に第１磁性酸化部３２ａが設けられている。したがって、この一実施形態によれば、導電性堆積膜の付着に起因する第２磁性膜３４と第１磁性膜３２とのショートを抑制することができる。
また、第２磁性酸化部３４ａ及び第１磁性酸化部３２ａの外側に第２磁性酸化部３４ａ及び第１磁性酸化部３２ａに亘って形成された堆積磁性酸化膜４１が設けられている。したがって、この一実施形態によれば、導電性堆積膜の付着に起因する第１磁性膜３２と第２磁性膜３４とのショートを更に抑制することができる。
また、堆積磁性酸化膜４１の外側に、堆積金属酸化膜４３が設けられている。そして、堆積金属酸化膜４３は、上部電極３６及び下部電極３１に亘って設けられている。したがって、この一実施形態によれば、導電性堆積膜の付着に起因する上部電極３６と下部電極３１とのショートを抑制することができる。
また、堆積金属膜４２を酸化して堆積金属酸化膜４３を形成する際、第２磁性膜３４と堆積金属膜４２との間には第２磁性酸化部３４ａ及び堆積磁性酸化膜４１が存在し、第１磁性膜３２と堆積金属膜４２との間には第１磁性酸化部３２ａ及び堆積磁性酸化膜４１が存在している。したがって、この一実施形態によれば、第２磁性膜３４及び第１磁性膜３２が酸化されることなく、堆積金属膜４２を酸化することができる。
（電子機器の構成例）
図１８は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
図１８は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
カメラ２０００は、レンズ群などからなる光学部２００１、撮像装置（撮像デバイス）２００２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路２００３を備える。また、カメラ２０００は、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８も備える。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７および電源部２００８は、バスライン２００９を介して相互に接続されている。
光学部２００１は、被写体からの入射光（像光）を取り込んで撮像装置２００２の撮像面上に結像する。撮像装置２００２は、光学部２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
光学部２００１は、被写体からの入射光（像光）を取り込んで撮像装置２００２の撮像面上に結像する。撮像装置２００２は、光学部２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示部２００５は、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置からなり、撮像装置２００２で撮像された動画または静止画を表示する。記録部２００６は、撮像装置２００２で撮像された動画または静止画を、ハードディスクや半導体メモリとしてのＭＲＡＭ１等の記録媒体に記録する。
操作部２００７は、ユーザによる操作の下に、カメラ２０００が持つ様々な機能について操作指令を発する。電源部２００８は、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６および操作部２００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、撮像装置２００２として、上述した撮像装置１等を用いることで、良好な画像の取得が期待できる。
なお、本技術は、以下のような構成としてもよい。
（１）
磁気トンネル接合を有する磁気抵抗効果素子を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化部と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化部と、
を有する半導体装置。
（２）
前記第１磁性酸化部は、前記第１磁性膜の磁性材料を含み、
前記第２磁性酸化部は、前記第２磁性膜の磁性材料を含む、
上記（１）に記載の半導体装置。
（３）
前記磁気抵抗効果素子は、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を更に有する上記（１）又は（２）に記載の半導体装置。
（４）
前記磁気抵抗効果素子は、
前記第１磁性膜下に設けられた下部電極と、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜と、
前記堆積磁性酸化膜の外側に形成され、かつ前記下部電極の金属材料を酸化した金属酸化材料を含む堆積金属酸化膜と、
を更に有する上記（１）又は（２）に記載の半導体装置。
（５）
前記磁気抵抗効果素子と選択用トランジスタとを直列接続したメモリセルを更に備えている上記（１）から（４）の何れか記載の半導体装置。
（６）
第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜を選択的にエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化する、
ことを含む半導体装置の製造方法。
（７）
前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、上記（６）に記載の半導体装置の製造方法。
（８）
前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、上記（６）又は（７）に記載の半導体装置の製造方法。
（９）
下部電極膜上に、第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜上に上部電極膜を形成し、
前記上部電極膜をエッチングして上部電極を形成すると共に、前記磁性積層膜をエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化して前記第１磁性膜の脇に第１磁性酸化部を形成すると共に、前記第２磁性膜の脇に第２磁性酸部を形成し、
前記第１及び第２磁性酸化部及び前記下部電極膜を順次エッチングして前記第１及び第２磁性酸化部の各々の外側に前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を形成すると共に、前記堆積磁性酸化膜の外側に前記下部電極膜の金属材料を含む堆積金属膜を形成し、
前記堆積金属膜を酸化して堆積金属酸化膜を形成する、
ことを含む半導体装置の製造方法。
（１０）
前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、上記（９）に記載の半導体装置の製造方法。
（１１）
前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、上記（９）又は（１０）に記載の半導体装置の製造方法。
（１２）
前記第１及び第２磁性酸化部、並びに前記下部電極膜のエッチングは、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するミリング加工で行う、上記（９）から（１１）の何れかに記載の半導体装置の製造方法。
（１３）
上記（１）〜（５）に記載の半導体装置を備えている電子機器。
（１）
磁気トンネル接合を有する磁気抵抗効果素子を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化部と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化部と、
を有する半導体装置。
（２）
前記第１磁性酸化部は、前記第１磁性膜の磁性材料を含み、
前記第２磁性酸化部は、前記第２磁性膜の磁性材料を含む、
上記（１）に記載の半導体装置。
（３）
前記磁気抵抗効果素子は、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を更に有する上記（１）又は（２）に記載の半導体装置。
（４）
前記磁気抵抗効果素子は、
前記第１磁性膜下に設けられた下部電極と、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜と、
前記堆積磁性酸化膜の外側に形成され、かつ前記下部電極の金属材料を酸化した金属酸化材料を含む堆積金属酸化膜と、
を更に有する上記（１）又は（２）に記載の半導体装置。
（５）
前記磁気抵抗効果素子と選択用トランジスタとを直列接続したメモリセルを更に備えている上記（１）から（４）の何れか記載の半導体装置。
（６）
第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜を選択的にエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化する、
ことを含む半導体装置の製造方法。
（７）
前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、上記（６）に記載の半導体装置の製造方法。
（８）
前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、上記（６）又は（７）に記載の半導体装置の製造方法。
（９）
下部電極膜上に、第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜上に上部電極膜を形成し、
前記上部電極膜をエッチングして上部電極を形成すると共に、前記磁性積層膜をエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化して前記第１磁性膜の脇に第１磁性酸化部を形成すると共に、前記第２磁性膜の脇に第２磁性酸部を形成し、
前記第１及び第２磁性酸化部及び前記下部電極膜を順次エッチングして前記第１及び第２磁性酸化部の各々の外側に前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を形成すると共に、前記堆積磁性酸化膜の外側に前記下部電極膜の金属材料を含む堆積金属膜を形成し、
前記堆積金属膜を酸化して堆積金属酸化膜を形成する、
ことを含む半導体装置の製造方法。
（１０）
前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、上記（９）に記載の半導体装置の製造方法。
（１１）
前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、上記（９）又は（１０）に記載の半導体装置の製造方法。
（１２）
前記第１及び第２磁性酸化部、並びに前記下部電極膜のエッチングは、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するミリング加工で行う、上記（９）から（１１）の何れかに記載の半導体装置の製造方法。
（１３）
上記（１）〜（５）に記載の半導体装置を備えている電子機器。
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
１…ＭＲＡＭ（半導体装置）
２…メモリセルアレイ部
３…セル選択用トランジスタ
４…磁気抵抗効果素子
１０…半導体基体
１１…ウエル領域
１２…素子分離領域
１３…ゲート絶縁膜
１４…ゲート電極
１５…第１主電極領域
１６…第２主電極領域
２１…層間絶縁膜
２２…接続孔
２３…導電プラグ
２４…データ線
２５…層間絶縁膜
２６…接続孔
２７…導電プラグ
３１…下部電極
３１Ａ…下部電極膜
３２…第１磁性膜
３２ａ…第１磁性酸化部
３３…トンネルバリア膜
３３ａバリア酸化部
３４…第２磁性膜
３４ａ第２磁性酸化部
３５…磁性積層体
３５Ａ…磁性積層膜
３６…上部電極
３６ａ…上部電極膜
３７…導電体
３８…エッチングダメージ領域
３９…酸化膜
４１…堆積磁性酸化膜
４２…堆積金属膜
４３…堆積金属酸化膜
４４…層間絶縁膜
４５…データ線
４６…層間絶縁膜
Ｍｃ…メモリセル
ＷＬ…ワード線
２…メモリセルアレイ部
３…セル選択用トランジスタ
４…磁気抵抗効果素子
１０…半導体基体
１１…ウエル領域
１２…素子分離領域
１３…ゲート絶縁膜
１４…ゲート電極
１５…第１主電極領域
１６…第２主電極領域
２１…層間絶縁膜
２２…接続孔
２３…導電プラグ
２４…データ線
２５…層間絶縁膜
２６…接続孔
２７…導電プラグ
３１…下部電極
３１Ａ…下部電極膜
３２…第１磁性膜
３２ａ…第１磁性酸化部
３３…トンネルバリア膜
３３ａバリア酸化部
３４…第２磁性膜
３４ａ第２磁性酸化部
３５…磁性積層体
３５Ａ…磁性積層膜
３６…上部電極
３６ａ…上部電極膜
３７…導電体
３８…エッチングダメージ領域
３９…酸化膜
４１…堆積磁性酸化膜
４２…堆積金属膜
４３…堆積金属酸化膜
４４…層間絶縁膜
４５…データ線
４６…層間絶縁膜
Ｍｃ…メモリセル
ＷＬ…ワード線
Claims (13)
- 磁気トンネル接合を有する磁気抵抗効果素子を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化部と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化部と、
を有する半導体装置。 - 前記第１磁性酸化部は、前記第１磁性膜の磁性材料を含み、
前記第２磁性酸化部は、前記第２磁性膜の磁性材料を含む、
請求項１に記載の半導体装置。 - 前記磁気抵抗効果素子は、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を更に有する、請求項１に記載の半導体装置。 - 前記磁気抵抗効果素子は、
前記第１磁性膜下に設けられた下部電極と、
前記第１及び第２磁性酸化部の外側に前記第１及び第２磁性酸化部に亘って形成され、かつ前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜と、
前記堆積磁性酸化膜の外側に形成され、かつ前記下部電極の金属材料を酸化した金属酸化材料を含む堆積金属酸化膜と、
を更に有する請求項１に記載の半導体装置。 - 前記磁気抵抗効果素子と選択用トランジスタとを直列接続したメモリセルを更に備えている請求項１に記載の半導体装置。
- 第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜を選択的にエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化する、
ことを含む半導体装置の製造方法。 - 前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、請求項６に記載の半導体装置の製造方法。
- 前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、請求項６に記載の半導体装置の製造方法。
- 下部電極膜上に、第１磁性膜、トンネルバリア膜及び第２磁性膜が順次積層された磁性積層膜を形成し、
前記磁性積層膜上に上部電極膜を形成し、
前記上部電極膜をエッチングして上部電極を形成すると共に、前記磁性積層膜をエッチングして島状の磁性積層体を形成し、
前記磁性積層膜のエッチングによって前記磁性積層体の前記第１及び第２磁性膜の各々の端部に生成されたエッチングダメージ領域を酸化して前記第１磁性膜の脇に第１磁性酸化部を形成すると共に、前記第２磁性膜の脇に第２磁性酸部を形成し、
前記第１及び第２磁性酸化部及び前記下部電極膜を順次エッチングして前記第１及び第２磁性酸化部の各々の外側に前記第１及び第２磁性酸化部の磁性酸化材料を含む堆積磁性酸化膜を形成すると共に、前記堆積磁性酸化膜の外側に前記下部電極膜の金属材料を含む堆積金属膜を形成し、
前記堆積金属膜を酸化して堆積金属酸化膜を形成する、
ことを含む半導体装置の製造方法。 - 前記磁性積層膜のエッチングは、Ａｒイオンを前記磁性積層膜の厚さ方向に対して傾斜する角度で入射するミリング加工で行う、請求項９に記載の半導体装置の製造方法。
- 前記エッチングダメージ領域の酸化は、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するイオン注入法で行う、請求項９に記載の半導体装置の製造方法。
- 前記第１及び第２磁性酸化部、並びに前記下部電極膜のエッチングは、酸素イオンを前記磁性積層体の厚さ方向に沿って入射するミリング加工で行う、請求項９に記載の半導体装置の製造方法。
- 磁気抵抗効果素子を有する半導体装置を備え、
前記磁気抵抗効果素子は、
第１磁性膜と、
前記第１磁性膜上に設けられたトンネルバリア膜と、
前記トンネルバリア膜上に設けられた第２磁性膜と、
前記第１磁性膜の脇に前記第１磁性膜を酸化して形成された第１磁性酸化膜と、
前記第２磁性膜の脇に前記第２磁性膜を酸化して形成された第２磁性酸化膜と、
を有する電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020009214A JP2021118222A (ja) | 2020-01-23 | 2020-01-23 | 半導体装置及びその製造方法、並びに電子機器 |
| PCT/JP2020/044916 WO2021149365A1 (ja) | 2020-01-23 | 2020-12-02 | 半導体装置及びその製造方法、並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020009214A JP2021118222A (ja) | 2020-01-23 | 2020-01-23 | 半導体装置及びその製造方法、並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021118222A true JP2021118222A (ja) | 2021-08-10 |
Family
ID=76992173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020009214A Pending JP2021118222A (ja) | 2020-01-23 | 2020-01-23 | 半導体装置及びその製造方法、並びに電子機器 |
Country Status (2)
| Country | Link |
|---|---|
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| JP2016018964A (ja) * | 2014-07-10 | 2016-02-01 | 株式会社東芝 | 磁気抵抗効果素子 |
| JP2018078257A (ja) * | 2016-11-11 | 2018-05-17 | 東芝メモリ株式会社 | 磁気抵抗効果素子、磁気抵抗効果素子製造方法および磁気メモリ |
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2020
- 2020-01-23 JP JP2020009214A patent/JP2021118222A/ja active Pending
- 2020-12-02 WO PCT/JP2020/044916 patent/WO2021149365A1/ja active Application Filing
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