JP2021114649A - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

Abstract

【課題】カラム毎に補正係数を保持する固体撮像素子において、メモリの容量を削減する。【解決手段】アナログデジタル変換器は、複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換する。複数のメモリは、それぞれのサイズが異なる。ゲイン補正係数演算部は、選択されたアナログゲインの誤差を補正するための補正係数をデジタル信号に基づいてゲイン補正係数として演算する。削減処理部は、ゲイン補正係数の桁数をアナログゲインに応じた値に削減して複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる。【選択図】図１７

Description

本技術は、固体撮像素子に関する。詳しくは、カラム毎にアナログ信号をデジタル信号に変換する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。

従来より、固体撮像素子などにおいては、アナログ信号をデジタル信号に変換するために、シングルスロープ型などの各種のＡＤＣが用いられている。このＡＤＣをカラム毎に配置した場合、ＡＤＣのそれぞれのアナログゲインのばらつきに起因して筋状の固定パターンノイズが生じるおそれがある。そこで、アナログゲインのばらつきを補正するための補正係数をカラム毎に算出し、メモリに保持しておく固体撮像素子が提案されている（例えば、特許文献１参照。）。

国際公開第２０１９／２３５０３３号

上述の従来技術では、メモリからカラム毎の補正係数を読み出して補正に用いることにより、固定パターンノイズの低減を図っている。しかしながら、カラム数が増大するほど補正係数の個数が多くなり、それらを保持するのに必要なメモリの容量が大きくなってしまう。メモリの容量が大きくなるほど、メモリの物理的なサイズや製造コストが増大するため、メモリの容量を削減することが望ましい。

本技術はこのような状況に鑑みて生み出されたものであり、カラム毎に補正係数を保持する固体撮像素子において、メモリの容量を削減することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、サイズの異なる複数のメモリと、上記選択されたアナログゲインの誤差を補正するための補正係数を上記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、上記ゲイン補正係数の桁数を上記アナログゲインに応じた値に削減して上記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部とを具備する固体撮像素子、および、その制御方法である。これにより、必要なメモリの容量が削減されるという作用をもたらす。

また、この第１の側面において、上記複数のメモリは、所定方向に配列され、上記複数のメモリのそれぞれの上記所定方向のサイズは互いに異なり、上記複数のメモリのそれぞれの上記所定方向に垂直な方向のサイズは略同一であってもよい。これにより、所定方向に垂直な方向のメモリのサイズが削減されるという作用をもたらす。

また、この第１の側面において、上記複数のメモリは、２つのグループにグループ化され、上記２つのグループのそれぞれに属する所定数のメモリは、互いに所定方向のサイズが異なり、上記所定方向に配列され、上記２つのグループの一方の上記所定方向に垂直な方向のサイズは、他方と異なってもよい。これにより、所定方向のメモリのサイズが削減されるという作用をもたらす。

また、この第１の側面において、上記複数のメモリのそれぞれの所定方向のサイズは略同一であり、上記複数のメモリのそれぞれの上記所定方向に垂直な方向のサイズは互いに異なり、各々が一対のメモリからなる複数の組が上記所定方向に配列され、上記一対のメモリは、前記垂直な方向に配列され、上記複数の組のそれぞれの上記垂直な方向のサイズの合計は略同一であってもよい。これにより、所定方向のメモリのサイズが削減されるという作用をもたらす。

また、この第１の側面において、上記削減処理部は、上記アナログゲインが小さいほど多くの桁数を削減してもよい。これにより、アナログゲインに応じてメモリの容量が削減されるという作用をもたらす。

また、この第１の側面において、所定レベルのテスト信号と画素信号とのいずれかを上記アナログ信号として上記アナログデジタル変換器に入力する入力切替部と、上記保持されたゲイン補正係数により上記デジタル信号の補正を行う補正部とをさらに具備し、上記ゲイン補正係数演算部は、上記テスト信号および上記デジタル信号から上記ゲイン補正係数を演算してもよい。これにより、テスト信号およびデジタル信号から演算されたゲイン補正係数がメモリに保持されるという作用をもたらす。

また、この第１の側面において、上記補正部は、上記保持されたゲイン補正係数の桁数を所定値に拡張して補正を行ってもよい。これにより、桁数が拡張されたゲイン補正係数により補正が行われるという作用をもたらす。

また、この第１の側面において、上記アナログデジタル変換器は、上記アナログ信号と所定のランプ信号とを比較して比較結果を出力するコンパレータと、上記比較結果に基づいて上記デジタル信号を生成するデジタル信号生成部とを備え、上記コンパレータは、所定の基準電圧と所定ノードの電圧との差分を増幅して上記比較結果として出力する差動増幅回路と、上記所定ノードと上記入力切替部との間に挿入された垂直信号線側容量と、上記所定ノードと上記ランプ信号を生成するデジタルアナログ変換器との間に挿入されたランプ側容量と、上記垂直信号線側容量と上記ランプ側容量との容量比を所定の制御信号に従って変更するスイッチとを備え、上記複数のアナログゲインは、上記容量比が互いに異なる複数のゲインドメインにグループ化され、上記複数のメモリのそれぞれには、互いに異なるアナログゲインに対応する上記ゲイン補正係数が保持されてもよい。これにより、ゲインドメインごとのゲイン補正係数が保持されるという作用をもたらす。

また、本技術の第２の側面は、複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、サイズの異なる複数のメモリと、上記選択されたアナログゲインの誤差を補正するための補正係数を上記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、上記ゲイン補正係数の桁数を上記アナログゲインに応じた値に削減して上記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部と、上記保持されたゲイン補正係数により補正されたデジタル信号を配列した画像信号を処理する画像信号処理部とを具備する撮像装置である。これにより、容量の削減されたメモリに保持されたゲイン補正係数によりデジタル信号が補正されるという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における入力切替部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態におけるゲインドメインごとのＶＳＬ（Vertical Signal Line）側容量およびランプ側容量の一例を示す図である。 本技術の第１の実施の形態における画像処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるゲイン誤差測定部の一構成例を示すブロック図である。 本技術の第１の実施の形態における補正値計算部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクリップ処理部の入力値および出力値の関係の一例を示すグラフである。 本技術の第１の実施の形態における記憶部の一構成例を示すブロック図である。 本技術の第１の実施の形態における記憶部の別の構成例を示す図である。 本技術の第１の実施の形態における補正値計算部の処理の一例を示す図である。 本技術の第１の実施の形態における補正部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログゲインの誤差の補正方法を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における分割処理が実行されない場合のフローチャートである。 本技術の第２の実施の形態における記憶部の一構成例を示すブロック図である。 本技術の第２の実施の形態の変形例における記憶部の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（アナログゲインに応じたサイズのメモリに補正値を保持する例）
２．第２の実施の形態（アナログゲインに応じたサイズのメモリの配列を変更し、補正値を保持する例）
３．移動体への応用例

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号に同期して、光電変換によりフレームを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。

ＤＳＰ回路１２０は、固体撮像素子２００からのフレームに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後のフレームをバス１５０を介してフレームメモリ１６０などに出力する。

表示部１３０は、フレームを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。

バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。

フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、フレームなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。

図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、テスト信号源２２０、ＤＡＣ２３０、タイミング制御回路２４０、画素アレイ部２５０、入力切替部２７０、カラム信号処理部２８０、および、画像処理部３００を備える。

また、画素アレイ部２５０には、複数の画素２６０が二次元格子状に配列される。以下、所定の水平方向に配列された画素２６０の集合を「行」と称し、水平方向に垂直な方向に配列された画素２６０の集合を「列」または「カラム」と称する。

タイミング制御回路２４０は、垂直同期信号Ｖｓｙｎｃに同期して垂直走査回路２１０、ＤＡＣ２３０やカラム信号処理部２８０の動作タイミングを制御するものである。また、タイミング制御回路２４０には、連続する複数のフレームを含む動画の撮像開始を指示する撮像開始信号が入力される。撮像開始信号は、例えば、外部のホストコンピュータ（不図示）により生成される。

垂直走査回路２１０は、行を順に選択して駆動し、アナログの画素信号を入力切替部２７０に出力させるものである。

画素２６０は、垂直走査回路２１０の制御に従って、光電変換により画素信号を生成するものである。画素２６０のそれぞれは、画素信号を垂直信号線２６９を介して入力切替部２７０へ出力する。

テスト信号源２２０は、画像処理部３００からの制御信号Ｔｉｎに従って、所定レベルの信号をテスト信号として生成し、入力切替部２７０に信号線２２９を介して供給するものである。テスト信号源２２０として、例えば、ＤＡＣ２３０と別途に設けられた補正用のＤＡＣが用いられる。

入力切替部２７０は、画像処理部３００の制御に従って、列ごとに、その列の画素信号とテスト信号とのいずれかを選択するものである。この入力切替部２７０は、選択した信号を入力信号としてカラム信号処理部２８０に信号線２７９を介して供給する。

ＤＡＣ２３０は、ＤＡ（Digital to Analog）変換により参照信号を生成して、カラム信号処理部２８０に信号線２３９を介して供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。

カラム信号処理部２８０は、参照信号を用いて、列ごとにアナログの入力信号をデジタル信号に変換するものである。このカラム信号処理部２８０は、デジタル信号を画像処理部３００に信号線２８９を介して供給する。

画像処理部３００は、デジタル信号を配列したフレームに対して所定の画像処理を行うものである。この画像処理は、固定パターンノイズを低減するための補正処理を含む。画像処理部３００は、処理後のフレームをＤＳＰ回路１２０へ供給する。

また、タイミング制御回路２４０と画像処理部３００とには、外部からの設定情報が入力される。この設定情報は、例えば、撮像中のアナログゲインなどの設定値を示す情報であり、ホストコンピュータなどにより生成される。

また、固体撮像素子２００内の上述の回路は、画素チップ２０１と回路チップ２０２とに分散して配置される。例えば、画素アレイ部２５０が画素チップ２０１に設けられ、画素アレイ部２５０以外の回路（カラム信号処理部２８０など）は、回路チップ２０２に配置される。なお、画素チップ２０１と回路チップ２０２とそれぞれに配置する回路は、この組み合わせに限定されない。例えば、画素アレイ部２５０と、入力切替部２７０と、カラム信号処理部２８０内のコンパレータとを画素チップ２０１に配置し、それ以外の回路を回路チップ２０２に配置することもできる。

［画素の構成例］
図４は、本技術の第１の実施の形態における画素２６０の一構成例を示す回路図である。この画素２６０は、光電変換素子２６１、転送トランジスタ２６２、リセットトランジスタ２６３、浮遊拡散層２６４、増幅トランジスタ２６５および選択トランジスタ２６６を備える。

光電変換素子２６１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２６２は、垂直走査回路２１０からの転送信号ＴＸに従って、光電変換素子２６１から浮遊拡散層２６４へ電荷を転送するものである。リセットトランジスタ２６３は、垂直走査回路２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２６４の電荷量を初期化するものである。

浮遊拡散層２６４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２６５は、浮遊拡散層２６４の電圧を増幅するものである。選択トランジスタ２６６は、垂直走査回路２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして出力するものである。列数をＮ（Ｎは、整数）として、第ｎ（ｎは、１乃至Ｎの整数）列の画素信号は、垂直信号線２６９−ｎを介して入力切替部２７０に伝送される。

なお、画素２６０の回路は、光電変換により画素信号を生成することができるものであれば、同図に例示したものに限定されない。

［入力切替部の構成例］
図５は、本技術の第１の実施の形態における入力切替部２７０の一構成例を示す回路図である。この入力切替部２７０は、複数のセレクタ２７１を備える。セレクタ２７１は、列ごとに設けられる。列数がＮである場合、Ｎ個のセレクタ２７１が配列される。

セレクタ２７１は、画像処理部３００からの入力切替信号ＳＷｉｎに従って、対応する列の画素信号ＳＩＧと、テスト信号源２２０からのテスト信号Ｔｏｕｔとのいずれかを選択するものである。第ｎ列のセレクタ２７１の２つの入力端子の一方は、垂直信号線２６９−ｎを介して画素アレイ部２５０に接続され、他方は、信号線２２９を介してテスト信号源２２０に接続される。また、第ｎ列のセレクタ２７１の出力端子は、信号線２７９−ｎを介してカラム信号処理部２８０に接続される。セレクタ２７１は、選択した信号を入力信号Ａｉｎとして出力する。

［カラム信号処理部の構成例］
図６は、本技術の第１の実施の形態におけるカラム信号処理部２８０の一構成例を示すブロック図である。このカラム信号処理部２８０は、複数のＡＤＣ２８１を備える。ＡＤＣ２８１は、列ごとに設けられる。列数がＮである場合、Ｎ個のＡＤＣ２８１が配列される。

ＡＤＣ２８１は、対応する列のアナログの入力信号Ａｉｎをデジタル信号Ｄｏｕｔに変換するものである。このＡＤＣ２８１は、コンパレータ４００およびカウンタ２８２を備える。

コンパレータ４００は、参照信号ＲＭＰと、対応する列の入力信号Ａｉｎとを比較するものである。このコンパレータ４００は、比較結果ＣＭＰをカウンタ２８２に供給する。また、コンパレータ４００には、タイミング制御回路２４０からのオートゼロ信号ＡＺと、画像処理部３００からの容量比制御信号Ｇｃｔｒｌとが入力される。ここで、容量比制御信号Ｇｃｔｒｌは、容量比の切り替えによりＡＤＣ２８１のアナログゲインを制御するための信号である。

カウンタ２８２は、タイミング制御回路２４０の制御に従って、比較結果ＣＭＰが反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２８２は、計数値を示す信号をデジタル信号Ｄｏｕｔとして画像処理部３００に供給する。なお、カウンタ２８２は、特許請求の範囲に記載のデジタル信号生成部の一例である。

同図に例示したように、コンパレータ４００およびカウンタ２８２によりＡＤ変換を行うＡＤＣ２８１は、シングルスロープ型のＡＤＣと呼ばれる。

なお、コンパレータ４００を用いてＡＤ変換を行うものであれば、逐次比較型など、シングルスロープ型以外のＡＤＣをＡＤＣ２８１として配置することもできる。逐次比較型のＡＤＣを配置する場合、カウンタ２８２の代わりに、ＳＡＲ（Successive Approximation Register）ロジック回路と、レジスタとが配置される。このＳＡＲロジック回路は、比較結果ＣＭＰに基づいて入力信号に近似するような参照信号の値を求め、その値に参照信号を更新させるためのＤＡＣ制御信号を生成する。レジスタは、比較結果を配列したデジタル信号とＤＡＣ制御信号とを保持し、ＤＡＣ２３０にＤＡＣ制御信号を出力しつつ、デジタル信号を画像処理部３００に出力する。

［コンパレータの構成例］
図７は、本技術の第１の実施の形態におけるコンパレータ４００の一構成例を示す回路図である。このコンパレータ４００には、容量比切替回路４１０と差動増幅回路４３０とが配置される。容量比切替回路４１０は、スイッチ４１１乃至４１５などの所定数のスイッチと、容量４１６乃至４２１などの複数の容量とを備える。

容量４１６乃至４２１の一端は、ノード４２２に共通に接続される。容量４１６の他端は、信号線２７９−ｎを介して入力切替部２７０に接続され、容量４２１の他端は、信号線２３９を介してＤＡＣ２３０と接続される。

スイッチ４１１は、容量比制御信号Ｇｃｔｒｌに従って容量４１６の他端と、容量４１７の他端との間の経路を開閉するものである。スイッチ４１２は、容量比制御信号Ｇｃｔｒｌに従って容量４１７の他端と、容量４１８の他端との間の経路を開閉するものである。スイッチ４１３は、容量比制御信号Ｇｃｔｒｌに従って容量４１８の他端と、容量４１９の他端との間の経路を開閉するものである。スイッチ４１４は、容量比制御信号Ｇｃｔｒｌに従って容量４１９の他端と、容量４２０の他端との間の経路を開閉するものである。スイッチ４１５は、容量比制御信号Ｇｃｔｒｌに従って容量４２０の他端と、容量４２１の他端との間の経路を開閉するものである。

画像処理部３００は、容量比制御信号Ｇｃｔｒｌにより、スイッチ４１１乃至４１５のいずれかのみを開状態にし、残りを閉状態に制御する。この制御により、垂直信号線側の信号線２７９−ｎとノード４２２との間に挿入された容量の合成容量と、ランプ信号側の信号線２３９とノード４２２との間に挿入された容量の合成容量との容量比が変更される。以下、垂直信号線側の合成容量を「ＶＳＬ側容量」と称し、ランプ信号側の合成容量を「ランプ側容量」と称する。同図において、画像処理部３００は、５つのスイッチの制御により容量比を５段階に切り替えることができる。

なお、容量比を５段階としているが、画像処理部３００は、５段階以外の複数の段階に容量比を切り替えることもできる。段階数をＭ（Ｍは、整数）とすると、Ｍ個のスイッチとＭ＋１個の容量とが容量比切替回路４１０に配置される。

また、容量４１６の容量値は最も大きく、容量４１７乃至４２１のそれぞれの容量値は同一に設定される。なお、容量４１６乃至４２１のそれぞれの容量値は、任意の値に設定することができる。

容量４４０は、所定の基準電圧ＶＳＨを保持するものである。

差動増幅回路４３０は、ノード４２２の電圧と、基準電圧ＶＳＨとの差分を増幅するものである。この差動増幅回路４３０は、ｐＭＯＳトランジスタ４３１および４３２と、オートゼロスイッチ４３６および４３７と、ｎＭＯＳトランジスタ４３３乃至４３５とを備える。

ｐＭＯＳトランジスタ４３１および４３２は、電源に並列に接続される。ｐＭＯＳトランジスタ４３１のゲートは、自身のドレインとｐＭＯＳトランジスタ４３２のゲートとに接続される。

ｎＭＯＳトランジスタ４３３のドレインは、ｐＭＯＳトランジスタ４３１に接続され、ソースは、コモンノードに接続される。また、ｎＭＯＳトランジスタ４３３のゲートは、ノード４２２に接続される。ｎＭＯＳトランジスタ４３４のドレインは、ｐＭＯＳトランジスタ４３２に接続され、ソースは、コモンノードに接続される。また、ｎＭＯＳトランジスタ４３４のゲートは、容量４４０に接続される。

ｎＭＯＳトランジスタ４３５は、コモンノードと接地端子との間に挿入され、ゲートには、所定のバイアス電圧Ｖｂｉａｓが入力される。

オートゼロスイッチ４３６は、タイミング制御回路２４０からのオートゼロ信号ＡＺに従ってｎＭＯＳトランジスタ４３３のドレインおよびゲートの間を短絡するものである。オートゼロスイッチ４３７は、オートゼロ信号ＡＺに従ってｎＭＯＳトランジスタ４３４のドレインおよびゲートの間を短絡するものである。

また、ｐＭＯＳトランジスタ４３２およびｎＭＯＳトランジスタ４３４の接続点からは、比較結果ＣＭＰがカウンタ２８２へ出力される。

同図に例示した構成のコンパレータ４００には、ＡＤ変換期間内に、時間の経過とともにレベルが増大するランプ信号が参照信号ＲＭＰとして入力される。

図８は、本技術の第１の実施の形態におけるゲインドメインごとのＶＳＬ側容量およびランプ側容量の一例を示す図である。

ここで、ＡＤＣ２８１のアナログゲインは、参照信号ＲＭＰ（ランプ信号）のスロープの傾きと、ＶＳＬ側容量およびランプ側容量の容量比とにより制御することができる。スロープの傾きを緩やかにするほど、アナログゲインが高くなる。また、容量比に応じてアナログゲインが増減する。スロープの傾きをＫ（Ｋは、整数）段階に制御し、容量比をＭ段階に制御した場合、Ｋ×Ｍ段階のアナログゲインを実現することができる。これらのＫ×Ｍ個のアナログゲインを、容量比が互いに異なるＭ個のグループに分類し、それらのグループを以下、「ゲインドメイン」と称する。例えば、容量比を５段階に切り替えることができる場合、ゲインドメインｄ０乃至ｄ４の５つにアナログゲインをグループ化することができる。個々のゲインドメイン内においては、容量比が同一に設定され、スロープの傾きにより、複数段にアナログゲインが制御される。ホストコンピュータは、例えば、環境光の光量を測定し、測光量が高いほど、アナログゲインを低くする。

同図の縦軸は、ＶＳＬ側容量またはランプ側容量を示し、横軸はアナログゲインを示す。ゲインドメインｄ０において、ＶＳＬ側容量は、ランプ側容量と同一である。ゲインドメインｄ１乃至ｄ４では、ＶＳＬ側容量がランプ側容量より大きくなる。ＶＳＬ側容量が大きくなるほど、アナログゲインが大きくなる。

［画像処理部の構成例］
図９は、本技術の第１の実施の形態における画像処理部３００の一構成例を示すブロック図である。この画像処理部３００は、ゲイン誤差測定部３１０、補正値計算部３２０、記憶部３３０、セレクタ３４０、補正部３５０およびコントローラ３６０を備える。

セレクタ３４０は、コントローラ３６０からの出力切替信号ＳＷｏｕｔに従って、カラム信号処理部２８０からのデジタル信号Ｄｏｕｔをゲイン誤差測定部３１０および補正部３５０のいずれかに出力するものである。

ゲイン誤差測定部３１０は、セレクタ３４０からのデジタル信号から、アナログゲインの誤差を表すパラメータを測定するものである。ここで、カラムごとにＡＤＣ２８１を設けた場合、ＡＤＣ２８１のそれぞれのアナログゲインには誤差が生じることがあり、その誤差もカラム毎に異なることが多い。このカラム間の相対的なゲイン誤差に起因して、固定のパターンノイズが生じるおそれがある。アナログゲインの誤差は、例えば、コンパレータ４００内のアナログ回路の製品ばらつきや、経時劣化により生じる。そこで、ゲイン誤差測定部３１０は、アナログゲインを揃えるために、カラム毎およびゲインドメイン毎に複数回に亘って輝度レベルの誤差を測定し、それらを元にカラム間の相対的なゲイン誤差を求める。アナログゲインを得るためのＡＤ変換の回数は、ホストコンピュータからの設定情報により、サンプル数として設定される。そして、ゲイン誤差測定部３１０は、求めた誤差を測定データとして補正値計算部３２０に供給する。

また、ゲイン誤差測定部３１０は、コントローラ３６０からのサンプル数に基づいて更新パルスを生成し、測定データとともに補正値計算部３２０に供給する。この更新パルスは、補正値の更新タイミングを指示する信号である。

補正値計算部３２０は、測定データに基づいて、カラム毎およびゲインドメイン毎にアナログゲインの誤差を補正するための補正値を求めるものである。ここで、補正値は、アナログゲインの誤差を補正するためのゲイン補正係数ａの値と、オフセットの誤差を補正するためのオフセット補正係数ｂの値とを含む。カラム数がＮであり、ゲインドメイン数がＭである場合、Ｎ×Ｍ×２個の補正値が求められる。なお、オフセット補正係数は、必要に応じて演算される。

補正値計算部３２０は、求めた補正値（ゲイン補正係数およびオフセット補正係数）を記憶部３３０に格納する。また、補正値計算部３２０には、ゲイン誤差測定部３１０の測定対象のゲインドメインを示す測定対象ドメイン情報が入力される。補正値計算部３２０は、更新パルスに同期して、測定対象ドメイン情報の示すゲインドメインの補正値を更新する。

記憶部３３０は、カラム毎およびゲインドメイン毎に補正値を記憶するものである。

補正部３５０は、補正値によりセレクタ３４０からのデジタル信号を補正するものである。この補正部３５０には、補正対象のゲインドメインを示す補正対象ドメイン情報がコントローラ３６０により入力される。ｎ列目のデジタル信号Ｄｏｕｔが入力され、補正対象ドメイン情報がｍ（ｍは、０乃至Ｍ−１の整数）を示す場合、補正部３５０は、記憶部３３０から、ｎ列目のｍ個目のゲインドメインのゲイン補正係数ａおよびオフセット補正係数ｂを読み出す。そして、次の式により、デジタル信号Ｄｏｕｔを補正する。
Ｄｏｕｔ'＝Ｄｏｕｔ×ａ＋ｂ ・・・式１
上式において、Ｄｏｕｔ'は、補正後のデジタル信号を示す。

補正部３５０は、式１により求めたデジタル信号Ｄｏｕｔ'を配列した画像データ（フレーム）をＤＳＰ回路１２０に供給する。

コントローラ３６０は、キャリブレーションに関する制御を行うものである。このコントローラ３６０は、まず、フレームを生成する期間である映像期間の開始前において、補正値を演算させるための起動時処理を行う。この起動時処理において、コントローラ３６０は、入力切替信号ＳＷｉｎにより入力切替部２７０を制御してテスト信号を入力させる。また、コントローラ３６０は、出力切替信号ＳＷｏｕｔによりセレクタ３４０を制御してゲイン誤差測定部３１０へデジタル信号を出力させる。また、コントローラ３６０は、容量比制御信号Ｇｃｔｒｌによりコンパレータ４００を制御して、Ｍ個のゲインドメインのそれぞれに順に切り替えさせる。また、コントローラ３６０は、測定対象ドメイン情報により、補正値計算部３２０に、Ｍ個のゲインドメインのそれぞれの補正値を順に演算させる。

そして、映像期間内において、コントローラ３６０は、入力切替信号ＳＷｉｎにより画素信号を入力させ、出力切替信号ＳＷｏｕｔによりセレクタ３４０を制御して補正部３５０へデジタル信号を出力させる。また、コントローラ３６０は、容量比制御信号Ｇｃｔｒｌにより、設定情報の示すアナログゲインに対応するゲインドメインに切り替えさせる。また、コントローラ３６０は、補正対象ドメイン情報により、設定情報の示すアナログゲインに対応するゲインドメインの補正値によってデジタル信号を補正させる。

続いて、垂直ブランキング期間において、コントローラ３６０は、起動時処理で行った処理を分割して行う分割処理を実行する。分割処理において、コントローラ３６０は、入力切替信号ＳＷｉｎによりテスト信号を入力させ、出力切替信号ＳＷｏｕｔによりゲイン誤差測定部３１０へデジタル信号を出力させる。また、コントローラ３６０は、容量比制御信号Ｇｃｔｒｌによりコンパレータ４００を制御して、Ｍ個のゲインドメインのいずれかに切り替えさせる。また、コントローラ３６０は、測定対象ドメイン情報により、補正値計算部３２０に、Ｍ個のゲインドメインのいずれかの補正値を演算させる。なお、コントローラ３６０は、経時劣化の少ない場合などは、この分割処理を実行しなくてもよい。

起動時処理と分割処理とにおいて、コントローラ３６０は、設定情報の示すサンプル数をゲイン誤差測定部３１０に供給し、制御信号Ｔｉｎによりテスト信号源２２０を制御して、サンプル数分のテスト信号を生成させる。

上述したように、設定情報は、映像期間に設定するアナログゲインと、起動時処理および分割処理におけるサンプル数と、駆動モードとを含む。この駆動モードは、例えば、読み出すフレームの解像度や、読み出す範囲が異なる複数のモードのいずれかを示す。

図１０は、本技術の第１の実施の形態におけるゲイン誤差測定部３１０の一構成例を示すブロック図である。このゲイン誤差測定部３１０は、サンプル数カウンタ３１１、更新パルス生成部３１２、ゲイン演算部３１３およびオフセット演算部３１４を備える。

サンプル数カウンタ３１１は、セレクタ３４０から入力されるデジタル信号の個数をサンプル数として計数するものである。このサンプル数カウンタ３１１は、サンプル数を更新パルス生成部３１２に供給する。

更新パルス生成部３１２は、サンプル数カウンタ３１１により計数されたサンプル数に基づいて更新パルスを生成するものである。この更新パルス生成部３１２には、コントローラ３６０からの合計サンプル数および分割サンプル数が入力される。更新パルス生成部３１２には、起動時処理において、サンプル数が合計サンプル数になったときに更新パルスを生成して補正値計算部３２０に供給する。また、更新パルス生成部３１２には、分割処理において、サンプル数が分割サンプル数になるたびに更新パルスを生成して補正値計算部３２０に供給する。ここで、分割サンプル数は、分割処理において所定フレームに亘って取得される、ゲインドメイン毎のサンプル数の合計を意味する。

ゲイン演算部３１３は、カラム毎およびゲインドメイン毎に、輝度レベルの誤差を演算するものである。このゲイン演算部３１３は、カラム毎およびゲインドメイン毎に、傾きｇを次の式により演算する。
ｇ＝（Ｄｏｕｔ_Ｈ−Ｄｏｕｔ_Ｌ）／（Ａｉｎ_Ｈ−Ａｉｎ_Ｌ） ・・・式２
上式において、Ａｉｎ_Ｈは、ハイレベルの入力信号であり、Ａｉｎ_Lは、ローレベルの入力信号である。Ｄｏｕｔ_Ｈは、Ａｉｎ_Ｈに対応するデジタル信号であり、Ｄｏｕｔ_Ｌは、Ａｉｎ_Ｈに対応するデジタル信号である。

ゲイン演算部３１３は、ゲインドメイン毎およびカラム毎に傾きｇの統計量（平均や合計など）をＳＴｇとして演算する。第ｎ列のｍ個目のゲインドメインの統計量をＳＴｇ_{ｃｎ＿ｄｍ}とする。起動時処理においては、全てのゲインドメインについて、統計量ＳＴｇ_{ｃｎ＿ｄｍ}が演算される。一方、分割処理においては、フレームごとに、測定対象のゲインドメインについて、統計量ＳＴｇ_{ｃｎ＿ｄｍ}が演算される。

オフセット演算部３１４は、カラム毎およびゲインドメイン毎に、オフセットを演算するものである。このオフセット演算部３１４は、ゲインドメイン内において、カラムごとにオフセットを演算する。

オフセット演算部３１４は、ゲインドメイン毎およびカラム毎に、オフセットの統計量（平均や合計など）をＳＴоとして演算する。第ｎ列のｍ個目のゲインドメインの統計量ＳＴоをＳＴо_{ｃｎ＿ｄｍ}とする。

ゲイン演算部３１３およびオフセット演算部３１４は、演算結果を含むデータを測定データとして補正値計算部３２０に供給する。なお、ゲイン誤差測定部３１０は、ゲインの演算に加えて、オフセットの演算を行っているが、誤差の少ない場合などは、これを行わずにゲインの演算のみを行ってもよい。

［補正値計算部］
図１１は、本技術の第１の実施の形態における補正値計算部３２０の一構成例を示すブロック図である。この補正値計算部３２０は、ゲイン補正係数演算部３２１および削減処理部３２２を備える。削減処理部３２２は、減算器３２３およびデマルチプレクサ３２４と、複数のクリップ処理部３２５と、複数の小数桁削減部３２６とを備える。クリップ処理部３２５は、ゲインドメイン毎に設けられる。また、小数桁削減部３２６は、ゲインドメインｄ０乃至ｄＭ−２について、ゲインドメイン毎に設けられる。

ゲイン補正係数演算部３２１は、カラム毎およびゲインドメイン毎にゲイン補正係数ａを演算するものである。このゲイン補正係数演算部３２１は、コントローラ３６０からの測定対象ドメイン情報がゲインドメインｄ０を示す際に、そのゲインドメインｄ０において、全てのカラムの統計量ＳＴｇ_{ｃｎ＿ｄｍ}の平均値を目標値ＡＶＧｇ_ｄ０として演算する。そして、ゲイン補正係数演算部３２１は、カラム毎に、ＡＶＧｇ_ｄ０／ＳＴｇ_{ｃｎ＿ｄｍ}をゲイン補正係数ａとして演算する。

また、測定対象ドメイン情報がゲインドメインｄ１以降を示す際に、ゲイン補正係数演算部３２１は、測定対象のそれぞれのゲインドメインについて演算を行う。ゲイン補正係数演算部３２１は、ゲインドメインｄ１以降において、アナログゲインのリニアリティが得られるように、ゲインドメインｄｍの全てのカラムの統計量ＳＴｇ_{ｃｎ＿ｄｍ}の平均値を、ゲインドメインｄ０の目標値ＡＶＧｇ_ｄ０を基準にして修正する。そして、ゲイン補正係数演算部３２１は、修正後の平均値をゲインドメインｄｍの目標値ＡＶＧｇ_ｄｍとして、カラム毎に、ＡＶＧｇ_ｄｍ／ＳＴｇ_{ｃｎ＿ｄｍ}をゲイン補正係数ａとして演算する。第ｎ列のｍ個目のゲインドメインのゲイン補正係数をａ_{ｃｎ＿ｄｍ}とする。

ゲイン補正係数演算部３２１は、演算したゲイン補正係数ａ_{ｃｎ＿ｄｍ}を更新パルスに同期して減算器３２３に出力する。

減算器３２３は、ゲイン補正係数ａ_{ｃｎ＿ｄｍ}から所定値を減算することにより、ゲイン補正係数の整数部を削減するものである。例えば、ゲイン補正係数が「１」前後の値である場合、「１」が減算される。この減算器３２３は、減算により得られたゲイン補正係数の小数部をデマルチプレクサ３２４へ供給する。

デマルチプレクサ３２４は、測定対象ドメイン情報の示すゲインドメインに対応するクリップ処理部３２５へ、減算器３２３からの小数部を供給するものである。

クリップ処理部３２５は、小数部の値を所定の範囲内に制限するクリップ処理を行うものである。ゲインドメインｄ０乃至ｄＭ−２に係るクリップ処理部３２５は、クリップ処理後の小数部を、対応する小数桁削減部３２６に供給する。ゲインドメインｄＭ−１に係るクリップ処理部３２５は、クリップ処理後の小数部を、そのまま記憶部３３０に出力する。

小数桁削減部３２６は、クリップ処理後の小数部の桁数を、アナログゲインに応じた値に削減するものである。ゲインドメイン内のアナログゲインの統計量（平均値や合計値など）が大きいほど、少ない桁数に削減される。例えば、ゲインドメインｄ０の統計量が最も小さく、ゲインドメインｄ１以降は、徐々に大きくなる場合を考える。この場合、ゲインドメインｄ０の削減量が最も大きく、ゲインドメインｄ１以降は、削減量が徐々に少なくなる。小数桁削減部３２６は、桁数削減後の小数部をｆ_{ｃｎ＿ｄｍ}として記憶部３３０に保持させる。なお、全てのゲインドメインにおいて、削減処理部３２２は、ゲイン補正係数の整数部を削減し、ゲインドメインｄＭ−１を除き、小数桁を削減しているが、この削減方法に限定されない。ゲイン補正係数が大きな値である場合は、全てのゲインドメインにおいて、削減処理部３２２がゲイン補正係数の整数桁の一部を削減することもできる。一方、ゲイン補正係数が小さい場合には、全てのゲインドメインにおいて、削減処理部３２２が、ゲイン補正係数の整数部と小数桁の一部とを削減することもできる。

また、補正値計算部３２０は、必要に応じてオフセット補正係数をさらに演算し、記憶部３３０に保持させる。なお、同図において、オフセット補正係数を演算する回路は省略されている。

図１２は、本技術の第１の実施の形態におけるクリップ処理部３２５の入力値および出力値の関係の一例を示すグラフである。同図における横軸は、クリップ処理部３２５の入力値を示し、縦軸は、クリップ処理部３２５の出力値を示す。

同図に例示するように、クリップ処理部３２５は、入力値が所定の上限値ＭＡＸを超える場合に、その入力値の代わりに上限値ＭＡＸを出力値として出力する。また、クリップ処理部３２５は、入力値が所定の下限値ＭＩＮを下回る場合に、その入力値の代わりに下限値ＭＩＮを出力値として出力する。入力値が下限値ＭＩＮ以上、上限値ＭＡＸ以下の場合、入力値がそのまま出力値として出力される。このクリップ処理により、小数部の値は、下限値ＭＩＮから上限値ＭＡＸまでの範囲内に制限される。

［記憶部の構成例］
図１３は、本技術の第１の実施の形態における記憶部３３０の一構成例を示すブロック図である。この記憶部３３０には、複数のメモリ３３１が所定のＸ方向に配列される。メモリ３３１は、ゲインドメインごとに設けられる。ｍ個目のゲインドメインに対応するメモリ３３１を以下、「メモリ＃ｍ」とする。メモリ３３１として、例えば、ＳＲＡＭ（Static Random Access Memory）が用いられる。

メモリ＃ｍには、ｍ個目のゲインドメインのゲイン補正係数の小数部ｆ_{ｃｎ＿ｄｍ}が保持される。前述したように、それぞれのゲインドメインにおいて、カラム毎にゲイン補正係数が演算されるため、メモリ＃ｍのそれぞれには、カラム数をＮとすると、Ｎ個の小数部ｆ_{ｃｎ＿ｄｍ}が保持される。これらの小数部ｆ_{ｃｎ＿ｄｍ}は、Ｘ方向に垂直なＹ方向に配列される。

また、Ｍ個のメモリ３３１のそれぞれのＸ方向の物理的なサイズは、保持する小数部ｆ_{ｃｎ＿ｄｍ}の桁数に応じた値に設定される。前述したように小数部ｆ_{ｃｎ＿ｄｍ}の桁数は、ゲインドメインに応じて削減されているため、Ｍ個のメモリ３３１のそれぞれのＸ方向のサイズは、異なるものとなる。ｍ個目のメモリ３３１のＸ方向のサイズを以下、Ｘ_ｍとする。小数部ｆ_{ｃｎ＿ｄｍ}の２進数表記の桁数をＷ_ｍとすると、サイズＸ_ｍは、Ｗ_ｍに比例する値となる。一方、Ｍ個のメモリ３３１のそれぞれのＹ方向の物理的なサイズＹは略同一であり、列数であるＮに比例する値である。ここで、略同一は、サイズが完全一致する場合、または、サイズ間の差が所定値以内である場合を意味する。なお、全てのゲインドメインにおいて、削減処理部３２２がゲイン補正係数の整数桁の一部を削減する場合、最大で、残りの整数桁と小数部とがメモリ３３１に保持される。一方、全てのゲインドメインにおいて、削減処理部３２２が、ゲイン補正係数の整数部と小数桁の一部とを削減する場合、最大で、残りの小数桁がメモリ３３１に保持される。

また、メモリ＃０乃至メモリ＃Ｍ−１は、最もサイズの小さいメモリ＃０を起点とすると、Ｘ方向において昇順に配列される。逆にメモリ＃Ｍ−１を起点と考えると、降順に配列される。

なお、記憶部３３０には、必要に応じてオフセット補正係数がさらに保持される。オフセット補正係数を保持するメモリは同図において省略されている。

また、メモリの配列方法は、昇順に限定されない。例えば、図１４に例示するように、それぞれのＸ方向の合計サイズが略同一となる複数対のメモリ＃ｍを所定の順序で配列することもできる。

図１５は、本技術の第１の実施の形態における補正値計算部３２０の処理の一例を示す図である。同図におけるａは、ゲインドメインｄ０のゲイン補正係数に対する処理の一例を示す図である。同図におけるｂは、ゲインドメインｄ０乃至ｄ６の削減後のゲイン補正係数の一例である。

同図におけるａに例示するように、ゲインドメインｄ０において、２進数表記で「１．００００００１０１１０１」の値がゲイン補正係数ａ_{ｃｎ＿ｄ０}として演算されたものとする。補正値計算部３２０は、そのゲイン補正係数ａ_{ｃｎ＿ｄ０}から「１」を減算して「０．００００００１０１１０１」とする。また、減算後の符号を示す符号ビットＳが生成される。

そして、補正値計算部３２０は、クリップ処理を行い、小数桁の第１桁から第６桁を削減し、「１０１１０１」とする。

アナログゲインが小さいほど、ＡＤ変換後のデジタル信号の誤差は比較的小さくなり、その誤差を補正するためのゲイン補正係数の絶対値も小さな値となる。したがって、補正値計算部３２０は、アナログゲインが小さいほど、大きな桁数を削減し、小数部のダイナミックレンジを小さくすることができる。アナログゲインに応じてゲイン補正係数の桁数を削減（言い換えれば、ダイナミックレンジを小さく）してメモリ３３１に保持させることにより、必要なメモリ３３１のサイズを削減することができる。

同図におけるｂに例示するように、例えば、ゲインドメインの個数を７個とし、削減前の小数桁を１２桁とし、ｍ個目のゲインドメインにおいて削減する桁を、（６−ｍ）桁までとする。この場合、サイズが最小の０個目のメモリ＃０には、符号ビットＳも含めて、カラム毎に７ビットのデータが保持される。メモリ＃１には、符号ビットＳも含めて、カラム毎に８ビットのデータが保持される。以下、１ビットずつデータサイズが大きくなり、サイズが最大のメモリ＃６には、符号ビットＳも含めて、カラム毎に１３ビットのデータが保持される。これらのメモリ＃０乃至＃６に保持されるビット数の合計は、等差数列の和の公式を用いて下記の式により求められる。
（７／２）×（７＋１３）×Ｎ＝７０×Ｎ ・・・式３

一方、桁数を削減せずに保持する比較例を想定する。この比較例では、全てのメモリ＃ｍのそれぞれには、符号ビットＳも含めて、カラム毎に１３ビットのデータが保持される。この場合、メモリ＃０乃至＃６に保持されるビット数の合計は、下記の式により求められる。
１３×７×Ｎ＝９１×Ｎ ・・・式４

式３および式４に例示するように、アナログゲインに応じたサイズのメモリ３３１を用いることにより、比較例よりもメモリの容量を削減することができる。メモリの物理的なサイズは容量に比例するため、容量の削減により、サイズを削減することができる。

［補正部の構成例］
図１６は、本技術の第１の実施の形態における補正部３５０の一構成例を示すブロック図である。この補正部３５０は、複数の桁数拡張部３５１と、マルチプレクサ３５２と、加算器３５３と、乗算器３５４とを備える。桁数拡張部３５１は、小数桁が削減されないゲインドメインｄＭ−１以外の全てのゲインドメインについて設けられる。

桁数拡張部３５１は、対応するゲインドメインのゲイン補正係数の小数部ｆ_{ｃｎ＿ｄｍ}の桁数をゼロパディングなどにより所定値に拡張するものである。この桁数拡張部３５１は、拡張後の小数部をマルチプレクサ３５２に供給する。なお、全てのゲインドメインにおいて、削減処理部３２２がゲイン補正係数の整数桁の一部を削減する場合、桁数拡張部３５１は、その一部の整数桁と小数桁とを拡張対象とする。一方、全てのゲインドメインにおいて、削減処理部３２２が、ゲイン補正係数の整数部と小数桁の一部とを削減する場合、桁数拡張部３５１は、その一部の小数桁を拡張対象とする。

マルチプレクサ３５２には、ゲインドメインｄＭ−１の小数部と、桁数拡張部３５１のそれぞれからの小数部とが入力される。マルチプレクサ３５２には、コントローラ３６０からの補正対象ドメイン情報の示すゲインドメインに対応する小数部を選択し、加算器３５３に供給する。

加算器３５３は、マルチプレクサ３５２からの小数部に、削減した整数部（「１」など）を加算するものである。加算器３５３は、加算結果を乗算器３５４に供給する。

乗算器３５４は、加算器３５３の加算結果と、セレクタ３４０からのフレーム内のデジタル信号とを乗算するものである。この乗算により、整数部の削減前のゲイン補正係数によりデジタル信号を補正した結果が得られる。乗算器３５４は、演算結果を補正後のデジタル信号としてＤＳＰ回路１２０に出力する。

なお、補正部３５０は、必要に応じてオフセット係数を用いた補正を行う。同図において、オフセット係数による補正を行う回路は省略されている。また、補正部３５０は、さらにディザ処理を行うこともできる。

図１７は、本技術の第１の実施の形態におけるアナログゲインの誤差の補正方法を説明するための図である。画素２６０は、画素信号ＳＩＧを生成し、テスト信号源２２０は、所定レベル（ハイレベルまたはローレベル）のテスト信号Ｔｏｕｔを生成する。

入力切替部２７０内のセレクタ２７１は、入力切替信号ＳＷｉｎに従って、テスト信号Ｔｏｕｔと対応する列の画素信号ＳＩＧとのいずれかを選択し、入力信号Ａｉｎとして、対応する列のＡＤＣ２８１に供給する。

ＡＤＣ２８１は、複数のアナログゲインのうち、容量比制御信号Ｇｃｔｒｌにより選択されたアナログゲインによって、アナログの入力信号Ａｉｎを増減し、増減した入力信号Ａｉｎをデジタル信号Ｄｏｕｔに変換する。

セレクタ３４０は、出力切替信号ＳＷｏｕｔに従ってゲイン誤差測定部３１０および補正部３５０のいずれかを出力先として選択し、デジタル信号Ｄｏｕｔを出力する。

ゲイン誤差測定部３１０は、アナログゲインやオフセットの誤差を補正するために、カラム毎およびゲインドメイン毎にアナログゲインおよびオフセットを測定し、測定データとして補正値計算部３２０に供給する。

補正値計算部３２０内のゲイン補正係数演算部３２１は、テスト信号Ｔｏｕｔ（入力）とデジタル信号Ｄｏｕｔ（出力）とに基づいて、カラム毎およびゲインドメイン毎に、アナログゲインの誤差を補正するためのゲイン補正係数を演算する。

そして、削減処理部３２２は、ゲイン補正係数の桁数を、対応するアナログゲインに応じた値に削減し、複数のメモリ３３１のうち削減後の桁数に応じたサイズのメモリに保持させる。

そして、補正部３５０は、出力された補正値（ゲイン補正係数など）によりデジタル信号Ｄｏｕｔを補正する。この補正により、カラムごとのアナログゲインのばらつきに起因する縦筋状の固定パターンノイズを除去することができる。

［固体撮像素子の動作例］
図１８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この固体撮像素子２００の動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。

固体撮像素子２００内のカラム信号処理部２８０は、ゲインドメインの全てについて、テスト信号をＡＤ変換する（ステップＳ９０１）。ゲイン誤差測定部３１０は、カラム毎およびゲインドメイン毎にゲイン誤差を測定する（ステップＳ９０２）。そして、補正値計算部３２０は、カラム毎およびゲインドメイン毎に補正値を演算し、記憶部３３０に保持させる（ステップＳ９０３）。

そして、映像期間内にカラム信号処理部２８０は、全画素の画素信号をＡＤ変換してフレームを生成する（ステップＳ９０４）。補正部３５０は、そのフレーム内のデジタル信号を補正値により補正する（ステップＳ９０５）。

続いて、垂直ブランキング期間内にカラム信号処理部２８０は、測定対象のゲインドメインについて、テスト信号をＡＤ変換する（ステップＳ９０６）。ゲイン誤差測定部３１０は、そのゲインドメインについてカラム毎にゲイン誤差を測定する（ステップＳ９０７）。

補正値計算部３２０は、更新パルスが生成されたか否かを判断する（ステップＳ９０８）。更新パルスが生成されていない場合に（ステップＳ９０８：Ｎｏ）、固体撮像素子２００は、ステップＳ９０４以降を繰り返す。

一方、更新パルスが生成された場合に（ステップＳ９０８：Ｙｅｓ）、補正値計算部３２０は、補正対象のゲインドメインについてカラム毎に補正値を演算し、演算結果により更新を行う（ステップＳ９０９）。ステップＳ９０９の後に固体撮像素子２００は、ステップＳ９０４以降を繰り返し実行する。

なお、固体撮像素子２００は、経時劣化の少ない場合などにおいて、分割処理を実行しなくてもよい。分割処理を実行しない場合、図１９に例示するように、ステップＳ９０６乃至Ｓ９０９が実行されず、ステップＳ９０５の後に、ステップＳ９０４以降が繰り返し実行される。

このように、本技術の第１の実施の形態によれば、削減処理部３２２が、ゲイン補正係数の桁数をアナログゲインに応じて削減するため、桁数を変えない場合と比較して、必要なメモリの容量を削減することができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、記憶部３３０内においてＸ方向に複数のメモリ３３１を配列していたが、この配列では、メモリ３３１の個数の増大に応じて、記憶部３３０のＸ方向のサイズが長くなるおそれがある。この第２の実施の形態の記憶部３３０は、メモリ３３１の配列を変えて、Ｘ方向のサイズを削減した点において第１の実施の形態と異なる。

図２０は、本技術の第２の実施の形態における記憶部３３０の一構成例を示すブロック図である。この第２の実施の形態の記憶部３３０において、Ｍ個のメモリ３３１は、２つのグループにグループ化される。２つのグループの一方の個数をＫ（Ｋは、Ｍ−１未満の整数）個とする。その一方のグループには、メモリ＃０乃至＃Ｋ−１がＸ方向に配列される。また、他方のグループには、残りのメモリ＃Ｋ乃至＃Ｍ−１がＸ方向に配列される。

メモリ＃０乃至＃Ｋ−１のそれぞれのＹ方向のサイズは、略同一であり、そのサイズをＹ_１とする。また、メモリ＃０乃至＃Ｋ−１のそれぞれのＸ方向のサイズは異なり、アナログゲインに応じた値となる。

メモリ＃Ｋ乃至＃Ｍ−１のそれぞれのＹ方向のサイズは、略同一であり、そのサイズをＹ_２とする。このＹ_２は、Ｙ_１より大きな値に設定される。メモリ＃Ｋでは、Ｙ方向のサイズを大きくした分、そのＸ方向のサイズＸ_Ｋは、メモリ＃Ｋ−１のＸ_Ｋ−１よりも小さな値となる。例えば、メモリ＃Ｋの小数部の２進数表記の桁数をＷ_Ｋとすると、そのＸ方向のサイズＸ_Ｋは、Ｗ_Ｋ×（Ｙ_１／Ｙ_２）に比例した値に設定される。また、メモリ＃Ｋ乃至＃Ｍ−１のそれぞれのＸ方向のサイズは異なり、アナログゲインに応じた値となる。

同図に例示するように、Ｍ個のメモリ３３１をＹ方向のサイズの異なる２つのグループに分け、各グループにおいてＸ方向にメモリ３３１を配列したため、記憶部３３０のＸ方向のサイズを削減することができる。

このように、本技術の第２の実施の形態では、Ｍ個のメモリ３３１をＹ方向のサイズの異なる２つのグループに分け、それぞれのグループにおいてメモリ３３１をＸ方向に配列したため、記憶部３３０のＸ方向のサイズを削減することができる。

［変形例］
上述の第２の実施の形態では、Ｍ個のメモリ３３１をＹ方向のサイズの異なる２つのグループに分け、それぞれのグループにおいてメモリ３３１をＸ方向に配列していた。しかし、この配列では、メモリ３３１のＸ方向のサイズが異なるものとなる。この第２の実施の形態の変形例の記憶部３３０は、メモリ３３１の配列を変えて、Ｘ方向のサイズを揃えた第１の実施の形態と異なる。

図２１は、本技術の第２の実施の形態における記憶部３３０の一構成例を示すブロック図である。この第２の実施の形態の変形例の記憶部３３０において、メモリ３３１のそれぞれのＸ方向のサイズは略同一であり、Ｙ方向のサイズがアナログゲインに応じた値である。そして、複数対のメモリ３３１が所定の順序でＸ方向に配列される。それぞれの組において一対のメモリは、Ｙ方向に配列され、それぞれの組のＹ方向の合計サイズは、略同一である。

同図に例示したように、Ｙ方向の合計サイズが略同一となる複数対のメモリ３３１をＸ方向に配列することにより、それぞれのメモリ３３１のＸ方向のサイズを略同一に揃えることができる。

このように、本技術の第２の実施の形態の変形例では、Ｙ方向の合計サイズが略同一となる複数対のメモリ３３１をＸ方向に配列したため、それぞれのメモリ３３１のＸ方向のサイズを略同一に揃えることができる。

＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２３は、撮像部１２０３１の設置位置の例を示す図である。

図２３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、メモリのサイズを削減することがきるため、システム全体のコストを低減することが可能になる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
サイズの異なる複数のメモリと、
前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、
前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減して前記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部と
を具備する固体撮像素子。
（２）前記複数のメモリは、所定方向に配列され、
前記複数のメモリのそれぞれの前記所定方向のサイズは互いに異なり、
前記複数のメモリのそれぞれの前記所定方向に垂直な方向のサイズは略同一である
前記（１）記載の固体撮像素子。
（３）前記複数のメモリは、２つのグループにグループ化され、
前記２つのグループのそれぞれに属する所定数のメモリは、互いに所定方向のサイズが異なり、前記所定方向に配列され、
前記２つのグループの一方の前記所定方向に垂直な方向のサイズは、他方と異なる
前記（１）記載の固体撮像素子。
（４）前記複数のメモリのそれぞれの所定方向のサイズは略同一であり、
前記複数のメモリのそれぞれの前記所定方向に垂直な方向のサイズは互いに異なり、
各々が一対のメモリからなる複数の組が前記所定方向に配列され、
前記一対のメモリは、前記垂直な方向に配列され、
前記複数の組のそれぞれの前記垂直な方向のサイズの合計は略同一である
前記（１）記載の固体撮像素子。
（５）前記削減処理部は、前記アナログゲインが小さいほど多くの桁数を削減する
前記（１）から（４）のいずかに記載の固体撮像素子。
（６）所定レベルのテスト信号と画素信号とのいずれかを前記アナログ信号として前記アナログデジタル変換器に入力する入力切替部と、
前記保持されたゲイン補正係数により前記デジタル信号の補正を行う補正部と
をさらに具備し、
前記ゲイン補正係数演算部は、前記テスト信号および前記デジタル信号から前記ゲイン補正係数を演算する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記補正部は、前記保持されたゲイン補正係数の桁数を所定値に拡張して補正を行う前記（６）の固体撮像素子。
（８）前記アナログデジタル変換器は、
前記アナログ信号と所定のランプ信号とを比較して比較結果を出力するコンパレータと、
前記比較結果に基づいて前記デジタル信号を生成するデジタル信号生成部と
を備え、
前記コンパレータは、
所定の基準電圧と所定ノードの電圧との差分を増幅して前記比較結果として出力する差動増幅回路と、
前記所定ノードと前記入力切替部との間に挿入された垂直信号線側容量と、
前記所定ノードと前記ランプ信号を生成するデジタルアナログ変換器との間に挿入されたランプ側容量と、
前記垂直信号線側容量と前記ランプ側容量との容量比を所定の制御信号に従って変更するスイッチと
を備え、
前記複数のアナログゲインは、前記容量比が互いに異なる複数のゲインドメインにグループ化され、
前記複数のメモリのそれぞれには、互いに異なるアナログゲインに対応する前記ゲイン補正係数が保持される
前記（６）または（７）に記載の固体撮像素子。
（９）複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
サイズの異なる複数のメモリと、
前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、
前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減して前記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部と、
前記保持されたゲイン補正係数により補正されたデジタル信号を配列した画像信号を処理する画像信号処理部と
を具備する撮像装置。
（１０）複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算手順と、
前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減してサイズの異なる複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理手順と
を具備する固体撮像素子の制御方法。

１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 画素チップ
２０２ 回路チップ
２１０ 垂直走査回路
２２０ テスト信号源
２３０ ＤＡＣ
２４０ タイミング制御回路
２５０ 画素アレイ部
２６０ 画素
２６１ 光電変換素子
２６２ 転送トランジスタ
２６３ リセットトランジスタ
２６４ 浮遊拡散層
２６５ 増幅トランジスタ
２６６ 選択トランジスタ
２７０ 入力切替部
２７１、３４０ セレクタ
２８０ カラム信号処理部
２８１ ＡＤＣ
２８２ カウンタ
３００ 画像処理部
３１０ ゲイン誤差測定部
３１１ サンプル数カウンタ
３１２ 更新パルス生成部
３１３ ゲイン演算部
３１４ オフセット演算部
３２０ 補正値計算部
３２１ ゲイン補正係数演算部
３２２ 削減処理部
３２３ 減算器
３２４ デマルチプレクサ
３２５ クリップ処理部
３２６ 小数桁削減部
３３０ 記憶部
３３１ メモリ
３５０ 補正部
３５１ 桁数拡張部
３５２ マルチプレクサ
３５３ 加算器
３５４ 乗算器
３６０ コントローラ
４００ コンパレータ
４１０ 容量比切替回路
４１１〜４１５ スイッチ
４１６〜４２１、４４０ 容量
４３０ 差動増幅回路
４３１、４３２ ｐＭＯＳトランジスタ
４３３〜４３５ ｎＭＯＳトランジスタ
４３６、４３７ オートゼロスイッチ
１２０３１ 撮像部

Claims (10)

1. 複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
   サイズの異なる複数のメモリと、
   前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、
   前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減して前記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部と
   を具備する固体撮像素子。
2. 前記複数のメモリは、所定方向に配列され、
   前記複数のメモリのそれぞれの前記所定方向のサイズは互いに異なり、
   前記複数のメモリのそれぞれの前記所定方向に垂直な方向のサイズは略同一である
   請求項１記載の固体撮像素子。
3. 前記複数のメモリは、２つのグループにグループ化され、
   前記２つのグループのそれぞれに属する所定数のメモリは、互いに所定方向のサイズが異なり、前記所定方向に配列され、
   前記２つのグループの一方の前記所定方向に垂直な方向のサイズは、他方と異なる
   請求項１記載の固体撮像素子。
4. 前記複数のメモリのそれぞれの所定方向のサイズは略同一であり、
   前記複数のメモリのそれぞれの前記所定方向に垂直な方向のサイズは互いに異なり、
   各々が一対のメモリからなる複数の組が前記所定方向に配列され、
   前記一対のメモリは、前記垂直な方向に配列され、
   前記複数の組のそれぞれの前記垂直な方向のサイズの合計は略同一である
   請求項１記載の固体撮像素子。
5. 前記削減処理部は、前記アナログゲインが小さいほど多くの桁数を削減する
   請求項１記載の固体撮像素子。
6. 所定レベルのテスト信号と画素信号とのいずれかを前記アナログ信号として前記アナログデジタル変換器に入力する入力切替部と、
   前記保持されたゲイン補正係数により前記デジタル信号の補正を行う補正部と
   をさらに具備し、
   前記ゲイン補正係数演算部は、前記テスト信号および前記デジタル信号から前記ゲイン補正係数を演算する
   請求項１記載の固体撮像素子。
7. 前記補正部は、前記保持されたゲイン補正係数の桁数を所定値に拡張して補正を行う請求項６の固体撮像素子。
8. 前記アナログデジタル変換器は、
   前記アナログ信号と所定のランプ信号とを比較して比較結果を出力するコンパレータと、
   前記比較結果に基づいて前記デジタル信号を生成するデジタル信号生成部と
   を備え、
   前記コンパレータは、
   所定の基準電圧と所定ノードの電圧との差分を増幅して前記比較結果として出力する差動増幅回路と、
   前記所定ノードと前記入力切替部との間に挿入された垂直信号線側容量と、
   前記所定ノードと前記ランプ信号を生成するデジタルアナログ変換器との間に挿入されたランプ側容量と、
   前記垂直信号線側容量と前記ランプ側容量との容量比を所定の制御信号に従って変更するスイッチと
   を備え、
   前記複数のアナログゲインは、前記容量比が互いに異なる複数のゲインドメインにグループ化され、
   前記複数のメモリのそれぞれには、互いに異なるアナログゲインに対応する前記ゲイン補正係数が保持される
   請求項６記載の固体撮像素子。
9. 複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
   サイズの異なる複数のメモリと、
   前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算部と、
   前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減して前記複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理部と、
   前記保持されたゲイン補正係数により補正されたデジタル信号を配列した画像信号を処理する画像信号処理部と
   を具備する撮像装置。
10. 複数のアナログゲインのうち選択されたアナログゲインによりアナログ信号を増減して当該増減したアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
    前記選択されたアナログゲインの誤差を補正するための補正係数を前記デジタル信号に基づいてゲイン補正係数として演算するゲイン補正係数演算手順と、
    前記ゲイン補正係数の桁数を前記アナログゲインに応じた値に削減してサイズの異なる複数のメモリのうち削減後の桁数に応じたサイズのメモリに保持させる削減処理手順と
    を具備する固体撮像素子の制御方法。

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