JP2021099674A - 信号処理回路及び信号処理回路の故障診断方法 - Google Patents

Abstract

【課題】ＣＰＵとＣＰＬＤを併存して搭載した回路基板に対してバウンダリスキャンテストを行う場合、ＣＰＵの動作モードを切り替えるＢＳＭＯＤＥ信号をＣＰＬＤにも入力し、ウォッチドッグタイマ機能が動作中にリセットや再起動してしまうことを防止する従来技術が知られている。しかし、従来技術によれば、ＢＳＭＯＤＥ信号の配線に短絡異常が発生した場合、ウォッチドッグタイマ機能によりＣＰＵの故障を検出することができなくなくなる。【解決手段】本発明では、ＢＳＭＯＤＥ信号に加えて、バウンダリスキャンテストのために使用されるクロック信号ＴＣＫやリセット信号ＴＲＳＴをＣＰＬＤに入力する。これにより、クロック信号ＴＣＫやリセット信号ＴＲＳＴが入力されるまでは、ウォッチドッグタイマ機能がディスイネーブル状態になることを防止することができる。【選択図】図６

Description

本発明は、故障診断機能を有する信号処理回路、及び、前記信号処理回路の故障診断方法に関する。

回路基板の配線接続及び実装テストを行うために、プローブピンなどの治具を別途用いる必要のない故障診断方法として、バウンダリスキャンテスト（ＢＳＴ）が知られている（例えば、特許文献１を参照）。バウンダリスキャンテストでは、プローブピンを立てるための特別な治具を用いなくても、比較的容易に配線接続及び実装テストが可能である。このため、バウンダリングテストは、ボールグリッドアレイ（ＢＧＡ）など、プローブピンを立てられない基板や、目視や画像検査等により半田付け部を直接確認できない基板に対する配線接続及び実装テストとして特に有用である。

図１は、バウンダリスキャンテストの動作を説明するための回路基板上の回路図の一例である。図１に示すように、信号処理回路としての回路基板上には、互いに接続された２つの演算デバイスである、デバイス１ａ及び１ｂが備えられる。また、回路基板上には、デバイス１ａ及び１ｂには、それぞれ、バウンダリスキャンテストを実行する際に後述の各種の信号を出力するバウンダリスキャンＩ／Ｆ（インターフェース）１０１及び１０２が接続される。ただし、接続されるデバイス数及び接続の形態は、この例に限られるものではない。例えば、図１では、バウンダリスキャンＩ／Ｆ１０１及び１０２は２つが備えられているが、１つのバウンダリスキャンＩ／Ｆで構成してもよい。

デバイス１ａ及び１ｂは、例えば、ＬＳＩなどの内部ロジック回路から構成される。以下に、図１の回路図の構成について説明するが、デバイス１ａ及び１ｂの内部構成については同じものを含むため、同じ構成については同じ符号を用いて説明する。
デバイス１ａ及び１ｂは、それぞれ、複数の外部端子Ｔと、複数の外部端子Ｔにそれぞれ接続された複数段のバウンダリスキャンセルＢＣと、各バウンダリスキャンセルＢＣに接続された内部ロジック回路１０と、ＴＡＰコントローラ１１と、を有する。

また、デバイス１ａ及び１ｂには、それぞれ、外部端子Ｔとは別に、バウンダリスキャンＩ／Ｆ１０１及び１０２に接続される端子として、ＴＤＩ端子１２、ＴＣＫ端子１４、ＴＭＳ端子１５、ＴＲＳＴ端子１６及びＴＤＯ端子１３が設けられている。
ＴＤＩ端子１２は、バウンダリスキャンテストにおいてバウンダリスキャンセルＢＣにデータを入力するために用いられる。ＴＤＯ端子１３は、バウンダリスキャンセルＢＣのデータを出力するために用いられる。
また、ＴＣＫ端子１４、ＴＭＳ端子１５、ＴＲＳＴ端子１６には、それぞれ、バウンダリスキャンＩ／Ｆから、バウンダリスキャンテストが実行される際に出力されるクロック信号ＴＣＫ、状態制御信号ＴＭＳ及びリセット信号ＴＲＳＴが入力される。

内部ロジック回路１０は、デバイス１ａ及び１ｂの機能を実現する論理回路である。内部ロジック回路１０には、複数の外部端子Ｔを介して信号が入出力される。デバイス１ａ及び１ｂの外部端子Ｔの一部は、回路基板上の配線１０３、１０４及び１０５を介して、互いに接続されている。
ＴＡＰコントローラ１１には、クロック信号ＴＣＫ、バウンダリスキャンテストのための状態制御信号ＴＭＳ、リセット信号ＴＲＳＴが、それぞれ、ＴＣＫ端子１４、ＴＭＳ端子１５及びＴＲＳＴ端子１６を介して入力される。ＴＡＰコントローラ１１は、信号処理回路内で複数のバウンダリスキャンセルＢＣと接続され、状態制御信号ＴＭＳに従って状態遷移することでバウンダリスキャンテストのシーケンスを実行する。なお、ＴＡＰコントローラ１１は、リセット信号ＴＲＳＴが入力すると初期状態に遷移する。

複数段のバウンダリスキャンセルＢＣは、バウンダリスキャンテストが実行されると、入力された値を順番に保持して出力する複数段のレジスタ回路である。複数段のバウンダリスキャンセルＢＣは、ＴＤＩ端子１２とＴＤＯ端子１３の間で直列に接続される。バウンダリスキャンセルＢＣは、ＴＣＫ端子１４に入力されるクロック信号ＴＣＫのエッジをトリガとして、ＴＤＩ端子１２から入力された値をラッチすることにより、バウンダリスキャンレジスタとして保持する。
より具体的には、バウンダリスキャンセルＢＣは、クロック信号ＴＣＫに同期して、ＴＤＩ端子１４から入力されたシリアルデータをバウンダリスキャンレジスタとして保持し、後段のバウンダリスキャンセルＢＣに出力する。また、最後段のバウンダリスキャンセルＢＣはシリアルデータをＴＤＯ端子１３に出力する。すなわち、複数のバウンダリスキャンセルＢＣは、前段から後段に向けて、順次にバウンダリスキャンレジスタの値をシフトさせる。
次に、図２を用いて、バウンダリスキャンテストにより図１のデバイス１ａ及び１ｂの端子Ｔ間の回路基板上の配線１０３、１０４及び１０５を検査する方法と、バウンダリングテストの際のバウンダリスキャンセルＢＣの動作について説明する。

図２（ａ）は、図１に示したデバイス１ａ及び１ｂにおける端子Ｔ及びバウンダリスキャンセルＢＣの部分を示したものである。また、図２（ｂ）は、デバイス１ａ及び１ｂのバウンダリスキャンセルＢＣに格納されている値の一例を示したものである。
図１に示したデバイス１ａ及び１ｂには、それぞれ、直列に接続されたバウンダリスキャンセルＢＣが６個設けられている。図２では、説明のため、デバイス１ａの各バウンダリスキャンセルＢＣに、前段のＴＤＩ端子１２側から後段のＴＤＯ１３側に向かって、順番にＢＣ＃１ａ〜＃６ａと符号を付している。同様に、デバイス１ｂの各バウンダリスキャンセルＢＣに、前段のＴＤＩ端子１２側から後段のＴＤＯ１３側に向かって、順番にＢＣ＃１ｂ〜＃６ｂと符号を付している。
デバイス１ａのバウンダリスキャンセルＢＣ＃４ａ〜＃６ａは、それぞれ、回路基板上の配線１０３、１０４及び１０５を介して、デバイス１ｂのバウンダリスキャンセルＢＣ＃１ｂ〜＃３ｂと接続されている。

図２（ｂ）の例においては、デバイス１ａのバウンダリスキャンセルＢＣ＃１ａ〜＃６ａには、それぞれ、シリアルデータの値として、「Ｘ」，「Ｘ」，「Ｘ」，「１」，「０」，「１」が格納されている。なお、「Ｘ」は、ここでの説明では必要でないため、「１」または「０」のどちらの値でも構わないことを表す。
図２（ｂ）に示すような値をデバイス１ａのバウンダリスキャンセルＢＣ＃１ａ〜＃６ａに格納するために、デバイス１ａのＴＤＩ端子１２から、ＴＣＫ信号に同期させて、「Ｘ」，「Ｘ」，「Ｘ」，「１」，「０」，「１」の順番に値を入力する。
デバイス１ａのバウンダリスキャンセルＢＣ＃４ａ〜＃６ａの格納値は、それぞれのバウンダリスキャンセルＢＣから、回路基板上の配線１０３、１０４及び１０５に出力される。例えば、格納値「１」は、ハイ（High）レベルの電圧「Ｈ」として出力される。また、格納値「０」は、ロー（Low）レベルの電圧「Ｌ」として出力される。
これにより、デバイス１ａのバウンダリスキャンセルＢＣ＃４ａ〜＃６ａの格納値は、回路基板上の配線１０３、１０４及び１０５を介して、デバイス１ｂのバウンダリスキャンセルＢＣ＃１〜＃３に入力される。

図２（ｂ）において、デバイス１ｂのバウンダリスキャンセルＢＣ＃１ｂ〜＃６ｂは、それぞれ、端子Ｔから入力された電圧を取得した状態を表している。例えば、ハイレベルの電圧「Ｈ」が入力された場合は、バウンダリスキャンセルＢＣには「１」が格納される。また、ローレベルの電圧「Ｌ」が入力された場合は、バウンダリスキャンセルＢＣには「０」が格納される。
以上の動作により、図２（ｂ）のデバイス１ｂのバウンダリスキャンセルＢＣ＃１ｂ〜＃６ｂには、それぞれ、「１」，「０」，「１」，「Ｘ」，「Ｘ」，「Ｘ」が格納される。なお、「Ｘ」は、デバイス１ａについて説明したように、「１」または「０」のどちらの値でも構わないことを表す。

図２（ｂ）のデバイス１ｂのバウンダリスキャンセルＢＣ＃１ｂ〜＃６ｂの格納値は、シフト動作により、デバイス１ｂのＴＤＯ端子１３から「Ｘ」，「Ｘ」，「Ｘ」，「１」，「０」，「１」の順番で出力される。
そして、デバイス１ａのバウンダリスキャンセルＢＣ＃４ａ〜＃６ａに格納されている格納値と、デバイス１ｂのバウンダリスキャンセルＢＣ＃１ｂ〜＃３ｂに格納されている格納値とを比較する。比較した結果が同一であるかにより、デバイス１ａ及び１ｂ間の回路基板上の配線１０３、１０４及び１０５が正常であるかを検査することができる。

ここまで、バウンダリスキャンテストによる回路基板の故障診断処理について説明してきたが、バウンダリスキャンテストを行うためには、デバイスをバウンダリスキャンテストができる状態にする必要がある。そのために、一般的に２つの方法が用いられる。

第１の方法は、デバイスを起動するために電源を入力する前に、バウンダリスキャンテストを行うか、通常動作を行うかを決める方法である（以下、この方法を「起動前決定方法」という）。この場合、デバイスには、バウンダリスキャンテストを行うバウンダリスキャンモードで起動するか、通常動作を行う通常動作モードで起動するかを選択するモード端子が追加される。
そして、起動時にモード端子に入力される電圧に応じて、例えば、モード端子に入力された電圧がハイレベル「Ｈ」の場合はバウンダリスキャンモードで動作させ、ローレベル「Ｌ」の場合は通常動作モードで動作させる。
起動前決定方法によるバウンダリスキャンモードと通常動作モードの決定は、一般的に、ＣＰＵで用いられている。

第２の方法は、デバイスの起動後にバウンダリスキャンモードと通常動作モードを切り替える方法である（以下、この方法を「起動後切替方法」という）。この場合、モードの切り替えは、デバイス内部のレジスタに所定の値を設定することにより行う。また、バウンダリスキャンで使用する信号（具体的には、状態制御信号ＴＭＳ、リセット信号ＴＲＳＴ、クロック信号ＴＣＫ等）が入力されることにより、バウンダリスキャンモードに移行する方法もある。この場合、バウンダリスキャンで使用する信号が一定時間変化しないと、通常動作モードに戻る。
起動後切替方法によるバウンダリスキャンモードと通常動作モードとの切り替えは、一般的に、動作が比較的複雑でない回路や、ＣＰＬＤ等のプログラマブルロジックデバイスで用いられている。

回路基板上に搭載されているすべてのデバイスが、前述した起動前決定方法か起動後切替方法のどちらか一方の方法でバウンダリスキャンモードに移行するデバイスで統一されている場合は、問題なくバウンダリスキャンテストを行うことができる。しかし、一般的には、起動前決定方法でバウンダリスキャンモードに移行するデバイスと、起動後切替方法でバウンダリスキャンモードに移行するデバイスという異なる種類のデバイスが、同一の回路基板上に併存して搭載されていることが多い。

図３は、起動前決定方法でバウンダリスキャンモードに移行するデバイスと起動後切替方法でバウンダリスキャンモードに移行するデバイスとを接続した回路基板における動作を説明するための回路図の一例である。図３において、デバイス３１は、起動前決定方法、すなわち、電源を入力する前にバウンダリスキャンモードで起動するか通常動作モードで起動するかをモード端子で決定して起動するデバイスである。また、デバイス３２は、起動後切替方法、すなわち、電源の入力後にバウンダリスキャンモードで起動するか通常動作モードで起動するかをモード端子で切り替えて起動するデバイスである。

図３の例では、起動前決定方法でバウンダリスキャンモードに移行するデバイス３１の一例として、ＣＰＵが用いられる。デバイス３１の内部回路はＣＰＵ３１１として構成されている。また、デバイス３１には、起動時に動作モードを決めるモード端子３０１が追加されている。モード端子３０１には、デバイス３１の動作モードを決めるＢＳＭＯＤＥ信号が入力される。
動作モードを決定する一例として、図３では、デバイス３１をバウンダリスキャンモードで起動する場合は起動時にＢＳＭＯＤＥ信号にハイレベル電圧「Ｈ」を入力し、通常動作モードで起動する場合はＢＳＭＯＤＥ信号にローレベル電圧「Ｌ」を入力する。
モード端子３０１から入力されたＢＳＭＯＤＥ信号は、デバイス３１のＴＡＰコントローラ１１に入力される。ＴＡＰコントローラ１１は、入力された電圧のレベルにより、デバイス３１がバウンダリスキャンモードか通常動作モードのどちらかで動作するよう制御する。

また、図３の例では、起動後切替方法でバウンダリスキャンモードに移行するデバイス３２の一例として、プログラマブルロジックデバイスの一種であるＣＰＬＤが用いられる。デバイス３２の内部回路はＣＰＬＤ３２１として構成されている。また、デバイス３２は、起動後にバウンダリスキャンで使用する状態制御信号ＴＭＳ又はリセット信号ＴＲＳＴがＴＡＰコントローラ１１に入力されると、バウンダリスキャンモードで動作する。

図３のように、起動前決定方法によりバウンダリスキャンモードで起動するデバイスと起動後切替方法によりバウンダリスキャンモードに移行するデバイスとが接続されると、バウンダリスキャンテストを実行する際に以下に記述する問題が発生することがある。
例えば、図３にデバイス３２の例として用いたＣＰＬＤには、ＣＰＵがハングアップや暴走をせずに稼動していることを監視するためにウォッチドッグタイマ機能を有するものがある。ウォッチドッグタイマ機能とは、ＣＰＵがＣＰＬＤに対して、所定時間毎に割り込み信号を出力し、ＣＰＬＤが所定時間内に割り込み信号を取得することで、ＣＰＵがハングアップなどの不正な状態に陥っていないかを認識する機能である。
なお、ＣＰＬＤは、所定時間内に割り込み信号を取得できなかった場合は、ＣＰＵが不正な状態に陥ったと判断する。この場合、ＣＰＬＤは、ＣＰＵに対してリセット信号を出力して、ＣＰＵの動作を停止させたり、回路基板の電源を再起動させたりするなどの動作を行って、ＣＰＵの正常動作への復帰を促す。

図３において、ＣＰＵであるデバイス３１と、ＣＰＬＤであるデバイス３２との間を接続する回路基板上の配線（例えば、配線１０５）が、ウォッチドッグタイマ機能のために接続されている配線であるとする。通常動作時、デバイス３１の内部回路であるＣＰＵ３１１は、配線１０５に割り込み信号を出力する。また、デバイス３２の内部回路であるＣＰＬＤ３２１は、配線１０５から入力される割り込み信号を監視している。
ここで、デバイス３１が起動時にバウンダリスキャンモードで起動した場合、デバイス３１のバウンダリスキャンテストを行うために、ＣＰＵ３１１と端子ＴはバウンダリスキャンセルＢＣによって電気的に切り離しされる。そのため、各端子ＴからはバウンダリスキャンセルＢＣに格納されていた値が出力されるため、ＣＰＵ３１１は配線１０５に割り込み信号を出力することができなくなる。

一方、デバイス３２は、バウンダリスキャンで使用する状態制御信号ＴＭＳ又はリセット信号ＴＲＳＴが入力されるまでは、通常動作モードで動作するため、ＣＰＬＤ３２１は端子Ｔを介して入出力を行う。そのため、デバイス３２は、配線１０５を介して内部回路であるＣＰＬＤ３２１に入力される割り込み信号を監視する。デバイス３１がバウンダリスキャンモードで起動している場合、配線１０５を介してＣＰＵ３１１から割り込み信号が入力されないため、ＣＰＬＤ３２１は、ＣＰＵ３１１が不正な状態に陥っていると認識してしまう。そして、ＣＰＬＤ３２１は、ＣＰＵ３１１に対してリセット信号を出力して、ＣＰＵ３１１の動作を停止させるか、回路基板の電源を再起動させてしまう。
そのため、デバイス３１が起動してから、デバイス３２に状態制御信号ＴＭＳ又はリセット信号ＴＲＳＴが入力されるまでに、デバイス３２によってＣＰＵ３１１のリセット動作又は回路基板の電源の再起動が定期的に行われてしまうという問題があった。
この問題を解決するために、特許文献２では、故障解析を行う際には、ウォッチドッグ停止指令を出力して、自動的にウォッチドッグ機能を停止させるという提案がなされている。

図４は、特許文献２に開示された従来技術における動作を説明するための回路図である。
図４において、端子４０１は、デバイス３１の動作モード（バウンダリスキャンモード又は通常動作モード）を切り替えるための信号であるＢＳＭＯＤＥ信号をデバイス３２に入力するための端子である。端子４０１から入力されたＢＳＭＯＤＥ信号は、デバイス３２の内部回路であるＣＰＬＤ３２１に入力される。

次に、図５を用いて、ウォッチドックタイマ機能を制御する回路について説明する。
図５は、図４におけるデバイス３２の内部回路であるＣＰＬＤ３２１の内部構成である。図５において、ＢＳＭＯＤＥ信号は、図４の端子４０１を介してデバイス３２に入力される。なお、ＢＳＭＯＤＥ信号は、上述のとおり、デバイス３１のＣＰＵ３１１の動作モードを切り替えるための信号である。
ＢＳＭＯＤＥ信号がＣＰＬＤ３２１に入力されると、ローレベル電圧「Ｌ」に接続されている抵抗５０１によりプルダウンが行われる。これは、ＢＳＭＯＤＥ信号がＣＰＬＤ３２１に入力されない（ハイインピーダンス状態）場合に論理を安定させるための処理である。

ＮＯＴ回路５０２は、入出力の論理を反転させる論理回路である。ＢＳＭＯＤＥ信号として「Ｌ」が入力されると、ＮＯＴ回路５０２からは「Ｈ」が出力される。また、「Ｈ」が入力されると、「Ｌ」を出力される。
イネーブルレジスタ５０３は、ＣＰＬＤ３２１のウォッチドッグタイマ機能を制御するためのレジスタである。イネーブルレジスタ５０３が「Ｌ」（ローレベルの電圧）を出力すると、ウォッチドッグタイマ機能を動作しない状態に制御される。また、イネーブルレジスタ５０３が「Ｈ」（ハイレベルの電圧）を出力すると、ＢＳＭＯＤＥ信号に応じて、ウォッチドッグタイマ機能のウォッチドッグタイマ機能が動作可能となる状態と動作しない状態のいずれかに制御されるようになる。

回路基板を内蔵した装置の製造過程などにおいては、ウォッチドッグタイマ部５０６を動作させないようにイネーブル信号５０５を「Ｌ」に固定するため、イネーブルレジスタ５０３からは「Ｌ」を出力する状態にしておく。また、装置の稼働中など通常時においては、ウォッチドッグタイマ部５０６がＢＳＭＯＤＥ信号に応じて制御されるように、イネーブルレジスタ５０３からは「Ｈ」を出力する状態にしておく。
ＡＮＤ回路５０４は、イネーブルレジスタ５０３の出力とＮＯＴ回路５０２の出力との論理積を、ウォッチドッグタイマ部５０６のイネーブル信号５０５として出力する。

ウォッチドッグタイマ部５０６は、ＣＰＬＤ３２１におけるウォッチドッグタイマ機能を有する。ウォッチドッグタイマ部５０６は、イネーブル信号５０５として「Ｈ」が入力された状態（これを「イネーブル状態」という）において、割り込み信号ＩＮＴが入力されることにより、ウォッチドッグタイマ機能を動作させる。そして、前回の割り込み信号が入力されてから所定時間内に次の割り込み信号が入力されないと、ウォッチドッグタイマ部５０６は、ＣＰＵをリセットするため又は回路基板の電源を再起動させるためのリセット信号をＲＥＳＥＴとして出力する。
一方、イネーブル信号５０５として「Ｌ」が入力されている状態（これを「ディスイネーブル状態」という）においては、ウォッチドッグタイマ部５０６は、割り込み信号ＩＮＴが入力されても、リセット信号を出力しない。

図５において、イネーブルレジスタ５０３から「Ｈ」が出力されている場合、ＢＳＭＯＤＥ信号として入力される値に応じて、ウォッチドッグタイマ部５０６によるイネーブルの制御が行われる。
すなわち、ＢＳＭＯＤＥ信号として「Ｈ」が入力（デバイス３１がバウンダリスキャンモードで動作）されると、ＮＯＴ回路５０２を介して、ＡＮＤ回路５０４からは「Ｌ」が出力されるため、ウォッチドッグタイマ部５０６はディスイネーブル状態となる。
一方、ＢＳＭＯＤＥ信号として「Ｌ」が入力（デバイス３１が通常動作モードで動作）されると、ＡＮＤ回路５０４からは「Ｈ」が出力されて、ウォッチドッグタイマ部５０６はイネーブル状態となる。

以上説明したように、図４の回路構成では、デバイス３１がバウンダリスキャンモードであるか通常動作モードであるかによって、デバイス３２のウォッチドッグタイマ機能のイネーブル状態／ディスイネーブル状態の制御を行うことができる。これにより、デバイス３１のバウンダリスキャンテストを実行する際に、デバイス３２のウォッチドッグタイマ機能によりデバイス３１をリセット又は回路基板の電源を再起動してしまうことを防止することができる。

特開２００４−３２５１２４号公報 特開平１０−４０１３６号公報

しかし、図４に示すような回路構成では、ＢＳＭＯＤＥ信号の配線に導電性のゴミが付着したり、デバイス３２の端子４０１が半田ブリッジにより他端子と接触したりする短絡異常などが発生すると、ウォッチドックタイマ機能が誤動作を起こす可能性がある。
例えば、回路基板上のＢＳＭＯＤＥ信号の配線に導電性のゴミ等が付着してしまった場合を想定する。
この場合、ＢＳＭＯＤＥ信号の配線が短絡状態となる。そのため、バウンダリスキャンテストを実行していなくても、バウンダリテスト端子４０１から「Ｈ」（ハイレベルの電圧）が入力されたままの状態となるため、デバイス３２のＣＰＬＤ３２１のウォッチドッグタイマ機能はディスイネーブル状態となる。このような異常が回路基板を内蔵した装置の稼働中において発生した場合、ＣＰＵ３１１がハングアップなどの不正な状態に陥ったとしても、ＣＰＬＤ３２１のウォッチドッグタイマ機能によりＣＰＵ３１１の故障を検出することができなくなってしまう。

そこで、本発明は、上記のような問題に鑑み、稼働中に演算デバイスの監視機能が無効になるのを防止することを目的とする。

本発明は、第１の演算デバイスと、前記第１の演算デバイスに接続され、前記第１の演算デバイスの状態を監視する機能を有する第２の演算デバイスと、前記第１の演算デバイスの故障診断処理を行うための信号が出力されるインターフェースと、を有する信号処理回路であって、前記インターフェースから、前記第１の演算デバイスを故障診断処理を行うモードに切り替えるための第１の信号に加えて、前記第１の演算デバイスに対して前記故障診断処理を行う際に出力される第２の信号が、前記第２の演算デバイスに対しても出力されることを特徴とする。

本発明によれば、回路基板の稼働中に異常が発生したとしても、監視機能が無効になるのを防止することができる。

バウンダリスキャンテストの動作を説明するための回路図の一例。 バウンダリスキャンセルの動作を説明するための図。 バウンダリスキャンモードに移行する動作を説明するための回路図の一例。 バウンダリスキャンテストの動作を説明するための回路図の一例。 ウォッチドックタイマ機能を制御する回路を説明するための図。 実施例１におけるウォッチドックタイマ機能を制御する回路図。 ウォッチドッグタイマ機能の動作を説明するフローチャート。 実施例２におけるウォッチドックタイマ機能を制御する回路図。

以下に、図面を参照して、本発明を実施するための実施例について説明する。ただし、以下に説明する実施例はあくまで例示であり、本発明の範囲をそれらに限定する趣旨のものではない。また、以下の実施例で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものとは限らない。

＜実施例１＞
図６は、実施例１における、ＣＰＬＤ３２１の内部にあるウォッチドックタイマ機能を制御する回路図である。
実施例１における信号処理回路の全体的な構成は、ＣＰＵ３１１を内部回路として備えたデバイス３１とＣＰＬＤ３１２を内部回路として備えたデバイス３２とが接続された回路基板である点では、図４に示したものと同様である。ただし、実施例１におけるＣＰＬＤ３２１は、ＢＳＭＯＤＥ信号の入力について、フリップフロップを用いてクロック信号ＴＣＫが入力されるまでラッチする。そして、クロック信号ＴＣＫが入力された後に、フリップフロップの出力を後段に接続したＮＯＴ回路５０２に出力する点で、図５に示した従来技術における回路とは異なる。

図６において、論理回路の１種であるフリップフロップは、複数段（ここでは、２段）で構成されている。そして、各フリップフロップ６０１及び６０２には、それぞれ、バウンダリスキャンテストを実行している際にバウンダリスキャンＩ／Ｆからクロックとして出力されるクロック信号ＴＣＫが入力される。この構成により、ＢＳＭＯＤＥ信号として「Ｈ」（ハイレベルの電圧）が入力されても、最初のクロック信号ＴＣＫがフリップフロップ６０１に入力され、さらに、次のクロック信号ＴＣＫがフリップフロップ６０２に入力されない限り、出力は変化しない。このため、ＡＮＤ回路５０４を介してウォッチドッグタイマ部５０６に入力されるイネーブル信号５０５にも影響しない。

したがって、回路基板上の配線に導電性のゴミが付着するなどして短絡状態となり、ＢＳＭＯＤＥ信号が「Ｈ」のままになったとしても、２度のクロック信号ＴＣＫが入力されない限り、ウォッチドッグタイマ部５０６の動作に影響はない。
すなわち、クロック信号ＴＣＫの配線についても短絡状態となる可能性があるが、このような場合には、2度目のクロック信号ＴＣＫは入力されないため、ＢＳＭＯＤＥ信号が「Ｈ」のままになったとしてもウォッチドッグタイマ部５０６の動作に影響はない。
なお、図６には示していないが、フリップフロップ６０２の出力の初期値は「Ｌ」（ローレベルの電圧）とすることが望ましい。これにより、ＮＯＴ回路５０２からは初期値として「Ｈ」が出力されるため、回路基板を内蔵した装置稼働中においてはウォッチドッグタイマ部５０６の動作には影響を与えない。

次に、図７を用いて、ウォッチドッグタイマ機能の動作を説明する。図７は、ＣＰＬＤ３２１のウォッチドッグタイマ機能の動作を示すフローチャートである。なお、この動作は、図５に示した従来技術における動作と同様である。

まず、ＣＰＬＤ３２１は、ＲＥＳＥＴ出力として「Ｈ」（ハイレベルの電圧）を出力する（Ｓ７０１）。ここで、ＲＥＳＥＴ出力は、ＣＰＵ３１１のリセット又は電源を再起動させるための出力である。

次に、ＣＰＬＤ３２１は、内部のカウンタに初期値を設定する（Ｓ７０２）。ここで設定する初期値は、ＣＰＬＤ３２１に割り込み信号が入力される間隔である所定時間を規定するものである。ここで設定した初期値からダウンカウントして０になるまでの所定時間内に、割り込み信号ＩＮＴが入力されない場合、ＣＰＬＤ３２１はＲＥＳＥＴ出力として「Ｌ」を出力する。

カウンタに初期値を設定すると、ＣＰＬＤ３２１は、ウォッチドッグタイマ機能が有効であるか（イネーブル状態であるか）の判断を行う（Ｓ７０３）。この判断は、ウォッチドッグタイマ部５０６にイネーブル信号５０５として「Ｈ」が入力されているか否かにより行われる。
Ｓ７０３においてイネーブル信号５０５が「Ｌ」である場合、ＣＰＬＤ３２１はウォッチドッグタイマ機能が無効である（ディスイネーブル状態である）と判断し、ステップ７０３による判断を繰り返す。

Ｓ７０３においてイネーブル信号５０５が「Ｈ」である場合、ＣＰＬＤ３２１はウォッチドッグタイマ機能が有効である（イネーブル状態である）と判断する。そして、ＣＰＬＤ３２１は、割り込み信号ＩＮＴが入力されているかを判断する（Ｓ７０４）。
Ｓ７０４において割り込み信号ＩＮＴが入力されている場合、ステップ７０２に戻り、ＣＰＬＤ３２１はカウンタ値を初期値に戻す。Ｓ７０４において割り込み信号ＩＮＴの入力がない場合、ＣＰＬＤ３２１はカウンタの値をデクリメントする（Ｓ７０５）。そして、カウンタの値が０となったかを判断する（Ｓ７０６）。

ステップ７０６においてカウンタの値が０であった場合、カウンタが初期値から０までダウンカウントする所定時間の間に割り込み信号ＩＮＴの入力がなかったと判断し、ＣＰＬＤ３２１はＲＥＳＥＴ出力として「Ｌ」を出力する（Ｓ７０７）。そして、ステップＳ７０１に戻り、ＲＥＳＥＴ出力を「Ｈ」に戻す。そして、ステップＳ７０２において再びカウンタを初期値に設定して、カウンタをダウンカウントしながら割り込み信号ＩＮＴの入力を待つ。
一方、ステップ７０６においてカウンタ値が０でなかった場合、ステップＳ７０４に戻り、ＣＰＬＤ３２１は割り込み信号ＩＮＴの入力を待つ。

上記のフローチャートで説明したように、ウォッチドッグタイマ機能がイネーブル状態においては、カウンタ値が初期値から０になるまでの所定時間内に割り込み信号ＩＮＴが入力されない場合、ＣＰＬＤ３２１はＲＥＳＥＴ出力として「Ｌ」を出力する。一方、ウォッチドッグタイマ機能がディスイネーブル状態においては、ダウンカウントを行わず、ＣＰＬＤ３２１はＲＥＳＥＴ出力として常に「Ｈ」を出力する。

このように、実施例１では、バウンダリスキャンテストを実行していないのにもかかわらず短絡異常などにより稼働中にＢＳＭＯＤＥ信号が「Ｈ」のままになっても、イネーブル信号５０５がすぐに「Ｌ」に変化することはない。すなわち、フリップフロップ６０１，６０２に、バウンダリスキャンテストの実行中に出力されるクロック信号ＴＣＫが入力されるまでは、イネーブル信号５０５が「Ｌ」に変化することはない。
このため、稼働中においてＢＳＭＯＤＥ信号の配線などに短絡異常などが発生したとしても、２度のクロック信号ＴＣＫが入力されるまでは、ＣＰＬＤ３２１のウォッチドックタイマ機能がディスイネーブル状態になることを防止することができる。

＜実施例２＞
図８は、実施例２における、ＣＰＬＤ３２１の内部にあるウォッチドックタイマ機能を制御する回路図である。
実施例２における信号処理回路の全体的な構成は、ＣＰＵ３１１を内部回路として備えたデバイス３１とＣＰＬＤ３１２を内部回路として備えたデバイス３２とが接続された回路基板である点では、実施例１（図６）と同様である。ただし、実施例２におけるＣＰＬＤ３２１は、ＢＳＭＯＤＥ信号入力について、フリップフロップを用いて、クロック信号ＴＣＫに加えて、リセット信号ＴＲＳＴが入力されるまでラッチする点で、実施例１における回路とは異なる。

実施例２では、実施例１（図６）と同様に、論理回路の１種であるフリップフロップ８０１に、バウンダリスキャンテストを実行している際にバウンダリスキャンＩ／Ｆからクロックとして出力されるクロック信号ＴＣＫを入力する。さらに、実施例２では、フリップフロップ８０１のリセット端子に、バウンダリスキャンを行う際にＴＡＰコントローラ１１をリセット状態（初期状態）にするためのリセット信号ＴＲＳＴがバウンダリスキャンＩ／Ｆから入力される。なお、リセット信号ＴＲＳＴは、「Ｌ」を出力することによりＴＡＰコントローラ１１をリセット状態とする信号であり、「Ｈ」を出力することによりバウンダリスキャンテストを実行させる信号である。

この構成により、ＢＳＭＯＤＥ信号として「Ｈ」（ハイレベルの電圧）が入力されても、クロック信号ＴＣＫに加えて、リセット信号ＴＲＳＴが入力されない限り、フリップフロップ８０１の出力は変化しない。すなわち、ウォッチドッグタイマ部５０６のイネーブル信号に影響しない。
すなわち、稼働中にＢＳＭＯＤＥ信号が短絡などにより「Ｈ」のままとなったとしても、リセット信号ＴＲＳＴが「Ｈ」となり、バウンダリスキャンテストが実行されるまでは、フリップフロップ８０１の出力からは「Ｌ」（ローレベルの電圧）が出力される。

このように、実施例２では、フリップフロップ８０１に、クロック信号ＴＣＫに加えて、バウンダリスキャンで使用するリセット信号ＴＲＳＴが入力される。このため、バウンダリスキャンテストが行われるまでは、ＣＰＬＤ３２１のウォッチドックタイマ機能がディスイネーブル状態になることを防止することができる。

＜その他の実施例＞
本発明は上述の実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述した各実施例及びその変形例を組み合わせた構成もすべて本発明に含まれるものである。

３１１ ＣＰＵ
３２１ ＣＰＬＤ
５０３ イネーブルレジスタ
５０４ ＡＮＤ回路
５０５ イネーブル信号
５０６ ウォッチドッグタイマ部
６０１，６０２，８０１ フリップフロップ

Claims (11)

1. 第１の演算デバイスと、
   前記第１の演算デバイスに接続され、前記第１の演算デバイスの状態を監視する機能を有する第２の演算デバイスと、
   前記第１の演算デバイスの故障診断処理を行うための信号が出力されるインターフェースと、
   を有する信号処理回路であって、
   前記インターフェースから、前記第１の演算デバイスを故障診断処理を行うモードに切り替えるための第１の信号に加えて、前記第１の演算デバイスに対して前記故障診断処理を行う際に出力される第２の信号が、前記第２の演算デバイスに対しても出力される
   ことを特徴とする信号処理回路。
2. 前記第２の演算デバイスは、前記第１の演算デバイスから入力される第３の信号を監視することにより、前記第１の演算デバイスの状態を監視する
   ことを特徴とする請求項１に記載の信号処理回路。
3. 前記第２の演算デバイスは、所定時間、前記第３の信号が前記第１の演算デバイスから入力されない場合、前記第１の演算デバイスをリセットする
   ことを特徴とする請求項２に記載の信号処理回路。
4. 前記第２の信号は、クロック信号を含む
   ことを特徴とする請求項１乃至３のいずれか１項に記載の信号処理回路。
5. さらに、前記第２の信号は、前記故障診断処理をリセットするリセット信号を含む
   ことを特徴とする請求項４に記載の信号処理回路。
6. 前記第２の信号は、前記第２の演算デバイスに備えられた論理回路に入力される
   ことを特徴とする請求項１乃至５のいずれか１項に記載の信号処理回路。
7. 前記論理回路は、フリップフロップを含む
   ことを特徴とする請求項６に記載の信号処理回路。
8. 前記フリップフロップは、複数段で構成される
   ことを特徴とする請求項７に記載の信号処理回路。
9. 前記第２の演算デバイスは、内部回路として、プログラマブルロジックデバイスを備える
   ことを特徴とする請求項１乃至８のいずれか１項に記載の信号処理回路。
10. 前記第１の演算デバイスは、内部回路として、プログラマブルロジックとは異なる種類のロジックデバイスを備える
    ことを特徴とする請求項１乃至９のいずれか１項に記載の信号処理回路。
11. 第１の演算デバイスと、
    前記第１の演算デバイスに接続され、前記第１の演算デバイスの状態を監視する機能を有する第２の演算デバイスと、
    前記第１の演算デバイスの故障診断処理を行うための信号が出力されるインターフェースと、
    を有する信号処理回路の故障診断方法であって、
    前記インターフェースから、前記第１の演算デバイスを故障診断処理を行うモードに切り替えるための第１の信号に加えて、前記第１の演算デバイスに対して前記故障診断処理を行う際に出力される第２の信号が、前記第２の演算デバイスに対しても出力される
    ことを特徴とする信号処理回路の故障診断方法。

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