JP2021090272A - 電源制御装置 - Google Patents

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Abstract

【課題】インダクタ電流を疑似的に検出して出力帰還制御を行う。【解決手段】電源制御装置２００は、スイッチ出力段（１１１及び１１２）を用いてインダクタ電流ＩＬを駆動することにより入力電圧ＩＮから出力電圧ＯＵＴを生成するスイッチング電源の制御主体である。例えば、電源制御装置２００は、スイッチ出力段で生成されるスイッチ電圧ＳＷの挙動を模擬した疑似スイッチ電圧ＰＳＷを生成するロジック回路１４６と、疑似スイッチ電圧ＰＳＷと出力電圧ＯＵＴ（又はこれに応じた帰還電圧ＦＢ）の入力を受け付けてインダクタ電流ＩＬの挙動を模擬した電流センス信号ＩＳＰ及びＩＳＭを生成するフィルタ部１４Ａと、電流センス信号ＩＳＰ及びＩＳＭを用いてスイッチ出力段の出力帰還制御を行う帰還制御部（１４１〜１４５及び１４Ｂ）と、を有する。【選択図】図５

Description

本明細書中に開示されている発明は、電源制御装置に関する。
従来、いわゆる電流モード制御方式のスイッチング電源が様々なアプリケーションに搭載されている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１７−１６９３４０号公報
しかしながら、従来のスイッチング電源では、インダクタ電流の検出手法について、更なる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、インダクタ電流を疑似的に検出して出力帰還制御を行うことのできる電源制御装置を提供することを目的とする。
本明細書中に開示されている電源制御装置は、スイッチ出力段を用いてインダクタ電流を駆動することにより入力電圧から出力電圧を生成するスイッチング電源の制御主体であって、前記スイッチ出力段で生成されるスイッチ電圧の挙動を模擬した疑似スイッチ電圧を生成するロジック回路と、前記疑似スイッチ電圧と前記出力電圧またはこれに応じた帰還電圧の入力を受け付けて前記インダクタ電流の挙動を模擬した電流センス信号を生成するフィルタ部と、前記電流センス信号を用いて前記スイッチ出力段の出力帰還制御を行う帰還制御部と、を有する構成（第１の構成）とされている。
上記第１の構成から成る電源制御装置において、前記電流センス信号は、正側電流センス信号と負側電流センス信号を含む差動信号である構成（第２の構成）としてもよい。
また、上記第２の構成から成る電源制御装置において、前記フィルタ部は、前記正側電流センス信号の印加端と前記負側電流センス信号の印加端との間に接続されたキャパシタと、前記疑似スイッチ電圧の印加端と前記正側電流センス信号の印加端との間に接続された第１抵抗と、前記出力電圧の印加端と前記負側電流センス信号の印加端との間に接続された第２抵抗と、を含む構成（第３の構成）としてもよい。
また、上記第３の構成から成る電源制御装置において、前記フィルタ部は、前記正側電流センス信号の印加端と基準電位端との間に接続された第３抵抗と、前記負側電流センス信号の印加端と前記基準電位端との間に接続された第４抵抗と、をさらに含む構成（第４の構成）としてもよい。
また、上記第３または第４の構成から成る電源制御装置において、前記フィルタ部は、内部電源端と前記正側電流センス信号の印加端との間に接続された第５抵抗と、前記内部電源端と前記負側電流センス信号の印加端との間に接続された第６抵抗と、をさらに含む構成（第５の構成）としてもよい。
また、上記第２の構成から成る電源制御装置において、前記フィルタ部は、前記正側電流センス信号の印加端と前記負側電流センス信号の印加端との間に接続されたキャパシタと、前記疑似スイッチ電圧の印加端と前記正側電流センス信号の印加端との間に接続された第１抵抗と、前記負側電流センス信号の印加端と基準電位端との間に接続された第２抵抗と、入力端が前記帰還電圧の印加端に接続されて出力端が前記負側電流センス信号の印加端に接続されたバッファと、を含む構成（第６の構成）としてもよい。
また、上記第２〜第６いずれかの構成から成る電源制御装置において、前記帰還制御部は、前記出力電圧または前記帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、ランプ信号を生成するランプ信号生成回路と、前記ランプ信号と前記正側電流センス信号を足し合わせた第１加算信号及び前記誤差信号と前記負側電流センス信号を足し合わせた第２加算信号をそれぞれ生成する加算部と、所定周波数でパルス駆動されるオン信号を生成するオシレータと、前記第１加算信号と前記第２加算信号を比較してオフ信号を生成するコンパレータと、を含み、前記オン信号及び前記オフ信号を用いて前記スイッチ出力段の出力帰還制御を行う構成（第７の構成）としてもよい。
また、上記第１〜第７いずれかの構成から成る電源制御装置において、前記スイッチ出力段は、出力トランジスタと同期整流トランジスタを含み、前記ロジック回路は、前記出力トランジスタがオフされて前記同期整流トランジスタがオンされているときに前記インダクタ電流のゼロクロスが検出された時点で前記同期整流トランジスタをオフさせて前記スイッチ出力段を出力ハイインピーダンス状態とする構成（第８の構成）としてもよい。
また、上記第８の構成から成る電源制御装置において、前記ロジック回路は、パルス電圧に応じて前記出力トランジスタ及び前記同期整流トランジスタそれぞれの制御信号を生成するパルス生成部と、前記インダクタ電流のゼロクロス検出結果に応じて前記パルス電圧と前記出力電圧の一方を前記疑似スイッチ電圧として選択出力するマルチプレクサと、を含む構成（第９の構成）としてもよい。
また、上記第１〜第９いずれかの構成から成る電源制御装置は、半導体装置に集積化されている構成（第１０の構成）としてもよい。
また、本明細書中に開示されているスイッチング電源は、上記第１〜第１０いずれかの構成から成る電源制御装置を有する構成（第１１の構成)とされている。
本明細書中に開示されている発明によれば、インダクタ電流を疑似的に検出して出力帰還制御を行うことのできる電源制御装置を提供することが可能となる。
スイッチング電源の全体構成を示す図 電流検出手法の第１例（上側電流検出手法）を示す図 電流検出手法の第２例（下側電流検出手法）を示す図 電流検出手法の第３例（上下電流加算手法）を示す図 制御回路の一構成例を示す図 電流検出動作の第１例（ＰＦＭモード）を示す図 電流検出動作の第２例（ＰＷＭモード）を示す図 ロジック回路の一構成例を示す図 疑似スイッチ電圧の生成動作を示す図 コンパレータと加算部の一構成例を示す図 フィルタ部の第１構成例を示す図 フィルタ部の第２構成例を示す図 フィルタ部の第３構成例を示す図
＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＩＮから所望の出力電圧ＯＵＴを生成して負荷Ｚに供給するＤＣ／ＤＣコンバータであり、スイッチ出力段１１０と、帰還電圧生成回路１２０と、制御回路１４０と、を有する。
上記の構成要素は、スイッチ出力段１１０に含まれる一部の構成要素（本図ではインダクタ１１３とコンデンサ１１４及び１１５）を除き、スイッチング電源１００の制御主体となる半導体装置２００（いわゆる電源制御ＩＣであり、電源制御装置に相当）に集積化するとよい。なお、半導体装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。
また、半導体装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子Ｔ１〜Ｔ３を備えている。
スイッチ出力段１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流ＩＬを駆動して入力電圧ＩＮから所望の出力電圧ＯＵＴを生成する降圧型のスイッチ出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、コンデンサ１１４及び１１５を含む。
出力トランジスタ１１１は、スイッチ出力段１１０の上側スイッチとして機能するＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］である。半導体装置２００の内部において、出力トランジスタ１１１のドレインは、外部端子Ｔ１（＝入力電圧ＩＮの印加端）に接続されている。出力トランジスタ１１１のソースは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオンし、上側ゲート信号Ｇ１がローレベルであるときにオフする。出力トランジスタ１１１としてＮＭＯＳＦＥＴを用いる場合、上側ゲート信号Ｇ１のハイレベルを入力電圧ＩＮよりも高い電圧値まで引き上げるためのブートストラップ回路やチャージポンプ回路（本図では不図示）が必要となる。
同期整流トランジスタ１１２は、スイッチ出力段１１０の下側スイッチとして機能するＮＭＯＳＦＥＴである。半導体装置２００の内部において、同期整流トランジスタ１１２のドレインは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。同期整流トランジスタ１１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。
インダクタ１１３とコンデンサ１１４及び１１５は、半導体装置２００に外付けされるディスクリート部品である。コンデンサ１１４の第１端は、半導体装置２００の外部端子Ｔ１に接続されている。コンデンサ１１４の第２端は、接地端に接続されている。インダクタ１１３の第１端は、半導体装置２００の外部端子Ｔ２に接続されている。インダクタ１１３の第２端とコンデンサ１１５の第１端は、出力電圧ＯＵＴの印加端と半導体装置２００の外部端子Ｔ３に接続されている。コンデンサ１１５の第２端は、接地端に接続されている。なお、コンデンサ１１４は、入力電圧ＩＮを平滑するための入力コンデンサとして機能する。また、インダクタ１１３とコンデンサ１１５は、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＯＵＴを生成するＬＣフィルタとして機能する。
出力トランジスタ１１１と同期整流トランジスタ１１２は、基本的に、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＩＮと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含むものとして理解すべきである。また、インダクタ電流ＩＬのゼロクロス検出時（逆流検出時）には、出力トランジスタ１１１と同期整流トランジスタ１１２がいずれもオフされてスイッチ出力段１１０の駆動が一時的に停止され得る（詳細は後述）。
なお、スイッチ出力段１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。
また、出力トランジスタ１１１をＰＭＯＳＦＥＴに置換することもできる。その場合には、先述のブートストラップ回路やチャージポンプ回路が不要となる。
また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体装置２００に外付けすることも可能である。その場合には、外部端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ装置外部に出力するための外部端子、並びに、スイッチ電圧ＳＷの入力を受け付けるための外部端子が必要となる。
また、スイッチ出力段１１０に高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。
帰還電圧生成回路１２０は、外部端子Ｔ３（＝出力電圧ＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＯＵＴの分圧電圧）を出力する。
なお、出力電圧ＯＵＴが制御回路１４０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成回路１２０を省略し、出力電圧ＯＵＴそのものを帰還電圧ＦＢとして制御回路１４０に直接入力してもよい。また、抵抗１２１には、スピードアップコンデンサを並列接続してもよい。また、帰還電圧生成回路１２０は、半導体装置２００に外付けしてもよい。
制御回路１４０は、基本的な出力帰還制御として、帰還電圧ＦＢが所定の目標値（後出の基準電圧ＲＥＦ）と一致するように、上側ゲート信号Ｇ１及び下側ゲート信号Ｇ２それぞれのパルス幅変調制御を行う通常モード（ＰＷＭ［pulse width modulation］モード）を備えている。
また、制御回路１４０は、軽負荷時において、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止（＝出力ハイインピーダンス状態）と駆動復帰（＝相補的なスイッチング動作の再開）を繰り返すことにより、スイッチングパルスを間引いてスイッチング損失を低減する軽負荷モード（ＰＦＭ［pulse frequency modulation］モード）も備えている。
さらに、制御回路１４０は、インダクタ電流ＩＬを疑似的に検出して電流モード制御方式の出力帰還制御を行う機能も備えている（詳細は後述）。
＜電流検出手法に関する考察＞
図２は、電流検出手法の第１例（上側電流検出手法）を示す図である。本図の電流検出手法では、出力トランジスタ１１１のオン期間（＝スイッチ電圧ＳＷのハイレベル期間ＴＨ）において、スイッチ電圧ＳＷのハイレベル（＝ＩＮ−ＩＬＨ×ＲｏｎＨ、ただし、ＩＬＨは出力トランジスタ１１１に流れる上側インダクタ電流、ＲｏｎＨは出力トランジスタ１１１のオン抵抗）を検出することにより、電流情報が制御回路１４０にフィードバックされている。ただし、本手法では、スイッチ電圧ＳＷのハイレベル期間ＴＨが下限値（例えば３０ｎｓ）よりも短くなると、電流情報を正しくフィードバックすることができなくなる。そのため、低デューティ動作が難しい。
図３は、電流検出手法の第２例（下側電流検出手法）を示す図である。本図の電流検出手法では、同期整流トランジスタ１１２のオン期間（＝スイッチ電圧ＳＷのローレベル期間ＴＬ）において、スイッチ電圧ＳＷのローレベル（＝ＧＮＤ−ＩＬＬ×ＲｏｎＬ、ただし、ＩＬＬは同期整流トランジスタ１１２に流れる下側インダクタ電流、ＲｏｎＬは同期整流トランジスタ１１２のオン抵抗）を検出することにより、電流情報が制御回路１４０にフィードバックされている。ただし、本手法では、スイッチ電圧ＳＷのローレベル期間ＴＬが下限値（例えば３０ｎｓ）よりも短くなると、電流情報を正しくフィードバックすることができなくなる。そのため、高デューティ動作が難しい。
例えば、スイッチング周波数ｆｓｗが１２ＭＨｚである場合には、スイッチング周期Ｔが８３ｎｓしかないので、スイッチ電圧ＳＷのハイレベル期間ＴＨもローレベル期間ＴＬも上記の下限値を下回り得る。そのため、上記いずれの電流検出手法を採用しても、電流情報を正しくフィードバックすることが困難となる。
図４は、電流検出手法の第３例（上下電流加算手法）を示す図である。本図の電流検出手法では、上側インダクタ電流ＩＬＨ及び下側インダクタ電流ＩＬＬそれぞれの電流情報が加算されて制御回路１４０にフィードバックされている。従って、スイッチング周波数ｆｓｗの高周波数化に対応することが可能となる。ただし、本手法では、上下の電流情報を加算する手段としてアンプが必要となるので、広帯域化及び高速応答性に限界がある。
以下では、上記の考察に鑑み、より適切に電流情報をフィードバックすることのできる新規な電流検出手法について提案する。
＜制御回路＞
図５は、制御回路１４０の一構成例を示す図である。本構成例の制御回路１４０は、基準電圧生成回路１４１と、エラーアンプ１４２と、ランプ信号生成回路１４３と、オシレータ１４４と、コンパレータ１４５と、ロジック回路１４６と、駆動回路１４７と、ゼロクロス検出部１４８と、フィルタ部１４Ａと、加算部１４Ｂと、を含む。
基準電圧生成回路１４１は、出力電圧ＯＵＴの目標値を設定するための基準電圧ＲＥＦを生成する。なお、基準電圧生成回路１４１としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＯＵＴを調整したりすることが可能となる。
エラーアンプ１４２は、反転入力端（−）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。なお、エラーアンプ１４２の出力端と反転入力端（−）または接地端との間には、位相補償回路（位相補償抵抗及び位相補償療養）を接続してもよい。
ランプ信号生成回路１４３は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。
オシレータ１４４は、所定周波数でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。
コンパレータ１４５は、反転入力端（−）に印加される第１加算信号ＲＡＭＰ＋ＩＳＰ（＝ランプ信号ＲＡＭＰと正側電流センス信号ＩＳＰを足し合わせた信号）と、非反転入力端（＋）に印加される第２加算信号ＥＲＲ＋ＩＳＭ（＝誤差信号ＥＲＲと負側電流センス信号ＩＳＭを足し合わせた信号）とを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、第１加算信号ＲＡＭＰ＋ＩＳＰが第２加算信号ＥＲＲ＋ＩＳＭよりも低いときにハイレベルとなり、第１加算信号ＲＡＭＰ＋ＩＳＰが第２加算信号ＥＲＲ＋ＩＳＭよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど又は正側電流センス信号ＩＳＰが低いほど遅くなり、誤差信号ＥＲＲが低いほど又は正側電流センス信号ＩＳＰが高いほど早くなる。
ロジック回路１４６は、基本的に、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。より具体的に述べると、ロジック回路１４６は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１をハイレベルに立ち上げて下側制御信号Ｓ２をローレベルに立ち下げる。その結果、出力トランジスタ１１１がオンして同期整流トランジスタ１１２がオフするので、スイッチ電圧ＳＷがハイレベル（≒ＶＩＮ）に立ち上がる。一方、ロジック回路１４６は、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１をローレベルに立ち下げて、下側制御信号Ｓ２をハイレベルに立ち上げる。その結果、出力トランジスタ１１１がオフして同期整流トランジスタ１１２がオンするので、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）に立ち下がる。
従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間ＴＨ）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなるようにＰＷＭ制御される。つまり、出力トランジスタ１１１のオンデューティＤ（＝一周期に占めるオン期間Ｔｏｎの割合）は、誤差信号ＥＲＲが高いほど又は正側電流センス信号ＩＳＰが低いほど大きくなり、誤差信号ＥＲＲが低いほど又は正側電流センス信号ＩＳＰが高いほど小さくなる。
また、ロジック回路１４６は、出力トランジスタ１１１がオフされて同期整流トランジスタ１１２がオンされているときに、ゼロクロス検出部１４８から入力されるゼロクロス検出信号ＺＣがローレベルからハイレベルに立ち上がったタイミング（＝インダクタ電流ＩＬのゼロクロス検出タイミング）で、同期整流トランジスタ１１２をオフさせることにより、スイッチ出力段１１０を出力ハイインピーダンス状態とする機能（いわゆる逆流防止機能）を備えている。
また、ロジック回路１４６は、軽負荷時において、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止（＝上記の出力ハイインピーダンス状態）と駆動復帰（＝相補的なスイッチング動作の再開）を繰り返すことにより、スイッチングパルスを間引いてスイッチング損失を低減する軽負荷モード（ＰＦＭモード）も備えている。
さらに、ロジック回路１４６は、出力電圧ＯＵＴとゼロクロス検出信号ＺＣの入力を受け付けており、スイッチ電圧ＳＷの挙動を模擬した疑似スイッチ電圧ＰＳＷを生成する機能も備えている（詳細は後述）。
駆動回路１４７は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１４７ａと、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１４７ｂを含む。なお、上側ドライバ１４７ａ及び下側ドライバ１４７ｂとしては、それぞれ、バッファやインバータを用いることができる。
ゼロクロス検出部１４８は、出力トランジスタ１１１がオフされて同期整流トランジスタ１１２がオンされているときに、同期整流トランジスタ１１２の両端間電圧（＝スイッチ電圧ＳＷ）を監視することにより、インダクタ電流ＩＬのゼロクロスを検出する。
例えば、ゼロクロス検出部１４８としては、本図で示したように、非反転入力端（＋）に入力されるスイッチ電圧ＳＷと、反転入力端（＋）に入力される接地電圧ＧＮＤとを比較して、ゼロクロス検出信号ＺＣを生成するコンパレータを用いるとよい。ゼロクロス検出信号ＺＣは、ＳＷ＞ＧＮＤであるときにハイレベルとなり、ＳＷ＜ＧＮＤであるときにローレベルとなる。
フィルタ部１４Ａは、疑似スイッチ電圧ＰＳＷと出力電圧ＯＵＴの入力を受け付けてインダクタ電流ＩＬの挙動を模擬した電流センス信号（＝正側電流センス信号ＩＳＰと負側電流センス信号ＩＳＭを含む差動電圧信号）を生成する。なお、正側電流センス信号ＩＳＰは、負側電流センス信号ＩＳＭ（＝出力電圧ＯＵＴまたはその分圧電圧）を基準電位として疑似スイッチ電圧ＰＳＷに積分処理（平均化処理）を施すことにより生成される。
加算部１４Ｂは、ランプ信号ＲＡＭＰと正側電流センス信号ＩＳＰとを足し合わせた第１加算信号ＲＡＭＰ＋ＩＳＰ、並びに、誤差信号ＥＲＲと負側電流センス信号ＩＳＭとを足し合わせた第２加算信号ＥＲＲ＋ＩＳＭをそれぞれ生成する。このような電流情報の加算処理により、電流モード制御方式の出力帰還制御を行うことが可能となる。
すなわち、上記した種々の機能部のうち、少なくとも、エラーアンプ１４２、ランプ信号生成回路１４３、加算部１４Ｂ、オシレータ１４４、並びに、コンパレータ１４５は、正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭを用いて電流モード制御方式の出力帰還制御を行う帰還制御部（ないしはその構成要素）として理解することができる。
＜電流検出動作＞
図６は、電流検出動作の第１例（ＰＦＭモード：電流不連続モード）を示す図であり、上から順に、出力電圧ＯＵＴ、スイッチ電圧ＳＷ、疑似スイッチ電圧ＰＳＷ、並びに、正側電流センス信号ＩＳＰ（実線）及び負側電流センス信号ＩＳＭ（破線）それぞれの挙動が描写されている。
なお、インダクタ電流ＩＬについては、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）からインダクタ１１３に向かう方向を正方向（＋）と定義し、インダクタ１１３から外部端子Ｔ２に向かう方向を負方向（−）と定義する。
時刻ｔ５１以前には、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされている。
時刻ｔ５１において、出力電圧ＯＵＴが所定の下限値ＯＵＴＬ（≧目標値）まで低下すると、出力トランジスタ１１１がオンされる。従って、入力電圧ＩＮの印加端から出力トランジスタ１１１を介してインダクタ１１３に至る経路に正方向のインダクタ電流ＩＬが流れ始めるので、出力電圧ＯＵＴが上昇に転じる。
このとき、スイッチ電圧ＳＷは、入力電圧ＩＮよりも出力トランジスタ１１１のドレイン・ソース間電圧ＶｄｓＨ（＝ＲｏｎＨ×ＩＬ、ただし、ＲｏｎＨは出力トランジスタ１１１のオン抵抗値）だけ低い正電圧（＝ＩＮ−ＶｄｓＨ）となる。
なお、上記したドレイン・ソース間電圧ＶｄｓＨは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。従って、期間Ｔ１（＝時刻ｔ５１〜ｔ５２）では、インダクタ電流ＩＬの増大に伴ってスイッチ電圧ＳＷが低下していく。
また、期間Ｔ１では、ハイレベル（＝ＩＮ−ＶｄｓＨ）のスイッチ電圧ＳＷを模擬するように、疑似スイッチ電圧ＰＳＷとして入力電圧ＩＮが出力される。従って、正側電流センス信号ＩＳＰは、時間の経過と共に上昇していく。その結果、正側電流センス信号ＩＳＰから負側電流センス信号ＩＳＭを差し引いた差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）は、正値を持って増大していく。
時刻ｔ５２では、出力トランジスタ１１１がオフされて同期整流トランジスタ１１２がオンされる。このとき、インダクタ１１３には、期間Ｔ１で蓄えられた電気エネルギにより逆起電力が生じる。従って、接地電圧ＧＮＤの印加端から同期整流トランジスタ１１１を介してインダクタ１１３に至る電流経路に正方向のインダクタ電流ＩＬが流れ続ける。なお、負荷Ｚに流れる負荷電流よりもインダクタ電流ＩＬの方が大きいときには、キャパシタ１１５の充電が継続されるので、出力電圧ＯＵＴが上昇し続ける。
このとき、スイッチ電圧ＳＷは、接地電圧ＧＮＤよりも同期整流トランジスタ１１２のドレイン・ソース間電圧ＶｄｓＬ（＝ＲｏｎＬ×ＩＬ、ただし、ＲｏｎＬは同期整流トランジスタ１１２のオン抵抗値）だけ低い負電圧（＝ＧＮＤ−ＶｄｓＬ）となる。
なお、上記したドレイン・ソース間電圧ＶｄｓＬは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。従って、期間Ｔ２（＝時刻ｔ５２〜ｔ５３）では、インダクタ電流ＩＬの減少に伴ってスイッチ電圧ＳＷが上昇していく。
また、期間Ｔ２では、ローレベル（＝ＧＮＤ−ＶｄｓＬ）のスイッチ電圧ＳＷを模擬するように、疑似スイッチ電圧ＰＳＷとして接地電圧ＧＮＤが出力される。従って、正側電流センス信号ＩＳＰは、時間の経過と共に低下していく。その結果、差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）がゼロ値に近付いていく。
時刻ｔ５３において、スイッチ電圧ＳＷが接地電圧ＧＮＤまで上昇すると、同期整流トランジスタ１１２がオフされる。このように、同期整流トランジスタ１１２は、インダクタ電流ＩＬのゼロクロス検出タイミング（ＺＣ＝Ｈ）でオフされる。従って、インダクタ電流ＩＬの逆流（＝同期整流トランジスタ１１２を介する出力電圧ＯＵＴの放電）を抑制することができるので、スイッチング電源１００の効率を高めることが可能となる。
なお、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされると、外部端子Ｔ２がハイインピーダンス状態となる。従って、期間Ｔ３（＝時刻ｔ５３〜ｔ５４）では、負荷電流に応じた傾きで出力電圧ＯＵＴが緩やかに低下していく。また、スイッチ電圧ＳＷは、同期整流トランジスタ１１２がオフした直後にリンギングを生じるが、最終的には出力電圧ＯＵＴとほぼ一致する。
また、期間Ｔ３では、上記のスイッチ電圧ＳＷ（≒ＯＵＴ）を模擬するように、疑似スイッチ電圧ＰＳＷとして出力電圧ＯＵＴが出力される。従って、正側電流センス信号ＩＳＰは、負側電流センス信号ＩＳＭと一致する。その結果、差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）がゼロ値となる。
その後、時刻ｔ５４において、出力電圧ＯＵＴが所定の下限値ＯＵＴＬまで再び低下すると、出力トランジスタ１１１がオンされて、出力電圧ＯＵＴが上昇に転じる。これ以降も、上記と同様のスイッチング動作を行うことにより、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰が繰り返される。
このように、ＰＦＭモードでは、負荷電流に応じて期間Ｔ３（延いてはスイッチング周期Ｔ（＝Ｔ１＋Ｔ２＋Ｔ３））の長さが変動する。すなわち、負荷電流に応じてスイッチ出力段１１０のスイッチング周波数Ｆｓｗ（＝１／Ｔ）が変動する。
図７は、電流検出動作の第２例（ＰＷＭモード：電流連続モード）を示す図であり、先出の図６と同じく、上から順に、出力電圧ＯＵＴ、スイッチ電圧ＳＷ、疑似スイッチ電圧ＰＳＷ、並びに、正側電流センス信号ＩＳＰ（実線）及び負側電流センス信号ＩＳＭ（破線）それぞれの挙動が描写されている。
時刻ｔ６１では、出力トランジスタ１１１がオンされて、同期整流トランジスタ１１２がオフされる。このとき、正方向のインダクタ電流ＩＬが流れ始めるので、出力電圧ＯＵＴが上昇に転じる。
なお、期間Ｔ１（＝時刻ｔ６１〜ｔ６２）では、インダクタ電流ＩＬの増大に伴い、スイッチ電圧ＳＷ（＝ＩＮ−ＶｄｓＨ）が低下していく。また、期間Ｔ１では、疑似スイッチ電圧ＰＳＷとして入力電圧ＩＮが出力される。従って、正側電流センス信号ＩＳＰが時間の経過と共に上昇していき、延いては、正側電流センス信号ＩＳＰから負側電流センス信号ＩＳＭを差し引いた差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）が正値を持って増大していく。
時刻ｔ６２では、出力トランジスタ１１１がオフされて、同期整流トランジスタ１１２がオンされる。このとき、インダクタ１１３の逆起電力により、正方向のインダクタ電流ＩＬが流れ続ける。ただし、負荷電流がインダクタ電流ＩＬよりも大きいときには、キャパシタ１１５が放電されるので、出力電圧ＯＵＴが上昇から低下に転じる。
なお、期間Ｔ２（＝時刻ｔ６２〜ｔ６３）では、インダクタ電流ＩＬの減少に伴い、スイッチ電圧ＳＷ（＝ＧＮＤ−ＶｄｓＬ）が上昇していく。また、期間Ｔ２では、疑似スイッチ電圧ＰＳＷとして接地電圧ＧＮＤが出力される。従って、正側電流センス信号ＩＳＰが時間の経過と共に低下していき、延いては、差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）がゼロ値に近付いていく。
時刻ｔ６３では、スイッチ電圧ＳＷが接地電圧ＧＮＤに達する前に、再び出力トランジスタ１１１がオンされて同期整流トランジスタ１１２がオフされる。従って、スイッチ出力段１１０が駆動停止状態（＝出力ハイインピーダンス状態）に切り替わることはない。
これ以降も、上記と同様のスイッチング動作を行うことにより、スイッチ電圧ＳＷは、ハイレベル（＝ＩＮ−ＶｄｓＨ）とローレベル（＝ＧＮＤ−ＶｄｓＬ）を交互に繰り返す矩形波信号となる。
このように、ＰＷＭモードでは、スイッチ出力段１１０のスイッチング周期Ｔ（＝Ｔ１＋Ｔ２）、延いては、スイッチング周波数Ｆｓｗ（＝１／Ｔ）が固定値となる。
なお、疑似スイッチ電圧ＰＳＷは、上記挙動のスイッチ電圧ＳＷを模擬するように、ハイレベル（＝ＩＮ）とローレベル（＝ＧＮＤ）を交互に繰り返す矩形波信号となる。従って、正側電流センス信号ＩＳＰは、負側電流センス信号ＩＳＭと交わることなく、上昇と低下を交互に繰り返す三角波信号となる。その結果、差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）が常に正値を維持する。
以上の図６及び図７を見れば明らかなように、正側電流センス信号ＩＳＰから負側電流センス信号ＩＳＭを差し引いた差分電流センス信号ＩＳ（＝ＩＳＰ−ＩＳＭ）の挙動は、インダクタ電流ＩＬの挙動と等価である。従って、制御回路１４０では、正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭを用いることにより、電流モード制御方式の出力帰還制御を行うことが可能となる。
特に、インダクタ電流ＩＬの電流情報を取得するために、スイッチ電圧ＳＷを直接的に検出する構成ではなく、制御回路１４０の内部（例えばロジック回路１４６）でスイッチ電圧ＳＷを模擬した疑似スイッチ電圧ＰＳＷを生成する構成であれば、スイッチ電圧ＳＷのパルス幅（ハイレベル期間ＴＨ及びローレベル期間ＴＬ）に依ることなく、常に正確に電流情報をフィードバックすることができる。
従って、先述の上側電流検出手法（図２）や下側電流検出手法（図３）と比べて、より幅広いデューティ範囲（例えば０％〜１００％）で電流モード制御方式の出力帰還制御を行うことが可能となる。また、スイッチング周波数ｆｓｗの高周波数化にも対応することも可能となる。
また、先述の上下電流加算手法（図４）と異なり、上下の電流情報を加算するためのアンプが不要となるので、広帯域化及び高速応答性の面で有利となる。また、アンプの削減により、省面積化や省電力化を図ることも可能となる。
また、スイッチ電圧ＳＷを直接的に検出しない構成であれば、例えば、ＤｒＭＯＳコントローラＩＣのように、出力トランジスタと同期整流トランジスタが外付けされており、かつ、スイッチ電圧ＳＷの入力端子を持たない電源制御装置であっても、電流モード制御方式の出力帰還制御を行うことが可能となる。
また、本構成であれば、スイッチ電圧ＳＷに重畳するスイッチングノイズによる誤動作の懸念が少なくなる。従って、スイッチ電圧ＳＷのマスク処理などを省略することができる。また、半導体装置２００のパッケージや半導体基板２００が実装されるプリント配線基板のノイズ対策を緩和することができるので、デバイスないしセットの設計自由度を高めることが可能となる。
さらに、本構成であれば、電流情報のフィードバック精度が出力トランジスタ１１１及び同期整流トランジスタ１１２それぞれの配線レイアウト（例えば、スイッチ電圧ＳＷが印加されるパッドの位置やこれに繋がるメタル配線の敷設ルート）に依存しにくくなる。
＜ロジック回路＞
図８はロジック回路１４６の一構成例を示す図である。本構成例のロジック回路１４６は、パルス生成部１４６ａと、ＲＳフリップフロップ１４６ｘと、マルチプレクサ１４６ｙと、を含む。
ＲＳフリップフロップ１４６ｘは、セット端Ｓに入力されるオン信号ＯＮとリセット端Ｒに入力されるオフ信号ＯＦＦに基づいて、出力端Ｑから出力されるパルス幅変調信号ＰＷＭの論理レベルを決定する。例えば、ＲＳフリップフロップ１４６ｘは、オン信号ＯＮのパルス生成タイミングでパルス幅変調信号ＰＷＭをハイレベルにセットして、オフ信号ＯＦＦのパルス生成タイミングでパルス幅変調信号ＰＷＭをローレベルにリセットする。
パルス生成部１４６ａは、基本的に、パルス幅変調信号ＰＷＭに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成することにより、出力トランジスタ１１１と同期整流トランジスタ１１２を相補的にオン／オフする。
ただし、パルス生成部１４６ａは、Ｓ１＝ＬかつＳ２＝Ｈであるときに、ゼロクロス検出信号ＺＣがハイレベルに立ち上がると、下側制御信号Ｓ２をローレベルに立ち下げて、Ｓ１＝Ｓ２＝Ｌとする。その結果、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされるので、スイッチ出力段１１０が駆動停止状態（＝外部端子Ｔ２がハイインピーダンスとされた状態）となる。従って、インダクタ電流ＩＬの逆流を抑制することができるので、スイッチング電源１００の効率を高めることが可能となる。
なお、スイッチング電源１００が通常モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に移行している場合、ロジック回路１４６は、インダクタ電流ＩＬのゼロクロス検出タイミングでスイッチ出力段１１０を上記の駆動停止状態とした後、スイッチ出力段１１０の駆動復帰タイミング（＝出力トランジスタ１１１のオンタイミング）が到来するまで、オシレータ１４４を制御してオン信号ＯＮを停止させてもよいし、或いは、オン信号ＯＮを無視（またはマスク）してもよい。
また、軽負荷モードへの移行については、例えば、出力電圧ＯＵＴが目標値よりも高くなり、帰還電圧ＦＢが軽負荷移行電圧（＝α×ＶＲＥＦ、ただしα＞１）を上回ったときに、通常モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に移行するとよい。
また、軽負荷モードからの復帰については、例えば、出力電圧ＯＵＴが目標値の近傍まで低下し、帰還電圧ＦＢが軽負荷解除電圧（＝β×ＶＲＥＦ、ただし１＜β＜α）を下回ったときに、軽負荷モードから通常モードに復帰するとよい。
もちろん、軽負荷モードの移行／復帰条件は、何ら上記に限定されるものではなく、例えば、誤差信号ＥＲＲがランプ信号ＲＡＭＰのＤＣオフセット値を下回っているか否かを検出してもよいし、或いは、オフ信号ＯＦＦが所定期間に亘ってローレベルに固定されているか否かを検出してもよい。また、軽負荷モードの実装は必須でない。
マルチプレクサ１４６ｙは、オン信号ＯＮとゼロクロス検出信号ＺＣに応じてパルス幅変調信号ＰＷＭと出力電圧ＯＵＴの一方を疑似スイッチ電圧ＰＳＷとして選択出力する。例えば、マルチプレクサ１４６ｙは、オン信号ＯＮ（延いてはパルス幅変調信号ＰＷＭ）がハイレベルに立ち上がってからゼロクロス検出信号ＺＣがハイレベルに立ち上がるまでの間、パルス幅変調信号ＰＷＭを疑似スイッチ電圧ＰＳＷとして選択出力する。また、例えば、マルチプレクサ１４６ｙは、ゼロクロス検出信号ＺＣがハイレベルに立ち上がってからオン信号ＯＮ（延いてはパルス幅変調信号ＰＷＭ）がハイレベルに立ち上がるまでの間、出力電圧ＯＵＴを疑似スイッチ電圧ＰＳＷとして選択出力する。
なお、パルス幅変調信号ＰＷＭは、ハイレベル期間に入力電圧ＩＮとなり、ローレベル期間に接地電圧ＧＮＤとなる矩形波状のパルス電圧である。従って、疑似スイッチ電圧ＰＳＷは、マルチプレクサ１４６ｙの選択状態に応じて３レベルの電圧値（ハイレベル：ＩＮ、ミドルレベル：ＯＵＴ、ローレベル：ＧＮＤ）を取り得る。以下、図面を参照しながら具体的に説明する。
図９は、軽負荷モード（ＰＦＭモード：電流不連続モード）における疑似スイッチ電圧ＰＳＷの生成動作を示す図であり、上から順に、パルス幅変調信号ＰＷＭ（実線）及び出力電圧ＯＵＴ（破線）、オン信号ＯＮ、オフ信号ＯＦＦ、ゼロクロス検出信号ＺＣ、マルチプレクサ１４６ｙの選択状態、疑似スイッチ電圧ＰＳＷ、並びに、スイッチ電圧ＳＷが描写されている。
時刻ｔ７１において、オン信号ＯＮがハイレベルに立ち上がると、パルス幅変調信号ＰＷＭがハイレベル（＝入力電圧ＩＮ）にセットされる。このとき、マルチプレクサ１４６ｙは、オン信号ＯＮのハイレベル遷移を受けて、パルス幅変調信号ＰＷＭを疑似スイッチ電圧ＰＳＷとして選択出力する。従って、ハイレベルのスイッチ電圧ＳＷ（＝ＩＮ−ＶｄｓＨ）を模擬するように、疑似スイッチ電圧ＰＳＷがハイレベル（＝入力電圧ＩＮ）に立ち上げられる。
時刻ｔ７２において、オフ信号ＯＦＦがハイレベルに立ち上がると、パルス幅変調信号ＰＷＭがローレベル（＝接地電圧ＧＮＤ）にリセットされる。このとき、マルチプレクサ１４６は、パルス幅変調信号ＰＷＭを疑似スイッチ電圧ＰＳＷとして選択出力し続ける。従って、ローレベルのスイッチ電圧ＳＷ（＝ＧＮＤ−ＶｄｓＬ）を模擬するように、疑似スイッチ電圧ＰＳＷがローレベル（＝接地電圧ＧＮＤ）に立ち下げられる。
時刻ｔ７３において、ゼロクロス検出信号ＺＣがハイレベルに立ち上がると、スイッチ出力段１１０が駆動停止状態（＝出力ハイインピーダンス状態）となるので、スイッチ電圧ＳＷが出力電圧ＯＵＴとほぼ一致する。このとき、マルチプレクサ１４６は、ゼロクロス検出信号ＺＣのハイレベル遷移を受けて、出力電圧ＯＵＴを疑似スイッチ電圧ＰＳＷとして選択出力する。従って、ミドルレベルのスイッチ電圧ＳＷ（≒ＯＵＴ）を模擬するように、疑似スイッチ電圧ＰＳＷがミドルレベル（＝出力電圧ＯＵＴ）に切り替えられる。
時刻ｔ７４以降も、上記と同様の動作が繰り返されることにより、疑似スイッチ電圧ＰＳＷの生成が継続される。
なお、改めて図示はしないが、通常モード（ＰＷＭモード：電流連続モード）では、ゼロクロス検出信号ＺＣがハイレベルに立ち上がらない。従って、マルチプレクサ１４６ｙは、パルス幅変調信号ＰＷＭを疑似スイッチ電圧ＰＳＷとして常に選択出力し続ける状態となる。また、制御回路１４０が逆流防止機能（ゼロクロス検出機能）を持たない場合には、マルチプレクサ１４６ｙを省略し、パルス幅変調信号ＰＷＭを疑似スイッチ電圧ＰＳＷとして出力すればよい。
＜加算部＞
図１０は、コンパレータ１４５（特に入力段）と加算部１４Ｂの一構成例を示す図である。コンパレータ１４５の入力段は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２と、電流源ＣＳ１を含む。
トランジスタＰ１及びＰ２それぞれのソースは、いずれも電源端に接続されている。トランジスタＰ１のドレイン及びトランジスタＰ３のソースは、いずれもトランジスタＮ１のドレインに接続されている。トランジスタＰ２のドレイン及びトランジスタＰ４のソースは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ１及びＮ２それぞれのソースは、いずれも電流源ＣＳ１の第１端に接続されている。電流源ＣＳ１の第２端は、接地端に接続されている。トランジスタＮ１のゲートは、ランプ信号ＲＡＭＰの印加端に接続されている。トランジスタＮ２のゲートは、誤差信号ＥＲＲの印加端に接続されている。
一方、加算部１４Ｂは、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３及びＮ４と、電流源ＣＳ２と、を含む。
トランジスタＮ３のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＮ４のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ３及びＮ４それぞれのソースは、いずれも電流源ＣＳ２の第１端に接続されている。電流源ＣＳ２の第２端は、接地端に接続されている。トランジスタＮ３のゲートは、正側電流センス信号ＩＳＰの印加端に接続されている。トランジスタＮ４のゲートは、負側電流センス信号ＩＳＭの印加端に接続されている。
本構成例の加算部１４Ｂによれば、極めて簡易な回路構成により、ランプ信号ＲＡＭＰ及び誤差信号ＥＲＲに対して、それぞれ、差動形式の正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭを容易に足し合わせることができる。
また、例えば、電流源ＣＳ１及びＣＳ２でそれぞれ生成される駆動電流Ｉｄｒｖ１及びＩｄｒｖ２の電流比を任意に調整することにより、電流情報の検出感度を増減することができるので、コンパレータ１４５の入力ダイナミックレンジに合わせて、最適な電流帰還制御を行うことが可能となる。
＜フィルタ部＞
図１１は、フィルタ部１４Ａの第１構成例を示す図である。本構成例のフィルタ部１４Ａは、キャパシタＣと抵抗Ｒ２１〜Ｒ２４を含む。
キャパシタＣの第１端は、正側電流センス信号ＩＳＰの印加端に接続されている。キャパシタＣの第２端は、負側電流センス信号ＩＳＭの印加端に接続されている。
抵抗Ｒ２１の第１端は、疑似スイッチ電圧ＰＳＷの印加端に接続されている。抵抗Ｒ２１の第２端は、正側電流センス信号ＩＳＰの印加端に接続されている。
抵抗Ｒ２２の第１端は、出力電圧ＯＵＴの印加端に接続されている。抵抗Ｒ２２の第２端は、負側電流センス信号ＩＳＭの印加端に接続されている。
抵抗Ｒ２３の第１端は、正側電流センス信号ＩＳＰの印加端に接続されている。抵抗Ｒ２３の第２端は、基準電位端（＝接地端ＧＮＤ）に接続されている。
抵抗Ｒ２４の第１端は、負側電流センス信号ＩＳＭの印加端に接続されている。抵抗Ｒ２４の第２端は、基準電位端（＝接地端ＧＮＤ）に接続されている。
また、フィルタ部１４Ａの外部に描写されているインダクタＬ、抵抗Ｒ１１、及び、抵抗Ｒ１２は、それぞれ、インダクタ１１３のインダクタンス成分、スイッチ出力段１１０のインピーダンス成分（例えば出力トランジスタ１１１及び同期整流トランジスタ１１２それぞれのオン抵抗を含む）、及び、インダクタ１１３の等価直列抵抗成分に相当する。
本構成例のフィルタ部１４Ａにおいて、抵抗Ｒ１１及びＲ１２それぞれの両端間電圧をＶＡ１及びＶＡ２とし、キャパシタＣの両端間電圧をＶＢとした場合、次の（１）式及び（２）式を満たすように、キャパシタＣの容量値及び抵抗Ｒ２１〜Ｒ２４の抵抗値を設定すると、次の（３）式が成立する。
(R11+R12)×{(R21//R23)+(R22//R24)}=L/C … （１）
R23/(R21+R23)=R24/(R22+R24) … （２）
VB=R23/(R21+R23)(VA1+VA2) … （３）
ここで、（３）式における両端間電圧ＶＡ１及びＶＡ２は、それぞれ、インダクタ電流ＩＬの電流情報を持つ電圧信号である。従って、キャパシタＣの両端間に現れる両端間電圧ＶＢ（＝ＩＳＰ−ＩＳＭ）もインダクタ電流ＩＬの電流情報を持つ電圧信号となる。
このように、本構成例のフィルタ部１４Ａであれば、極めて簡易な回路構成（＝キャパシタＣと抵抗Ｒ２１〜Ｒ２４のみを用いたＲＣフィルタ構成）により、インダクタ電流ＩＬの挙動を模擬した疑似電流波形（＝両端間電圧ＶＢ）を生成することが可能となる。
なお、抵抗Ｒ２３及びＲ２４は、正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭそれぞれを適切な信号レベルに合わせ込む（引き下げる）目的で設けられている。ただし、そのような必要がない場合には、抵抗Ｒ２３及びＲ２４を省略してもよい。
図１２は、フィルタ部１４Ａの第２構成例を示す図である。本構成例のフィルタ部１４Ａは、先出の図１１を基本としつつ、さらに、抵抗Ｒ２５及びＲ２６を含む。
抵抗Ｒ２５の第１端は、内部電源電圧ＶＲＥＦの印加端に接続されている。抵抗Ｒ２５の第２端は、正側電流センス信号ＩＳＰの印加端に接続されている。
抵抗Ｒ２６の第１端は、内部電源電圧ＶＲＥＦの印加端に接続されている。抵抗Ｒ２６の第２端は、負側電流センス信号ＩＳＭの印加端に接続されている。
本構成例のフィルタ部１４Ａであれば、出力電圧ＯＵＴがゼロ値であっても、正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭをそれぞれ内部電源電圧ＶＲＥＦでＤＣバイアスすることができる。従って、例えば、加算部１４ＢがＮＭＯＳＦＥＴのゲートで正側電流センス信号ＩＳＰ及び負側電流センス信号ＩＳＭそれぞれの入力を受け付ける構成（先出の図１０を参照）であっても、加算部１４Ｂの動作に支障を来すことがない。
図１３は、フィルタ部１４Ａの第３構成例を示す図である。本構成例のフィルタ部１４Ａは、先出の図１１を基本としつつ、抵抗Ｒ２２及びＲ２４が省略されており、これらに代えてバッファＢＵＦを含む。
バッファＢＵＦの入力端は、帰還電圧ＦＢの印加端（＝抵抗１２１及び１２２相互間の接続ノード）に接続されている。バッファＢＵＦの出力端は、負側電流センス信号ＩＳＭの印加端に接続されている。
このように、帰還電圧ＦＢの入力を受け付ける構成とすれば、抵抗Ｒ２２及びＲ２４を省略することができる。なお、本構成例を採用する場合、先出の（１）式〜（３）式における抵抗Ｒ２２及びＲ２４それぞれの抵抗値を、抵抗１２１及び１２２それぞれの抵抗値として理解すればよい。
また、本構成例のフィルタ部１４Ａでは、帰還電圧ＦＢの印加端とキャパシタＣとの間に、バッファＢＵＦが挿入されている。従って、キャパシタＣが電圧帰還ループに及ぼす影響を抑制することが可能となる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている電源制御装置は、種々のアプリケーションに搭載されるスイッチング電源の制御主体として利用することが可能である。
１００ スイッチング電源
１１０ スイッチ出力段
１１１ 出力トランジスタ
１１２ 同期整流トランジスタ
１１３ インダクタ
１１４、１１５ コンデンサ
１２０ 帰還電圧生成回路
１４０ 制御回路
１４１ 基準電圧生成回路
１４２ エラーアンプ
１４３ ランプ信号生成回路
１４４ オシレータ
１４５ コンパレータ
１４６ ロジック回路
１４６ａ パルス生成部
１４６ｘ ＲＳフリップフロップ
１４６ｙ マルチプレクサ
１４７ 駆動回路
１４７ａ 上側ドライバ
１４７ｂ 下側ドライバ
１４８ ゼロクロス検出部
１４Ａ フィルタ部
１４Ｂ 加算部
２００ 半導体装置（電源制御装置）
ＢＵＦ バッファ
Ｃ キャパシタ
ＣＳ１、ＣＳ２ 電流源
Ｌ インダクタ
Ｎ１〜Ｎ４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１〜Ｐ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１１、Ｒ１２、Ｒ２１〜Ｒ２６ 抵抗
Ｔ１、Ｔ２、Ｔ３ 外部端子
Ｚ 負荷

Claims (11)

  1. スイッチ出力段を用いてインダクタ電流を駆動することにより入力電圧から出力電圧を生成するスイッチング電源の制御主体となる電源制御装置であって、
    前記スイッチ出力段で生成されるスイッチ電圧の挙動を模擬した疑似スイッチ電圧を生成するロジック回路と、
    前記疑似スイッチ電圧と前記出力電圧またはこれに応じた帰還電圧の入力を受け付けて前記インダクタ電流の挙動を模擬した電流センス信号を生成するフィルタ部と、
    前記電流センス信号を用いて前記スイッチ出力段の出力帰還制御を行う帰還制御部と、
    を有する、電源制御装置。
  2. 前記電流センス信号は、正側電流センス信号と負側電流センス信号を含む差動信号である、請求項１に記載の電源制御装置。
  3. 前記フィルタ部は、
    前記正側電流センス信号の印加端と前記負側電流センス信号の印加端との間に接続されたキャパシタと、
    前記疑似スイッチ電圧の印加端と前記正側電流センス信号の印加端との間に接続された第１抵抗と、
    前記出力電圧の印加端と前記負側電流センス信号の印加端との間に接続された第２抵抗と、
    を含む、請求項２に記載の電源制御装置。
  4. 前記フィルタ部は、
    前記正側電流センス信号の印加端と基準電位端との間に接続された第３抵抗と、
    前記負側電流センス信号の印加端と前記基準電位端との間に接続された第４抵抗と、
    をさらに含む、請求項３に記載の電源制御装置。
  5. 前記フィルタ部は、
    内部電源端と前記正側電流センス信号の印加端との間に接続された第５抵抗と、
    前記内部電源端と前記負側電流センス信号の印加端との間に接続された第６抵抗と、
    をさらに含む、請求項３または４に記載の電源制御装置。
  6. 前記フィルタ部は、
    前記正側電流センス信号の印加端と前記負側電流センス信号の印加端との間に接続されたキャパシタと、
    前記疑似スイッチ電圧の印加端と前記正側電流センス信号の印加端との間に接続された第１抵抗と、
    前記負側電流センス信号の印加端と基準電位端との間に接続された第２抵抗と、
    入力端が前記帰還電圧の印加端に接続されて出力端が前記負側電流センス信号の印加端に接続されたバッファと、
    を含む、請求項２に記載の電源制御装置。
  7. 前記帰還制御部は、
    前記出力電圧または前記帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、
    ランプ信号を生成するランプ信号生成回路と、
    前記ランプ信号と前記正側電流センス信号を足し合わせた第１加算信号及び前記誤差信号と前記負側電流センス信号を足し合わせた第２加算信号をそれぞれ生成する加算部と、
    所定周波数でパルス駆動されるオン信号を生成するオシレータと、
    前記第１加算信号と前記第２加算信号を比較してオフ信号を生成するコンパレータと、
    を含み、
    前記オン信号及び前記オフ信号を用いて前記スイッチ出力段の出力帰還制御を行う、請求項２〜６のいずれか一項に記載の電源制御装置。
  8. 前記スイッチ出力段は、出力トランジスタと同期整流トランジスタを含み、
    前記ロジック回路は、前記出力トランジスタがオフされて前記同期整流トランジスタがオンされているときに前記インダクタ電流のゼロクロスが検出された時点で前記同期整流トランジスタをオフさせて前記スイッチ出力段を出力ハイインピーダンス状態とする、請求項１〜７のいずれか一項に記載の電源制御装置。
  9. 前記ロジック回路は、
    パルス電圧に応じて前記出力トランジスタ及び前記同期整流トランジスタそれぞれの制御信号を生成するパルス生成部と、
    前記インダクタ電流のゼロクロス検出結果に応じて前記パルス電圧と前記出力電圧の一方を前記疑似スイッチ電圧として選択出力するマルチプレクサと、
    を含む、請求項８に記載の電源制御装置。
  10. 半導体装置に集積化されている、請求項１〜９のいずれか一項に記載の電源制御装置。
  11. 請求項１〜１０のいずれか一項に記載の電源制御装置を有する、スイッチング電源。
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