JP2021086946A - パルストランス - Google Patents

Abstract

【課題】結合度が高く、誤点弧を防止することができるパルストランスを提供する。【解決手段】駆動ＩＣ２からのパルス電圧によって、複数の半導体スイッチング素子３、４を駆動するパルストランスである。パルストランスは、駆動ＩＣ２と接続された１次巻線１０１と、複数の半導体スイッチング素子３、４にそれぞれ接続された複数の２次巻線１０２、１０３と、を備える。１次巻線は複数の第１の配線層に分割して配置される。複数の２次巻線のそれぞれは、複数の第２の配線層に分割して配置される。複数の第１の配線層と複数の第２の配線層とは、積層方向において全て交互になるように積層される。これにより１次巻線と２次巻線の結合度を高め、誤点弧を防止することができる。【選択図】図１

Description

この明細書における開示は、半導体スイッチング素子を駆動するためのパルストランスに関する。

特許文献１には、プリント基板の配線パターンで巻線を形成し、プリント基板を積層させた構成のプリントコイルが開示されている。トランスの１次巻線の基板と２次巻線の基板を隣接させることで、磁気的結合が良好となる。

特開平７−９９１２３号公報

特許文献１のプリントコイルによるトランスでは、隣接するプリント基板のコイルに流れる電流の方向が同じものが存在し、漏れ磁束が打ち消されず結合度が低下する。結合度が低下するとパルストランスの漏れインダクタンスと素子の寄生容量との共振により、ゲート電圧の振動が大きくなり半導体スイッチング素子の誤点弧につながる。

本開示の目的は、結合度が高く、誤点弧の発生を低減することができるパルストランスを提供することにある。

本開示の一態様によるパルストランスは、駆動ＩＣ（２）からのパルス電圧によって、複数の半導体スイッチング素子（３、４）を駆動するパルストランスにおいて、駆動ＩＣと接続された１次巻線（１０１、２０１）と、複数の半導体スイッチング素子（３、４）のそれぞれに接続された複数の２次巻線（１０２、１０３、２０２、２０３）と、１次巻線が少なくとも３つに分割され、分割された１次巻線がそれぞれ配置された複数の第１の配線層（Ｌ３、Ｌ５、Ｌ７）と、複数の２次巻線が、それぞれ少なくとも２つに分割され、分割された２次巻線がそれぞれ配置された複数の第２の配線層（Ｌ２、Ｌ４、Ｌ６、Ｌ８）と、を備え、複数の第１の配線層と複数の第２の配線層とが全て交互に積層されている。

これによれば、本開示のパルストランスは、結合度の低下を防ぎ、誤点弧の発生を低減することができる。

この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。

第１実施形態にかかるパルストランスを備えた半導体モジュールの概略構成例を示す回路図である。 第１実施形態にかかるパルストランスの１次巻線、２次巻線の構造を層別に示す図である。 第１実施形態にかかるパルストランスの構造の断面図および磁界の強さとの関係を示す図である。 図３に示すパルストランスの構造の断面図および磁界の強さとの比較例を示す図である。 第１実施形態にかかるパルストランスの１次巻線、２次巻線の構造を層別に示す別の例を示す図である。 図５に示すパルストランスの構造の断面図を示す図である。 第２実施形態にかかるパルストランスの１次巻線、２次巻線の構造を層別に示す図である。 第２実施形態にかかるパルストランスの構造の断面図を示す図である。

図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的におよび／または構造的に対応する部分および／または関連付けられる部分には同一の参照符号、または百以上の位が異なる参照符号が付される場合がある。対応する部分および／または関連付けられる部分については、他の実施形態の説明を参照することができる。

（第１実施形態）
図１に示す半導体モジュール１は、駆動ＩＣ２と、上アーム素子３と、下アーム素子４と、マイコン６と、パルストランス１００と、を備える。上アーム素子３および下アーム素子４は、半導体スイッチング素子に相当する。

パルストランス１００は、駆動ＩＣ２と接続される１次巻線１０１を備える。また、パルストランス１００は、上アーム素子３および下アーム素子４にそれぞれ接続される２次巻線１０２および２次巻線１０３を備える。さらにパルストランス１００は、１次巻線１０１と、２次巻線１０２、１０３と、の間の磁気結合を高めるために組み込まれたコア７（鉄芯）を備える。また、インダクタンス５は、駆動ＩＣ２とパルストランス１００との間の配線により生じる寄生インダクタンスである。

駆動ＩＣ２は、マイコン６から電圧を入力し、この電圧を波形成形して、矩形状のパルス電圧を出力する。この駆動ＩＣ２の出力電圧は、パルストランス１００への入力電圧Ｖｉｎとなり、この入力電圧Ｖｉｎがパルストランス１００の１次巻線１０１に印加される。パルストランス１００の１次巻線１０１に生じる電圧Ｖｎ１は、入力電圧Ｖｉｎがインダクタンス５の成分の影響を受けた電圧となる。

パルストランス１００は、駆動ＩＣ２からのパルス電圧に応じて、パルストランス１００の１次巻線１０１から、２次巻線１０２、１０３に印加電圧を伝達する。２次巻線１０２には、電圧Ｖｎ２が印加される。また、２次巻線１０３には、電圧Ｖｎ３が印加される。

２次巻線１０２および２次巻線１０３に伝達された電圧により、それぞれ、上アーム素子３および下アーム素子４が駆動される。詳細には、２次巻線１０２および２次巻線１０３に生じる誘導起電力の影響により、電流ｉｎ２およびｉｎ３が流れる。この電流ｉｎ２により上アーム素子３のゲート端子には、電圧Ｖｇｓ２が印加される。また、電流ｉｎ３により下アーム素子４のゲート端子には電圧Ｖｇｓ３が印加される。ここで、１次巻線１０１に流れる電流ｉｎ１と、２次巻線１０２および２次巻線１０３に流れる電流ｉｎ２、ｉｎ３の向きは逆向きである。

次にパルストランス１００の１次巻線１０１、２次巻線１０２、および２次巻線１０３の構造について図２を参照しながら説明する。第１の実施形態にかかるパルストランス１００は、図２に示すＬ１〜Ｌ８の８層の配線層が積層されてなる多層配線基板によって構成される。多層配線基板は、配線層Ｌ１を上側とし、配線層Ｌ８を下側として、Ｌ１〜Ｌ８の順に積層されている。

配線層Ｌ３、配線層Ｌ５、および配線層Ｌ７には、１次巻線１０１が３つに分割されて配置されている。すなわち、１次巻線１０１は、１次巻線１０１ａ、１０１ｂ、１０１ｃに分割されている。配線層Ｌ２および配線層Ｌ４には、２次巻線１０２が２つに分割されて配置されている。すなわち、２次巻線１０２は、２次巻線１０２ａ、１０２ｂに分割されている。また、配線層Ｌ６および配線層Ｌ８には、２次巻線１０３が２つに分割されて配置されている。すなわち、２次巻線１０３は、２次巻線１０３ａ、１０３ｂに分割されている。なお、ここで言う「分割」とは、１つの巻線を切断して複数に分けることを意味するものではなく、１次巻線または２次巻線としての機能が複数に区分されていることを意味する。

配線層Ｌ３、配線層Ｌ５、および配線層Ｌ７は、第１の配線層に相当する。また、配線層Ｌ２、配線層Ｌ４、配線層Ｌ６、および配線層Ｌ８は、第２の配線層に相当する。なお、配線層Ｌ１は、第１の配線層および第２の配線層のいずれにも該当しない。配線層Ｌ２〜Ｌ８において、１次巻線が配置された第１の配線層と、２次巻線が配置された第２の配線層とは、全て交互に積層されている。言い換えると、第１の配線層同士、または第２の配線層同士が、積層方向において隣り合うことはない。

多層配線基板には、パルストランス１００の１次巻線１０１と、２次巻線１０２、１０３との間の磁気結合を高めるために、コア７が組み込まれている。また、多層配線基板には、配線層Ｌ１〜Ｌ８を貫通接続するための１次巻線１０１用のビアＶ１（Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃ）が設けられる。同様に、多層配線基板には、２次巻線１０２、１０３用にビアＶ２（Ｖ２ａ、Ｖ２ｂ、Ｖ２ｃ）、ビアＶ３（Ｖ３ａ、Ｖ３ｂ、Ｖ３ｃ）が設けられる。以下、ビアＶ１ａ、Ｖ１ｂ、Ｖ１ｃを総称して、必要に応じてビアＶ１と称する。同様にビアＶ２ａ、Ｖ２ｂ、Ｖ２ｃを総称して、必要に応じてビアＶ２と称し、ビアＶ３ａ、Ｖ３ｂ、Ｖ３ｃを総称して、必要に応じてビアＶ３と称する。

ビアＶ１、Ｖ２、Ｖ３は、配線層Ｌ１から配線層Ｌ８まで貫通接続されている。ビアＶ１には、１次巻線１０１が接続される。配線層Ｌ１のビアＶ１ａは駆動ＩＣ２と接続される。１次巻線１０１は、１次巻線１０１の一端が延伸された配線１０１ｘが、配線層Ｌ１において、ビアＶ１ａとビアＶ１ｂとを接続する。配線１０１ｘは、ビアＶ１ｂを通じて配線層Ｌ３の１次巻線１０１ａと接続される。さらに配線１０１ｘは、ビアＶ１ｂを通じて配線層Ｌ５の１次巻線１０１ｂに接続される。そして、配線１０１ｘは、ビアＶ１ｂを通じて配線層Ｌ７の１次巻線１０１ｃに接続される。さらに、配線層Ｌ１のビアＶ１ｃと、１次巻線１０１ａ、１０１ｂ、１０１ｃとは、ビアＶ１ｃを通じて接続される。そして、配線層Ｌ１のビアＶ１ｃを通じて駆動ＩＣ２と接続される。

ビアＶ２には、２次巻線１０２が接続される。配線層Ｌ１のビアＶ２ａは上アーム素子３と接続される。２次巻線１０２は、２次巻線１０２の一端が延伸された配線１０２ｘが、配線層Ｌ１において、ビアＶ２ａとビアＶ２ｂとを接続する。そして、配線１０２ｘは、ビアＶ２ｂを通じて配線層Ｌ２の２次巻線１０２ａと接続される。さらに配線１０２ｘは、ビアＶ２ｂを通じて配線層Ｌ４の２次巻線１０２ｂに接続される。さらに、配線層Ｌ１のビアＶ２ｃと、２次巻線１０２ａ、１０２ｂとは、ビアＶ２ｃを通じて接続される。そして、配線層Ｌ１のビアＶ２ｃを通じて上アーム素子３と接続される。

ビアＶ３には、２次巻線１０３が接続される。配線層Ｌ１のビアＶ３ａは下アーム素子４と接続される。２次巻線１０３は、２次巻線１０３の一端が延伸された配線１０３ｘが、配線層Ｌ１において、ビアＶ３ａとビアＶ３ｂとを接続する。そして、配線１０３ｘは、ビアＶ３ｂを通じて配線層Ｌ６の２次巻線１０３ａと接続される。さらに配線１０３ｘは、ビアＶ３ｂを通じて配線層Ｌ８の２次巻線１０３ｂに接続される。さらに、配線層Ｌ１のビアＶ３ｃと、２次巻線１０３ａ、１０３ｂとは、ビアＶ３ｃを通じて接続される。そして、配線層Ｌ１のビアＶ３ｃを通じて下アーム素子４と接続される。

図２に示すように、１次巻線１０１は、配線層Ｌ３、配線層Ｌ５、および配線層Ｌ７の３つの層でそれぞれ、１０１ａ、１０１ｂおよび１０１ｃに分割される。また、２次巻線１０２は、配線層Ｌ２および配線層Ｌ４において、１０２ａおよび１０２ｂに分割される。同様に、２次巻線１０３は、配線層Ｌ６および配線層Ｌ８において１０３ａおよび１０３ｂに分割される。すなわち、１次巻線が配置された配線層と２次巻線が配置された配線層とが全て交互に積層されている。ここで、パルストランス１００における漏れ磁界によるエネルギーＥは、下記の式（１）で示される。μ_０は、真空の透磁率、Ｈは、磁界の強さを示す。

図３は、図２の一点鎖線ＩＩＩ−ＩＩＩでの断面図を示す。図４は、比較例として、１次巻線１０１、２次巻線１０２および２次巻線１０３を分割しない場合の断面図および磁界の強さを示すグラフを示す。巻線を分割した場合、分割した巻線に流れる電流は少なくなる。また磁界の強さは電流値に比例する。よって、図３に示すように、巻線を分割した場合の磁界の強さＨは、図４で示される巻線を分割しない場合の磁界の強さＨに比べ小さくなる。よって、式（１）に示す漏れ磁界によるエネルギーＥは小さくなる。ここで、漏れ磁界によるエネルギーＥは、下記の式（２）によっても示すことができる。Ｌｌｅａｋは漏れインダクタンス、Ｉは、巻線電流の値を示す。

この場合、巻線電流Ｉは一定であるため、式（２）の左辺の漏れ磁界によるエネルギーＥが小さくなると、漏れインダクタンスＬｌｅａｋが小さくなることがわかる。

第１の実施形態において、１次巻線１０１は、３つに分割され、３つの配線層に配置されている。また、２次巻線１０２および２次巻線１０３は、それぞれ２つに分割されて２つの配線層に配置されている。また、１次巻線１０１が配置された配線層と２次巻線１０２、１０３が配置された配線層とが全て交互に積層されている。巻線が分割されることにより、１つの巻線に流れる電流および電流により発生する磁束を小さくすることが可能となる。これにより、漏れインダクタンスを低減し、２次巻線側への出力電圧の低減を抑えることができる。

なお、１次巻線１０１および２次巻線１０２、１０３の分割数は、３および２に限定されない。１次巻線１０１が配置された第１の配線層と、２次巻線１０２、１０３が配置された第２の配線層とが全て交互に積層される限りにおいて、各巻線の分割数を増やしても良い。巻線の分割数が増えるほど、１つの巻線に流れる電流および電流により発生する磁束が小さくなり、漏れインダクタンスが低減し、２次巻線側への出力電力低減が抑えられる。なお、積層された多層配線基板において、巻線が配置された配線層のうち最上面および最下面の配線層は、第１の配線層であっても良いし、第２の配線層であっても良い。例えば、最上面の配線層と最下面の配線層の両方が第１の配線層となるように、第１の配線層と第２の配線層とが交互に積層された構造であっても良い。または、最上面の配線層と最下面の配線層の両方が第２の配線層となるように、第１の配線層と第２の配線層とが交互に積層された構造であっても良い。あるいは、最上面の配線層と最下面の配線層のいずれか一方が第１の配線層、他方が第２の配線層となるように、第１の配線層と第２の配線層とが交互に積層された構造でも良い。

以上のように、パルストランス１００は、駆動ＩＣ２と接続された１次巻線１０１と、複数の半導体スイッチング素子にそれぞれに接続された複数の２次巻線１０２、１０３と、を備える。１次巻線１０１が少なくとも３つに分割され、分割された１次巻線１０１がそれぞれ複数の第１の配線層（配線層Ｌ３、配線層Ｌ５、配線層Ｌ７）に配置される。複数の２次巻線が、それぞれ少なくとも２つに分割され、分割された２次巻線がそれぞれ複数の第２の配線層（配線層Ｌ２、配線層Ｌ４、配線層Ｌ６、配線層Ｌ８）に配置される。複数の第１の配線層と、複数の第２の配線層と、が多層配線基板の積層方向において全て交互になるように積層されている。１次巻線１０１と、２次巻線１０２、１０３とを分割し、上述の通り積層することで、電流および磁束が減少し、巻線を鎖交しない磁束を減少させることができる。これにより、パルストランス１００の１次巻線１０１と、２次巻線１０２および２次巻線１０３との結合度を向上させることができる。結合度の向上によりパルストランス１００の漏れインダクタンスが減少し、半導体スイッチング素子の寄生容量との共振を減少させることができる。その結果、半導体スイッチング素子のゲート電圧の振動が大きくなるのを防ぎ、半導体スイッチング素子の誤点弧を防ぐことができる。

また、パルストランス１００において、複数の半導体スイッチング素子および複数の２次巻線１０２、１０３の数を、それぞれＮ個（Ｎは２以上の整数）とする。また、Ｎ個の２次巻線１０２、１０３は、それぞれＭ個（Ｍは２以上の整数）に分割する。この場合、１次巻線１０１を、（Ｍ×Ｎ−１）個、（Ｍ×Ｎ）個または（Ｍ×Ｎ＋１）個に分割する構成とすることができる。また、１次巻線１０１が配置された配線層と２次巻線１０２、１０３が配置された配線層とは、全て交互に積層される。この条件の下で、１次巻線１０１が（Ｍ×Ｎ−１）個に分割された場合、巻線が配置された配線層のうち最上面および最下面の配線層は、２次巻線１０２または１０３が配置された配線層となる。また、１次巻線１０１を（Ｍ×Ｎ）個に分割した場合は、巻線が配置された配線層のうち最上面および最下面のいずれか一方が、分割された１次巻線１０１が配置された配線層となる。さらに、１次巻線１０１を（Ｍ×Ｎ＋１）個に分割した場合は、巻線が配置された配線層のうち最上面および最下面の配線層が、分割された１次巻線１０１が配置された配線層となる。

図５は、２次巻線の数を４個とし、１次巻線１０１を７分割し、４個の２次巻線１０２〜１０５をそれぞれ２分割し、配線層に配置した場合の、各層を平面視した場合の図を示す。図６は、図５の一点鎖線ＶＩ−ＶＩでの断面図を示す。図５および図６に示すように、１次巻線１０１は、配線層Ｌ３、Ｌ５、Ｌ７、Ｌ９、Ｌ１１、Ｌ１３およびＬ１５の７つの層でそれぞれ、１０１ａ〜１０１ｇに分割される。また、２次巻線１０２は、配線層Ｌ２および配線層Ｌ４において、１０２ａおよび１０２ｂに分割される。２次巻線１０３は、配線層Ｌ６および配線層Ｌ８において１０３ａおよび１０３ｂに分割される。２次巻線１０４は、配線層Ｌ１０および配線層Ｌ１２において１０４ａおよび１０４ｂに分割される。２次巻線１０５は、配線層Ｌ１４および配線層Ｌ１６において１０５ａおよび１０５ｂに分割される。すなわち、１次巻線が配置された配線層と２次巻線が配置された配線層とが全て交互に積層されている。

また、本実施形態では、１つの２次巻線から分割された２次巻線は、多層配線基板における複数の第２の配線層のうち、積層方向において連続する第２の配線層に配置されている。例えば図２に示すように、２次巻線１０２から分割された２次巻線１０２ａ、１０２ｂは、配線層Ｌ２、Ｌ４に配置されている。配線層Ｌ２および配線層Ｌ４は、多層配線基板の配線層Ｌ１〜Ｌ８のうち、積層方向において連続する第２の配線層である。同様に、２次巻線１０３から分割された２次巻線１０３ａ、１０３ｂは、配線層Ｌ６、Ｌ８に配置されている。配線層Ｌ６および配線層Ｌ８は、多層配線基板の配線層Ｌ１〜Ｌ８のうち、積層方向において連続する第２の配線層である。

言い換えると、１つの２次巻線から分割された２次巻線が配置された複数の配線層の間には、他の２次巻線から分割された２次巻線が配置された配線層は介在しない。このような配置とすることにより、１つの２次巻線から分割された複数の２次巻線を、多層配線基板内で互いに近接した位置に配置できる。これにより、上下アーム素子３、４のゲート電圧の伝達に必要な複数の２次巻線のそれぞれと１次巻線との結合度を向上させることができる。

また、複数の２次巻線がそれぞれ分割されて配置された配線層の間には、分割された１次巻線が配置された配線層が存在する。例えば、２次巻線１０２から分割され配置された配線層Ｌ４と、２次巻線１０３から分割され配置された配線層Ｌ６の間には、分割された１次巻線１０１の配線層Ｌ５が存在する。これにより、上下アーム素子３、４のゲート電圧の伝達に不要な複数の２次巻線間の結合度を、低くすることができる。

また、１次巻線１０１と、２次巻線１０２、１０３とに流れる電流は、積層方向から見た場合に、積層方向で隣り合う配線層間において対向する方向（異なる方向）に流れる。具体的には、図３に示すように配線層Ｌ２〜配線層Ｌ８においては、隣接する配線層で互いに対向する方向（異なる方向）に電流が流れることになる。これにより各巻線を鎖交しない漏れ磁束が打ち消され、１次巻線、２次巻線間の結合度の向上につながる。

（第２実施形態）
次に、第２実施形態について説明する。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同一の構成を示しており、特に説明がない限り先行する説明を参照する。図７に示すように、第２の実施形態にかかるパルストランス２００は、各層の２次巻線の巻数が１次巻線の巻数より少ない。

図７は、第２の実施形態にかかるパルストランス２００の各層を平面視した図である。図８は、図７の一点鎖線ＶＩＩＩ−ＶＩＩＩでの断面図を示す。配線層Ｌ２および配線層Ｌ４における各２次巻線２０２ａ、２０２ｂの巻数は２である。一方で、配線層Ｌ３、配線層Ｌ５および配線層Ｌ７における１次巻線２０１ａ、２０１ｂおよび２０１ｃの巻数は４である。よって、２次巻線２０２ａ、２０２ｂの巻数は、１次巻線２０１ａ、２０１ｂ、２０１ｃの巻数より少ない。また、配線層Ｌ６および配線層Ｌ８における２次巻線２０３ａ、２０３ｂの巻数は２である。一方で、上述の通り、配線層Ｌ３、配線層Ｌ５および配線層Ｌ７における１次巻線２０１ａ、２０１ｂおよび２０１ｃの巻数は４である。よって、２次巻線２０３ａ、２０３ｂの巻数は、１次巻線２０１ａ、２０１ｂ、２０１ｃの巻数より少ない。図７および図８に示す第２の実施形態における各配線層の１次巻線２０１、２次巻線２０２、および２次巻線２０３の巻線数の比は４：２：２、すなわち２：１：１となる。この場合、巻数比は２となる。なお、ビアＶ１、Ｖ２、Ｖ３の配置は、図２と同様であるため説明を省略する。

ここで、パルストランス２００が損失のない理想トランスであると想定する。１次巻線２０１と２次巻線２０２、２０３との巻数比がｍの場合、２次巻線２０２、２０３の電圧Ｖｎ２と１次巻線２０１の電圧との関係は、Ｖｎ２＝（Ｖｎ１）／ｍになる。また、２次巻線２０２、２０３の電流ｉｎ２、ｉｎ３と、１次巻線２０１に流れる電流ｉｎ１と、においては、ｉｎ２＋ｉｎ３＝ｍ×ｉｎ１の関係が成立する。ここで、インダクタンス５に生じる電圧は、１次巻線２０１の電圧とほぼ同じＶｎ１である。よってインダクタンス５に生じる電圧Ｖｎ１のｍ分の１の電圧が、２次巻線２０２および２次巻線２０３に生じる。また、駆動ＩＣ２と１次巻線２０１との間のインダクタンス５に流れる電流は、２次巻線２０２、２０３に流れる電流のｍ分の１になる。このとき１次巻線２０１の電圧Ｖｎ１は、下記の式（３）のように表すことができる。

また、２次巻線２０２、２０３に生じる誘導起電力の影響により誘導電流が流れる。この誘導電流により、上アーム素子３、下アーム素子４のゲートソース間に電圧Ｖｇｓ２、Ｖｇｓ３が生じる。ここで、Ｖｇｓ２は、下記式（４）のように表すことができる。Ｌは、インダクタンス５の寄生インダクタンス値である。

電圧Ｖｇｓ３も同様に表すことができる。

よって、上下アーム素子３、４のゲートソース間電圧Ｖｇｓ２、Ｖｇｓ３は、寄生インダクタンスＬに起因する式（４）の第２項の影響により上昇するものの、巻数比ｍの２乗分の１の影響しかなくなる。すなわち、巻数比ｍが大きくなることで、寄生インダクタンスＬの影響が抑制できるようになり、ゲート電圧の振動が抑制され、誤点弧を防止できる。

さらに、１次巻線２０１と、２次巻線２０２、２０３との巻数比ｍは、ｍ≧ＳＱＲＴ（Ｎ）（但し、ＳＱＲＴ（Ｎ）は、Ｎの平方根を表す）を満たすように設定されていることが望ましい。なお、Ｎは、半導体スイッチング素子の個数である。巻数比ｍが、ｍ≧ＳＱＲＴ（Ｎ）を満たすよう構成することにより、寄生インダクタンスＬの影響を、半導体スイッチング素子が１個の場合と同等以下にすることができる。

上述の通り、パルストランス２００においては、多層配線基板の各配線層に配置された巻線の巻数は、１次巻線２０１の巻数より２次巻線２０２、２０３の巻数が少ない。例えば図７および図８に示す例では、１次巻線２０１と２次巻線２０２、２０３との巻線の巻数比は２である。１次巻線２０１と２次巻線２０２、２０３との巻線の巻数比を大きくすることで、式（４）のゲートソース間電圧Ｖｇｓ２の寄生インダクタンスＬの影響を少なくできる。寄生インダクタンスＬの影響を少なくすることでゲート電圧の振動が抑制され、誤点弧を防止できる。

さらに、１次巻線２０１と、２次巻線２０２、２０３との巻数比ｍが、ｍ≧ＳＱＲＴ（Ｎ）を満たすように設定されていることが望ましい。例えば、Ｎを４としたときにはｍを例えば２以上、Ｎを６としたときにはｍを３以上、とすることが望ましい。これにより、ゲートソース間電圧Ｖｇｓ２、Ｖｇｓ３がさらに抑制され、誤点弧を防止できる。半導体スイッチング素子の個数を増加させた場合により誤点弧の防止の効果が得られる。

（他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。例えば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内での全ての変更を含むものと解されるべきである。

また、上述した各実施形態の駆動ＩＣ２は、１または複数の制御装置によって構成される。例えば、制御装置は、メモリとメモリに格納されたプログラムを実行するプロセッサとを備える。また例えば、制御装置は、プログラムされた多数の論理ユニット（ゲート回路）を含むデジタル回路によって構成された論理回路を備える。

１ 半導体モジュール、２ 駆動ＩＣ、３ 上アーム素子、４ 下アーム素子、５ インダクタンス、６ マイコン、７ コア、１００ パルストランス、１０１ １次巻線、１０２ ２次巻線、１０３ ２次巻線、２００ パルストランス、２０１ １次巻線、２０２ ２次巻線、２０３ ２次巻線

Claims (5)

1. 駆動ＩＣ（２）からのパルス電圧によって、複数の半導体スイッチング素子（３、４）を駆動するパルストランスにおいて、
   前記駆動ＩＣと接続された１次巻線（１０１、２０１）と、
   前記複数の半導体スイッチング素子（３、４）のそれぞれに接続された複数の２次巻線（１０２、１０３、２０２、２０３）と、
   前記１次巻線が少なくとも３つに分割され、前記分割された１次巻線がそれぞれ配置された複数の第１の配線層（Ｌ３、Ｌ５、Ｌ７）と、
   前記複数の２次巻線が、それぞれ少なくとも２つに分割され、前記分割された２次巻線がそれぞれ配置された複数の第２の配線層（Ｌ２、Ｌ４、Ｌ６、Ｌ８）と、を備え、
   前記複数の第１の配線層と前記複数の第２の配線層とが全て交互に積層された、パルストランス。
2. 前記複数の２次巻線のうち一の２次巻線から分割された２次巻線は、前記複数の第２の配線層のうち積層方向において連続する第２の配線層に配置されている、請求項１に記載のパルストランス。
3. 前記１次巻線の電流と、前記２次巻線の電流とは、積層方向から見た場合に、対向する方向に流れる、請求項１または２に記載のパルストランス。
4. 前記複数の第２の配線層のそれぞれに配置された前記２次巻線の巻数は、前記複数の第１の配線層のそれぞれに配置された前記１次巻線の巻数より少ない、請求項１〜３のいずれか１項に記載のパルストランス。
5. 前記複数の２次巻線の数をＮ（Ｎは２以上の整数）とすると、前記１次巻線と前記２次巻線との巻数比が、Ｎの平方根以上である、請求項１〜４のいずれか１項に記載のパルストランス。

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