JP2021086888A - 酸化物半導体を用いた薄膜トランジスタ、及び、それを用いた半導体装置 - Google Patents

酸化物半導体を用いた薄膜トランジスタ、及び、それを用いた半導体装置 Download PDF

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Abstract

【課題】酸化物半導体を用いたＴＦＴにおいて、ＴＦＴを小型化した場合でも、安定した特性を維持することが出来るＴＦＴを実現することである。また、このようなＴＦＴを用いて、高精細な画素を有する表示装置を実現することである。【解決手段】酸化物半導体膜１０９で構成される酸化物半導体ＴＦＴを有する半導体装置であって、前記酸化物半導体ＴＦＴのチャネル長は１．３乃至２．３μｍであり、前記酸化物半導体１０９のドレイン領域１０９１及びソース領域１０９２のシート抵抗は、１．４ＫΩ／□乃至２０ＫΩ／□であることを特徴とする酸化物半導体ＴＦＴを有する半導体装置。【選択図】図１４

Description

本発明は、酸化物半導体を用いた薄膜トランジスタ、及び、それを用いた表示装置、半導体装置に関する。
酸化物半導体を用いたＴＦＴ（薄膜トランジスタ、Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）はリーク電流がポリシリコンを用いたＴＦＴよりも小さく、かつ、移動度がａ-Ｓｉ（アモーファスシリコン）を用いたＴＦＴよりも大きい。したがって、表示装置の画素やセンサ装置のセンサ要素におけるスイッチング素子として好適である。また、酸化物半導体を用いたＴＦＴは、ポリシリコン等を用いたＴＦＴよりも低温で形成することが出来るので、樹脂基板を用いた半導体装置を実現することが出来る。
一方、酸化物半導体は、水素や酸素の侵入によって経時変化をし易いという問題がある。引用文献１には、酸化物半導体を用いたＴＦＴにおいて、酸化物半導体を水素や酸素からブロックする性質を有する絶縁膜によって囲み、酸化物半導体の特性変化を抑える構成が記載されている。
特許文献２には、ドレインまたはソースに供給された水素を拡散させ、ポリシリコンＴＦＴにおけるＬＤＤ領域と同じ作用をする領域、すなわち、チャネルとドレインの間にチャネル領域よりも抵抗が小さく、ドレインあるいはソースよりも抵抗が大きい領域を形成する構成が記載されている。
特開２０１６−１８４６３５号公報 特開２０１７−８５０７９号公報
以下に液晶表示装置を例にとって説明するが、同様な課題は、酸化物半導体を用いた薄膜トランジスタを有する有機ＥＬ表示装置等の表示装置あるいはセンサ装置、更には、酸化物半導体を用いた薄膜トランジスタを有する半導体装置全般にも共通である。半導体装置とは、基板上に形成された複数のトランジスタからなる装置のことである。表示装置、センサ装置、及び、後述する薄膜トランジスタが複数設けられたＴＦＴ基板等も半導体装置に含まれる。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
画素のスイッチングとして用いられるＴＦＴは、リーク電流が小さいことが必要である一方、ＯＮ電流は大きいことが要求されている。すなわち、ＴＦＴにおいて、ソース領域、ドレイン領域では抵抗が十分に小さい必要がある一方で、チャネル領域ではＴＦＴのＯＦＦ時に十分に大きな抵抗を維持していることが求められる。
酸化物半導体においては、チャネル領域に十分な酸素を供給することによって高抵抗を維持することが出来る。一方、ソース領域、ドレイン領域には、シリコン窒化膜（ＳｉＮ）等から水素を供給することによって、酸化物半導体を還元し、抵抗を小さくすることが出来る。
ソース、ドレイン領域を還元することによって、酸化物半導体を低抵抗にする方法として、ソース、ドレイン領域にＳｉＮ等を積層させる他、ソース、ドレイン領域を、水素を多く含むプラズマに晒すことによって、ソース、ドレインに水素を拡散させる技術が存在する。
一方、表示装置の画面が高精細になるにしたがって、画素が小さくなり、ひいては、ＴＦＴの小型化が必要になってくる。しかし、ＴＦＴにおいて、チャネル長を小さくすると、ソース、ドレインに存在する水素がチャネル領域に拡散し、ＴＦＴの特性変化をきたす、あるいは、ＴＦＴを導通（ディプリート）させてしまう危険を生ずる。
本発明の課題は、酸化物半導体を用いたＴＦＴにおいて、ＴＦＴを小型化した場合でも、安定した特性を維持することが出来るＴＦＴを実現することである。これによって、高精細画面を有する液晶表示装置、有機ＥＬ表示装置等の表示装置、高分解能を有するセンサ装置等の半導体装置を実現することである。
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
（１）酸化物半導体膜で構成される酸化物半導体ＴＦＴを有する半導体装置であって、前記酸化物半導体ＴＦＴのチャネル長は１．３乃至２．３μｍであり、前記酸化物半導体のドレイン領域及びソース領域のシート抵抗は、１．４ＫΩ／□（kΩ/sq.、kilo-ohms per square）乃至２０ＫΩ／□であることを特徴とする酸化物半導体ＴＦＴを有する半導体装置。
（２）前記酸化物半導体のドレイン領域及びソース領域のシート抵抗は、３ＫΩ／□乃至１０ＫΩ／□であることを特徴とする（１）に記載の半導体装置。
液晶表示装置の平面図である。 液晶表示装置の表示領域の断面図である。 図２に対応する画素の平面図である。 図２に対応する画素の他の例による平面図である。 酸化物半導体ＴＦＴの形成プロセスを示す断面図である。 酸化物半導体膜に対してイオンインプランテーションをしている状態を示す断面図である。 酸化物半導体ＴＦＴの詳細断面図である。 酸化物半導体ＴＦＴの平面図である。 他の構成による酸化物半導体ＴＦＴの製造プロセスを示す断面図である。 他の構成による酸化物半導体ＴＦＴの断面図である。 図１０の構成による酸化物半導体ＴＦＴの加速試験前後における特性変化を示すグラフである。 本実施例による酸化物半導体ＴＦＴの加速試験前後における特性変化を示すグラフである。 本発明による酸化物半導体ＴＦＴの形成のためのメカニズムを示す断面図である。 本発明による酸化物半導体ＴＦＴの形成メカニズムを示す、他の断面図である。 酸化物半導体ＴＦＴに不具合が生ずる場合のメカニズムを示す断面図である。 図１５の不具合によって酸化物半導体ＴＦＴがディプリートした場合の特性である。 実施例１の構成が正常に動作する場合の、酸化物半導体ＴＦＴの断面図である。 実施例１の構成が正常に動作した場合の、酸化物半導体ＴＦＴの特性を示すグラフである。 酸化物半導体ＴＦＴを形成するためのプロセス条件とＴＦＴの特性の関係を示す表である。 実施例１の構成によって製造した酸化物半導体ＴＦＴの特性の例である。 実施例１の構成によって製造した酸化物半導体ＴＦＴにおいて、チャネル長Ｌとスレッショルド電圧Ｖｔｈ関係を示すグラフである。 実施例１の構成によって製造した酸化物半導体ＴＦＴに対する加速試験結果を示すグラフである。 有機ＥＬ表示装置の表示領域における断面図である。 光センサ装置のセンサ領域における断面図である。 光センサ装置の平面図である。
酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。酸化物半導体のうち光学的に透明でかつ結晶質でないものはＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれている。以後、本明細書では、酸化物半導体を総称してＴＡＯＳと呼ぶこともある。以下、実施例によって本発明の内容を詳細に説明する。
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。
ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。なお、このような構成による画素はサブ画素を呼ばれることもあるが、本明細書では画素と呼ぶ。高精細画面においては、画素のｘ方向の大きさは、３０μｍ以下であり、２０μｍ程度にまで小さくなる場合もある。
ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。
液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトが配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。
図２は、画素が存在する表示領域の断面図である。図２は、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードに属する、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｔｉｃｈｉｎｇ）モードと呼ばれる方式の液晶表示装置である。図２では、酸化物半導体膜１０９を用いたＴＦＴ（以下酸化物半導体ＴＦＴと呼ぶこともある）が使用されている。酸化物半導体ＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。しかし、後で説明するように、チャネル長が短くなると、動作の安定性が問題となる。
図２において、ＴＦＴ基板１００を覆って下地膜１０２が形成されている。下地膜１０２は、ガラスあるいはポリイミド等の樹脂で形成されたＴＦＴ基板１００からの不純物が酸化物半導体膜１０９を汚染することを防止するものである。下地膜１０２は、シリコン酸化膜（ＳｉＯ）及びシリコン窒化膜（ＳｉＮ）の積層膜で形成される場合が多い。
下地膜１０２の上に遮光膜１０６が金属によって形成されている。この金属は、後で説明するゲート電極等と同じ金属を使用してもよい。遮光膜１０６は、後で形成されるＴＦＴのチャネル部にバックライトからの光が照射されないように遮光するためのものである。遮光膜１０６は必要に応じて、基板１００の帯電の、ＴＦＴへの影響を防止するための、シールド電極として使用することもできる。また、ゲート電圧を印加することによって、下ゲート電極として使用することも出来る。遮光膜１０６を設けない構造であってもよい。
遮光膜１０６を覆ってバッファ絶縁膜１０８が形成されている。バッファ絶縁膜１０８は、シリコン酸化膜で形成される。なお、遮光膜１０６を下ゲート電極として使用する場合は、バッファ絶縁膜１０８は下ゲート絶縁膜として作用する。
図２において、バッファ絶縁膜１０８の上にＴＦＴを構成する酸化物半導体膜１０９が形成されている。酸化物半導体膜１０９はスパッタリングによって形成することが出来る。酸化物半導体膜１０９の厚さは１０ｎｍ乃至１００ｎｍである。本実施例では、酸化物半導体膜１０９には例えば厚さ５０ｎｍのＩＧＺＯ膜が使用される。
半導体膜１０９は、チャネル領域１０９０とドレイン領域１０９１、ソース領域１０９２から構成される。後で説明するように、ドレイン領域１０９１とソース領域１０９２は、ゲート電極１１４をマスクにしたイオンインプランテーションによって導電性が付与されている。そして、ゲート電極１１４の直下がチャネル領域１０９０となっている。
酸化物半導体膜１０９の一方の端部にドレイン電極１１０が積層され、他方の端部にソース電極１１１が積層されている。ドレイン電極１１０、ソース電極１１１は、ゲート電極１１４と同じ金属で形成することが出来るし、Ｔｉを含有する膜で形成することも出来る。酸化物半導体膜１０９において、ドレイン電極１１０及びソース電極１１１と積層している部分は導電性となる。
酸化物半導体膜１０９、ドレイン電極１１０、ソース電極１１１を覆ってゲート絶縁膜１１２がＳｉＯによって形成されている。ゲート絶縁膜１１２は、酸化物半導体膜１０９のチャネル領域１０９０に酸素を供給して酸化物半導体ＴＦＴの特性を安定化させている。
ゲート絶縁膜１１２の上にゲート電極１１４が形成されている。ゲート電極１１４は例えば、Ｔｉ−Ａｌ−Ｔｉ（チタンーアルミニウムーチタン）の積層膜、あるいは、ＭｏＷ合金等によって形成される。図３及び図４に示すように、本実施例では、ゲート電極１１４は走査線１１が兼用している。
図２では、省略されているが、ゲート電極１１４とゲート絶縁膜１１２の間に、アルミニウム酸化膜、或いは、酸化物半導体膜が形成される場合がある。酸化物半導体膜１０９のチャネル領域１０９０に酸素をより多く供給して、ＴＦＴの特性をより安定化させるためである。この場合のアルミニウム酸化膜は１０ｎｍ程度でよい。
ゲート電極１１４を覆って層間絶縁膜１１５が形成されている。層間絶縁膜１１５は、シリコン酸化膜とシリコン窒化膜の２層構造となっている場合が多い。本実施形態では、シリコン窒化膜をＴＦＴ基板１００側に設け、シリコン酸化膜をシリコン窒化膜の上方に設けているが、逆の順序で積層する構成であってもよい。
図２において、層間絶縁膜１１５及びゲート絶縁膜１１２に、スルーホール１３０を形成して映像信号線１２とドレイン電極１１０を接続し、スルーホール１３１を形成してコンタクト電極１２２とソース電極１１１を接続する。コンタクト電極１２２は、層間絶縁膜１１５の上を延在し、スルーホール１３５、１３６を介して画素電極１４３と接続する。
図２において、層間絶縁膜１１５を覆って有機パッシベーション膜１４０が形成されている。有機パッシベーション膜１４０は、例えば、アクリル樹脂等で形成される。有機パッシベーション膜１４０は平坦化膜としての役割を持ち、また、映像信号線１２とコモン電極１４１間の浮遊容量を小さくするために、２乃至４μｍ程度と、厚く形成される。コンタクト電極１２２と画素電極１１４を接続するために、有機パッシベーション膜１４０にスルーホール１３５が形成される。
有機パッシベーション膜１４０の上にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜によってコモン電極１４１が形成される。コモン電極１４１は平面状に形成される。コモン電極１４１を覆って容量絶縁膜１４２が窒化シリコンによって形成されている。容量絶縁膜１４２を覆ってＩＴＯ等の透明導電膜によって画素電極１４３が形成されている。画素電極１４３は櫛歯状に形成される。容量絶縁膜１４２は、コモン電極１４１と画素電極１４３との間において、画素容量を構成するので、このように呼ばれる。
画素電極１４３を覆って配向膜１４４が形成されている。配向膜１４４は液晶分子３０１の初期配向方向を規定する。配向膜１４４の配向処理は、ラビングによる配向処理か偏光紫外線を用いた光配向処理が用いられる。ＩＰＳモードではプレティルト角は必要ないので、光配向処理が有利である。
図２において、液晶層３００を挟んで、対向基板２００が配置している。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上にオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に配向膜２０４が形成されている。配向膜２０４の作用および配向処理は、ＴＦＴ基板１００側の配向膜１４４と同じである。
図２において、コモン電極１４１と画素電極１４３との間に電圧が印加されると、図２の矢印で示すような電気力線が発生し、液晶分子３０１を回転させて液晶層３００によるバックライトからの光の透過率を制御する。画素毎に光の透過率を制御することによって画像を形成する。
図３は、図２に対応する液晶表示装置の表示領域における画素の平面図である。図３において、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２に囲まれた領域に画素電極１４３が形成されている。映像信号線１２と画素電極１４３との間に酸化物半導体ＴＦＴが形成されている。なお、図３では、遮光膜は省略されている。
図３において、ドレイン電極１１０がスルーホール１３０を介して映像信号線１２と接続し、映像信号線１２の下を通り、ｙ方向に隣接する画素に形成される酸化物半導体ＴＦＴの方向に延在する。酸化物半導体膜１０９はＬ字型に延在し、一方の端は映像信号線１２の下方において、ドレイン電極１１０と積層して接続する。 酸化物半導体膜１０９は走査線１１の下を通過するが、この時、ＴＦＴのチャネルが形成される。図３においては、走査線１１が図２におけるゲート電極１１４の役割を兼ねている。走査線１１の太さは２μｍから３μｍである。酸化物半導体膜１０９には、ゲート電極１１４、すなわち、走査線１１直下のチャネル部を除いて、例えば、イオンインプランテーションによって、ボロン（Ｂ）がドープされ、導通が与えられている。なお、イオンインプランテーションによるイオンは、ボロンの他、リン(Ｐ)あるいはありはアルゴン（Ａｒ）を使用することが出来る。酸化物半導体膜１０９のイオンインプランテーションされた部分はn型半導体領域（ｎ型化された半導体領域）、具体的には、ｎ＋領域（よりｎ型化された半導体領域）となっている。
酸化物半導体膜１０９の他端はソース電極１１１と積層して接続する。ソース電極１１１は画素電極１４３側に延在し、スルーホール１３１を介してコンタクト電極１２２と接続する。コンタクト電極１２２は有機パッシベーション膜１４０に形成されたスルーホール１３５及び容量絶縁膜に形成されたスルーホール１３６を介して画素電極１４３と接続する。画素電極１４３は櫛歯状に形成されている。
画素電極１４３の下には、コモン電極１４１が平面状に形成されている。画素電極１４３に電圧が印加されると、図２で説明したように、コモン電極１４１との間に電気力線が発生して液晶分子を回転させ、画素における液晶の透過率を制御する。
図４は、図２に対応する液晶表示装置の表示領域における画素の他の例による平面図である。図４が図３と異なる点は、酸化物半導体膜１０９が短くなっている点である。図４において、スルーホール１３０を介して映像信号線１２とドレイン電極１１０が接続している。ドレイン電極１１０は左方向に延在して、酸化物半導体膜１０９と積層して接続する。本実施形態では、酸化物半導体膜１０９とドレイン電極１１０との接続箇所は、映像信号線に重複する箇所でなく、走査線１１と映像信号線１２とから離間し、走査線と映像信号線に囲まれた領域に設けている。この構成により、酸化物半導体膜のドレイン領域１０９１の距離を短くすることができる。
酸化物半導体膜１０９は縦方向（ｙ方向）に延在し、走査線１１の下を通過した時に、チャネルが形成される。他の構成は、図３で説明したのと同様である。このように、酸化物半導体膜１０９は、色々な形状を取り得る。本願発明では、イオンインプランテーションにより、ドレイン領域とソース領域の抵抗を低減することが可能となる。そのため、図３の構成のようにドレイン領域の長さをソース領域の長さに対して長くした構造（ソース領域の長さの２倍以上）であってもＴＦＴのＯＮ電流への影響は大きくない。しかし、酸化物半導体膜の抵抗を低減し、ＴＦＴのＯＮ電流をより大きくさせたい場合は、図４のようにドレイン領域の長さをソース領域の長さと同程度（１倍から２倍）とすることも可能である。また、ソース領域の長さ、及び、ドレイン領域の長さ（チャネル領域から各電極までの距離）は２μｍから３０μｍの範囲であればよい。図４では、ドレイン領域の長さを３μｍとしている。本願発明の適用により、ソース領域の長さ、或いは、ドレイン領域の長さを３０μｍまで長くすることができるため、ＴＦＴのレイアウトの自由度が高くなる。そのため、酸化物半導体膜を、対向基板２００が有するブラックマトリクス２０２と重畳しない領域に設けることも可能となる。つまり、画素の表示領域の一部に酸化物半導体膜が重畳する構成であってもよい。以下に示す本発明の構成は、酸化物半導体膜１０９がどのような形状の場合であっても適用することが出来る。
図５乃至図７は、図２における酸化物半導体ＴＦＴ付近の製造プロセスを説明するための断面図である。図５は、ゲート電極１１４を形成した状態までの断面図である。図５において、遮光膜１０６を覆って、シリコン酸化膜によるバッファ絶縁膜１０８がＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。その後、酸化物半導体膜１０９をＩＧＺＯによって形成し、パターニングする。その後、ドレイン電極１１０、ソース電極１１１となる金属膜を、Ｔｉを含有する膜で形成し、パターニングする。酸化物半導体膜１０９、ドレイン電極１１０、ソース電極１１１を覆ってゲート絶縁膜１１２を、ＰＥＣＶＤによるシリコン酸化膜で形成する。ゲート絶縁膜１１２の上にゲート電極１１４を形成し、パターニングする。
その後、図６に示すように、イオンインプランテーション（Ｉ／Ｉ）によってボロン（Ｂ）を酸化物半導体膜１０９にドープする。イオンインプランテーションのイオンとしては、この他にリン（Ｐ）、アルゴン（Ａｒ）等を使用することが出来るが、発明者の実験では、酸化物半導体膜１０９の導電性付与（低抵抗化）には、ボロン（Ｂ）が最も効率的である。
図６に示すように、イオンインプランテーションはゲート電極１１４をマスクにして行われるので、イオンインプランテーション後、ゲート電極１１４の下にはボロンがドープされていないチャネル領域１０９０が、ゲート電極１１４とドレイン電極１１０の間にはボロンがドープされているドレイン領域１０９１が、ゲート電極１１４とソース電極１１１の間には、ボロンがドープされているソース領域１０９２が形成される。
その後、図７に示すように、シリコン窒化膜を含む、層間絶縁膜１１５を形成し、アニールする。この時、シリコン窒化膜から水素が酸化物半導体１０９のドレイン領域１０９１及びソース領域１０９２に供給されて、ドレイン領域１０９１及びソース領域１０９２に導電性を付与する。その後、スルーホール１３０を形成してドレイン電極１１０と映像信号線１２を接続し、また、スルーホール１３１を形成して、ソース電極１１１とコモン電極で１２２を接続する。
図８は、図７に示す酸化物半導体ＴＦＴの平面図である。図８に示すＴＦＴは、図３あるいは図４に示すＴＦＴとは９０度回転した状態となっている。図８において、遮光膜１０６の上に酸化物半導体膜１０９が形成されている。酸化物半導体膜１０９の一方の端部にはドレイン電極１１０が積層し、他方の端部にはソース電極１１１が積層している。酸化物半導体膜１０９の中央付近を覆ってゲート電極１１４が形成されている。
図８において、チャネル１０９０の形状はゲート電極１１４によって規定されている。図８において、チャネル長はＬ、チャネル幅はＷである。酸化物半導体１０９のドレイン領域１０９１、及び、ソース電極１０９２にはイオンインプランテーションによってボロン（Ｂ）がドープされることに起因して、導電性が付与されている。
図９及び図１０は、酸化物半導体膜１０９のドレイン領域１０９１及びソース領域１０９２に対して、他の方法によって導電性を付与する場合を示す断面図である。図９はゲート電極１１４を形成した状態における断面図である。図９において、ドレイン電極１１０及びソース電極１１１を形成するまでは図６と同じである。図９では、ゲート絶縁膜１１２及びゲート電極１１４を形成した後、ゲート電極１１４をマスクにして、ゲート絶縁膜１１２をパターニングしている。
ゲート絶縁膜１１２は、Ｆ（フッ素）系のドライエッチングによってパターニングすることが出来る。Ｆ系のドライエッチングによっては、酸化物半導体１０５は殆どエッチングされない。図９は、Ｆ系のドライエッチングによってＳｉＯを除去し、ゲート絶縁膜１０６をパターニングした後の状態を示す断面図である。図９において、ゲート絶縁膜１１２はゲート電極１１４の下のみに形成されている。
その後図１０に示すように、ゲート電極１１４、酸化物半導体膜１０９等を覆ってシリコン窒化膜を含む層間絶縁膜１１５を形成する。層間絶縁膜１１５は、シリコン酸化膜とシリコン窒化膜の積層膜で形成される。その後、アニールすることによって、シリコン窒化膜から酸化物半導体膜１０９のドレイン領域１０９１及びソース領域１０９２に水素が供給され、酸化物半導体膜１０９を還元して、ドレイン領域１０９１及びソース領域１０９２に導電性を付与する。
シリコン窒化膜とシリコン酸化膜のいずれを下層にするかは、酸化物半導体ＴＦＴにおけるチャネル特性の安定性とドレイン領域１０９１、ソース領域１０９２の抵抗をどの程度にするかによって決められる。いずれにせよ、図１０の構成は、シリコン窒化膜からの水素が長期間の間に徐々にチャネル領域１０９０に移動して、チャネル特性を変化させる傾向がある。
このような、ＴＦＴの特性変化は、ＴＦＴのスレッショルド電圧Ｖｔｈの変化によって評価することが出来る。図１１は、図１０の構成の酸化物半導体ＴＦＴに対してＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）と呼ばれる加速試験を行った前後におけるＴＦＴのスレッショルド電圧Ｖｔｈの変化を示すものである。この場合のＴＦＴのチャネル幅は４．５μｍ、チャネル長は３μｍである。
この場合のＮＢＴＩＳの条件は、６０℃において、Ｖｇｓ＝−２０Ｖ
Ｖｄ＝Ｖｓ＝ＧＮＤ，ＴＦＴの背面から照射する光量は、４５００ｃｄ／ｍ２において、３６００秒試験を行った場合である。図１１において、横軸はＶｇｓ（Ｖ）であり、縦軸はＩｄｓ（Ａ）である。図１１に示すように、加速試験前後におけるＶｔｈの変化は−５．２８Ｖであり、比較的大きい値である。
図１２は、図７に示す、イオンインプランテーションを用いてＴＦＴのドレイン領域１０９１及びソース領域１０９２に導電性を付与したＴＦＴ構成に対して、同じＮＢＴＩＳ試験を行った場合のＶｔｈの変化を示すグラフである。この場合のＴＦＴのチャネル幅は４．５μｍ、チャネル長は２μｍである。すなわち、図１２では、ＴＦＴのチャネル長が図１１の場合よりも短い分、加速試験の影響を受けやすい構成である。
しかし、図１２に示すように、図７の構成では、加速試験前後におけるＶｔｈの変化は−１．５６Ｖであり、図１１の結果よりも小さい値となっている。つまり、イオンインプランテーションを用いてＴＦＴのドレイン領域１０９１及びソース領域１０９２に導電性を付与した構成は、図１０のように、イオンインプランテーションを用いない方法でドレイン領域１０９１及びソース領域１０９２に導電性を付与した構成よりも、ＴＦＴの特性をより安定化させることが出来る。
図１３及び図１４は、本発明よって、イオンインプランテーションを用いてドレイン領域１０９１及びソース領域１０９２に導電性を付与するメカニズムを示す模式断面図である。図１３は、イオンインプランテーションによって、酸化物半導体膜１０９にイオン、例えばボロン（Ｂ）を打ち込むことによって、酸化物半導体膜１０９内に酸素の欠乏部（Ｏｘｙｇｅｎ ｖａｃａｎｃｉｅｓ）Ｖｏが形成された状態を示す断面図である。酸素の欠乏部が形成されたことによって、酸化物半導体膜のドレイン領域１０９１、ソース領域１０９２に導電性が付与される。
図１４は、酸化物半導体膜１０９及びゲート電極１１４を覆って層間絶縁膜を形成した状態を示す断面図である。図１４において、層間絶縁膜１１５は２層構造であり、下側がシリコン酸化膜１１５１、上側がシリコン窒化膜（以後、ＳｉＮ膜と呼ぶこともある）１１５２である。図１４において、窒化シリコン膜１１５２から、シリコン酸化膜１１５１及びゲート絶縁膜１１２を通して、水素が酸化物半導体のドレイン領域１０９１及びソース領域１０９２に供給され、水素によって、酸化物半導体１０９が還元され、導電性がさらに付与される。
図１４に示すように、層間絶縁膜１１５を構成するシリコン窒化膜１１５２から供給され、酸化物半導体膜のドレイン領域１０９１及びソース領域１０９２に導電性を与えた水素は、ドレイン領域１０９１及びソース領域１０９２内の、酸素の欠乏部Ｖｏに取り込まれ、移動できなくなる。したがって、加速試験においても、水素は、チャネル領域１０９０に移動しないので、ＴＦＴの大幅な特性変化は生じない。
したがって、単に、イオンインプランテーションを行えばよいというのではなく、層間絶縁膜を構成するシリコン窒化膜１１５２からの水素の供給量と、イオンインプランテーションにおけるイオンのドーズ量、すなわち、酸素の欠乏部Ｖｏの密度の関係を規定することによって、より、安定した酸化物半導体ＴＦＴを形成することが出来る。なお、図１４では、シリコン窒化膜１１５２が上層に形成された例であるが、水素をより多く酸化物半導体膜１０９のドレイン領域１０９１及びソース領域１０９２に供給したい場合は、シリコン窒化膜１１５２を下層にして、シリコン酸化膜１１５１を上層としてもよい。
図１５は、酸化物半導体１０９において、イオンインプランテーションによるドーズ量が少なく、酸素の欠乏部Ｖｏの密度が小さい場合に対して層間絶縁膜１１５２から大量の水素が供給された場合である。この場合、酸素の欠乏部Ｖｏに取り込まれない水素は、加速試験において、チャネル領域に拡散し、ＴＦＴの特性を変化させる。
このような場合、ＴＦＴのチャネル長が小さくなると、チャネル領域の抵抗が低下し、ＴＦＴが導通する、すなわち、ディプリートしてしまう危険がある。図１６は、加速試験後に、ＴＦＴがディプリートした時の特性である。ＴＦＴのチャネル幅は３μｍ、チャネル長は１．７５μｍである。図１６において、横軸はＶｇｓ（Ｖ）で、縦軸はＩｄｓ（Ａ）である。図１６に示すＴＦＴは、スイッチングＴＦＴとして働くことはできない。
図１７は、イオンインプランテーションによるドーズ量が多く、酸素の欠乏部Ｖｏの密度が大きい場合である。図１７では、層間絶縁膜１１５２から供給された水素が酸素の欠乏部Ｖｏ取り込まれてしまっている。したがって、加速試験においても、水素は、チャネル領域１０９０に移動することはできない。図１７におけるＸは、水素がチャネル領域１０９０に移動しないことを示している。したがって、加速試験後においてもＴＦＴの特性は変化しない。
このような場合、ＴＦＴのチャネル長が小さい場合でも、加速試験後においても、ＴＦＴの特性を安定して維持することが出来る。図１８は、図１７に示す構成のＴＦＴの特性を加速試験後に測定した場合である。図１８において、ＴＦＴのチャネル幅は３μｍ、チャネル長は１．７５μｍである。ＴＦＴのチャネル形状は同じであっても、図１８に示すように、ＴＦＴは正常に動作している。
以上説明したように、ＴＦＴの特性の安定化には、層間絶縁膜１１５２における水素の含有量、及び、酸化物半導体膜１０９に対するイオンインプランテーションのドーズ量が大きな影響を持つ。層間絶縁膜１１５２は、プラズマＣＶＤ（ＰＥＣＶＤ）によって形成するが、含有水素量は、ＰＥＣＶＤの条件によって適切に制御することが出来る。
ＰＥＣＶＤガスには、例えば、シラン（ＳｉＨ４）、アンモニア（ＮＨ３）、窒素（Ｎ２）を用いることが出来る。シランとアンモニアの流量比は、例えば、１／１０乃至１／３０に設定する。窒素流量は、成膜圧力が制御できるように調整する。成膜温度は、例えば２５０℃乃至４００℃である。層間ＳｉＮ膜１０４の膜厚は、層間ＳｉＮ膜１０４中に含まれる水素量に応じて調整されるが、一般的には、５０ｎｍ乃至５００ｎｍである。
一方、イオンインプランテーションによる酸化物半導体膜へのイオンのドーズ量も正確に制御することが出来る。イオンインプランテーションの条件は、酸化物半導体の上に形成されているゲート絶縁膜１１２の厚さ等によっても変化するが、例えば、図６の構成においては、加速電圧が３５ｋｅｖ、イオンのドーズ量は５×１０１４atoms/cm2である。
ＴＦＴの性能は、電界効果移動度（μＦＥ）、スレッショルド電圧Ｖｔｈのばらつき、ソース領域、ドレイン領域のシート抵抗等によって評価することが出来る。すなわち、電界効果移動度（μＦＥ）は大きいほどよい。スレッショルド電圧Ｖｔｈは０Ｖに近く、かつ、ばらつきが小さいほうがよい。また、ソース領域、ドレイン領域のシート抵抗は小さいほど、ＯＮ電流を大きくすることが出来る。ＴＦＴは、以上の性能に加えて、加速試験において、特性の変化が小さいことが必要である。
ところで、液晶表示パネルは、大きなマザー基板に同時に多数形成される、したがって、基板内における各パネル間における特性のばらつきが小さいことも必要である。図１９は、Ｇ６世代の基板（１５００ｍｍ×１８００ｍｍ）に多数の液晶表示パネルを形成したときの、各液晶表示パネル内のＴＦＴの代表的な特性を示した表である。
図１９において、上２行は、ＴＦＴの製造条件であり、下３行は、ＴＦＴの性能及びばらつきである。測定は、Ｇ６基板内における２２個の液晶表示パネルにおけるＴＦＴの性能を測定したものである。すなわち、電界効果移動度（μＦＥ）と、ソース／ドレインのシート抵抗は２２個のサンプルの平均を、スレッショルド電圧Ｖｔｈは２２個のサンプルのばらつきを示している。
図１９において、層間絶縁膜の水素含有量が小さく、かつ、イオンインプランテーションによるドーズ量が小さい場合は、ＴＦＴは、各特性とも十分な性能を得ること出来ない。一方、層間絶縁膜の水素含有量が小さくとも、イオンインプランテーションのドーズ量を大きくすると、ある程度の性能は得ることが出来る。
図１９において、層間絶縁膜の水素含有量を最適化すると、イオンインプランテーションにおけるドーズ量が小さい場合も、大きい場合も、ＴＦＴの性能は、比較的許容可能な範囲に入ってくる。中でも、層間絶縁膜の水素含有量を最適化し、かつ、イオンインプランテーションのドーズ量を大きくした場合は、ＴＦＴ性能は高い性能を持ち、かつ、基板内におけるばらつきも小さくすることが出来る。
図１９では、ＴＦＴのチャネル幅は３μｍ、チャネル長は２μｍである。このような小さなサイズのＴＦＴは、従来は、安定して製造することが出来なかった。本発明では、イオンインプランテーションによって、層間絶縁膜を構成するシリコン窒化膜からの水素をトラップするというメカニズムの知見をもとにした構成によって、チャネル長が２μｍ以下のような、微細なＴＦＴを実現することができた。
図１９において、本発明の知見を反映したＴＦＴの代表的特性として、ソース／ドレイン領域のシート抵抗を挙げることが出来る。すなわち、イオンインプランテーションのドーズ量及び層間絶縁膜１１５２から供給された水素の量は、ソース／ドレイン領域のシート抵抗に反映される。そして、ソース／ドレイン領域のシート抵抗は、ＴＦＴのＯＮ電流に大きな影響を持つとともに、ＴＦＴの信頼性にも大きな関係がある。例えば、単にシート抵抗を小さくするだけでは、加速試験において、チャネル領域に水素が拡散し、ＴＦＴがディプリートしてしまう。
本発明では、イオンインプランテーションによる酸素欠乏部（Ｖｏ）によって水素をトラップして、ＴＦＴのディプリートを防止しているが、この場合、ソース／ドレイン領域のシート抵抗は、１．４ＫΩ／□乃至２０ＫΩ／□である。下限は、加速試験におけるＴＦＴがディプリートすることを防止するためであり、上限は、ＯＮ電流を確保するためである。ソース／ドレイン領域のシート抵抗のより好ましい値は、３ＫΩ／□乃至１０ＫΩ／□である。
図２０は、ソース／ドレイン領域のシート抵抗を、１．４ＫΩ／□乃至２０ＫΩ／□に設定した場合のＴＦＴにおけるＶｇｓ−Ｉｄｓ特性の例である。測定は、Ｇ６基板における２２ポイントで測定した結果である。Ｖｄｓ＝１０Ｖ、Ｖｄｓ＝１Ｖにおける各２本の線は、各条件におけるＩｄｓがこの範囲に入っていることを示している。図２０の横軸はＶｇｓ（Ｖ）であり、縦軸はＩｄｓ（Ａ）である。図２０の右側の表は、対応するＴＦＴの性能である。電界効果移動度μＦＥは９．５ｃｍ２／Ｖｓ、Ｉｄｓが１ｎＡの時のＶｔｈは０．４４Ｖであり、ＴＦＴとしては正常な特性が得られている。σＶｔｈは、２２個のサンプルにおけるスレッショルド電圧Ｖｔｈの分散である。σＶｔｈは、０．２６Ｖというように、小さく抑えられている。
図２１は、ソース／ドレイン領域のシート抵抗を、１．４ＫΩ／□乃至２０ＫΩ／□とした場合に、どの程度まで、ゲート電極を小さくすることが出来るかを、ＴＦＴのチャネル幅Ｗを３μｍにした場合について測定した結果である。図２１において、横軸はチャネル長Ｌ（μｍ）であり、縦軸はスレッショルド電圧Ｖｔｈ（Ｖ）である。なお、図２１における横軸Actual channel lengthは、ゲート電極幅をいう。図２１に示すように、本実施例の構成を用いることによって、チャネル長を１．３μｍまで小さくすることが出来る。一方、チャネル長が３μｍを超える場合には、本実施例の構成を使用しない場合でも酸化物半導体ＴＦＴを実現することが出来る。つまり、３μｍ以下、特に、２．３μｍ以下のチャネル長において、本発明の特徴を顕著に発揮することが出来る。
図２２は、ソース／ドレイン領域のシート抵抗を、１．４ＫΩ／□乃至２０ＫΩ／□とした場合、ＮＢＴＩＳ加速試験において、ＴＦＴの特性がどの程度変化するかを求めた結果である。この場合のＮＢＴＩＳ加速試験の条件は図２２の下側に記載したとおりである。図２２において、横軸はＶｇｓ（Ｖ）であり、縦軸はＩｄｓ（Ａ）である。加速試験前後における、ＴＦＴの特性変化をスレッショルド電圧の変化ΔＶｔｈで表すと、−０．２８Ｖであり、十分小さな値である。
以上のように、ＴＦＴのソース／ドレイン領域のシート抵抗を、１．４ＫΩ／□乃至２０ＫΩ／□とするように、イオンインプランテーション条件及び層間絶縁膜におけるシリコン窒化膜の形成条件を設定することによって、チャネル長が１．３μｍ乃至、２．３μｍのような微細なＴＦＴにおいても、必要なＴＦＴ特性と信頼性を確保することが出来る。
なお、上述の実施形態では、基板とゲート電極との間に酸化物半導体を設ける、いわゆるトップゲートのＴＦＴを開示している。しかし、本願発明トップゲートに限定されるものではなく、酸化物半導体の基板側と反対側とに金属層を設けるものであってもよい。この場合、それぞれの金属層と酸化物半導体との間の絶縁膜の厚みを異ならせることで、どちらかの金属層をゲート電極として支配的に機能させることも可能である。
また、イオンインプランテーションを行う際のイオンのマスクをゲート電極で行うのではなく、上述の金属層を用いて行うことも可能である。例えば、ボトムゲートのＴＦＴであっても、チャネルに対応する部分に金属層を設け、その金属層をマスクにイオンインプランテーションを行うものであってもよい。また、金属層とは異なるマスクを用いてイオンインプランテーションを行ってもよい。
実施例１では、本発明を液晶表示装置について説明した。しかし、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置にも適用することができる。図２３は有機ＥＬ表示装置の表示領域の断面図である。図２３の構成は、酸化物半導体ＴＦＴを形成し、これを有機パッシベーション膜１４０で覆い、ＴＦＴと下部電極１５０と導通をとるためのスルーホール１３５を形成するまでは、図２に示す液晶表示装置と同様である。
図２３において、有機パッシベーション膜の上にアノードとしての下部電極１５０が形成されている。下部電極１５０の上に、ホールを有するバンク１６０が形成されている。バンク１６０のホール内に発光層としての有機ＥＬ層１５１が形成されている。有機ＥＬ層１５１の上にカソードとしての上部電極１５２が形成されている。上部電極１５２は各画素共通に形成されている。上部電極１５２を覆ってシリコン窒化膜等を有する保護膜１５３が形成されている。保護膜１５３の上に外光の反射を防止するための、円偏光板１５５が粘着剤１５４を介して貼り付けられている。
図２３に示すように、酸化物半導体ＴＦＴを形成するまでは、実施例１で説明した液晶表示装置と同様である。したがって、有機ＥＬ表示装置においても本発明を適応することが出来る。
本発明は、表示装置のみでなく、酸化物半導体ＴＦＴを使用した、センサ装置等の半導体装置にも適用することが出来る。センサ装置等でも、各センサ要素にスイッチング素子としての酸化物半導体ＴＦＴを用いることがあるからである。以下センサを例にとって半導体装置に本発明が適用された場合を説明する。
センサは多くの種類が存在する。図２４は、有機ＥＬ表示装置と同様な構成を光センサとして使用した場合の例である。すなわち、有機ＥＬ表示装置を発光素子として使用している。図２４おいては、図２３で説明した有機ＥＬ表示装置の表示領域（発光素子）において、ＴＦＴ基板１００の下面に受光素子５００を配置している。発光素子の上面においては、粘着材６０１を介して、透明なガラス基板または透明な樹脂基板で形成されたフェースプレート６００を配置している。被測定物７００は、フェースプレート６００の上に載置する。
発光素子において、発光領域は、有機ＥＬ層１５１、下部電極１５０、上部電極１５２で構成される。発光領域の中央部分には、有機ＥＬ層、下部電極、上部電極が存在しないウィンドウ４００となっており、この部分は光が通過することが出来る。なお、下部電極１５０の下層には反射電極が形成され、有機ＥＬ層１５１で発光した光は上方に向かう。
図２４において、有機ＥＬ層１５１から出射した光は被測定物７００で反射して、ウィンドウ４００を通して、ＴＦＴ基板１００の下部に配置した受光素子５００によって受光され、被測定物７００が存在していることを検出する。被測定物７００が存在しない場合は反射光が存在しないので、受光素子５００には電流が流れない。したがって、被測定物７００の存在の有無を測定することが出来る。
図２５は、図２４に示すセンサ素子をマトリクス状に配置したセンサ（光センサ、温度センサ、圧力センサ、容量センサ等）の平面図である。図２５において、両側に配置した走査回路９５から走査線９１が横方向（ｘ方向）に延在している。下側に配置した信号回路９６から信号線９２が縦方向（ｙ方向）に延在し、上側に配置した電源回路９７から電源線９３が下方向（−ｙ方向）に延在している。走査線９１と信号線９２、あるいは、走査線９１と電源線９３で囲まれた領域がセンサ素子９４である。センサ領域には、有機材料或いは無機材料からなるセンサ材料に検出用のトランジスタが接続されている。検出用トランジスタを本願発明のＴＦＴで形成することが可能である。なお、実施例２で示した有機ＥＬ表示装置では、各画素の中に、上述の駆動トランジスタ以外、映像信号を映像信号線から容量に蓄積するためのトランジスタ、容量をリセットするためのトランジスタ等、種々のトランジスタが設けられている。また、センサ素子においても、検出用トランジスタ以外種々のトランジスタが設けられる場合がある。本願発明のトランジスタを、各画素、或いは、センサ素子のトランジスタ全てに適用することも可能である。また、駆動トランジスタ、検出用トランジスタ等、一部のトランジスタを本願発明のトランジスタとし、他をシリコンのトランジスタとすることも可能である。また、他を、本願発明とは異なり、イオンインプラを行わない酸化物半導体を用いたトランジスタとすることも可能である。
図２５では、センサにおける走査回路９５、信号回路９６を示しているが、走査回路９５は、実施例１の走査線の駆動回路、信号回路９６は実施例１の映像信号線の駆動回路に対しても適用可能である。また、電源回路９７についても、実施例１の表示装置内に設けられる電源回路に対して適用可能である。ＴＦＴのソース／ドレイン領域のシート抵抗を、１．４ＫΩ／□乃至２０ＫΩ／□とするようにしたＴＦＴを使用することは可能である。本発明の構成による酸化物半導体ＴＦＴは、チャネル幅を大きくし、かつ、チャネル長を小さくすることができるので、駆動電流および駆動速度を改善することが出来る。したがって、駆動回路を形成することも可能である。
一方、駆動回路には、ポリシリコンＴＦＴを使用することも出来る。この場合、ポリシリコンＴＦＴの製造温度は、酸化物半導体ＴＦＴの製造温度よりも高いので、ポリシリコンＴＦＴは酸化物半導体ＴＦＴよりも先に形成される。すなわち、ポリシリコンＴＦＴは酸化物半導体ＴＦＴよりもＴＦＴ基板により近いところに存在することになる。この場合の酸化物半導体の構成も、実施例１で説明したのと同じである。
なお、本実施例における光センサにおいては、単に、被測定物７００の有無のみでなく、被測定物７００からの反射の強度を測定することによって、２次元画像を読み取ることが出来る。また、色毎にセンシングすることによって、カラー画像、あるいは、分光画像を検出することも出来る。センサの分解能は、図１２におけるセンサ素子９４の大きさによって決まるが、必要に応じて複数のセンサ素子９４を纏めて駆動することによって実効的なセンサ素子の大きさを調整することが出来る。
図２４及び図２５の例では、有機ＥＬ表示装置と同様な構成を光センサに応用した例であるが、本発明は、このような構成のみでなく、他の検出方法を用いた光センサにも適用することができる。また、有機ＥＬ表示装置との組み合わせは必須ではなく、センサ単体のものであっても本願発明を適用することができる。
本発明は、マイクロＬＥＤを用いた表示装置に適用することも可能である。また、図２において、酸化物半導体膜１０９は、ドレイン電極 １１０を介して映像信号線１２に接続しており、ソース電極１１１を介してコンタクト電極１２２に接続する構成となっている。しかし、それに限定されることなく、コンタクトホール１３０を介して映像信号線を酸化物半導体膜に接続し、コンタクトホール１３１を介してコンタクト電極１２２を酸化物半導体膜に接続される構成であってもよい。この場合、映像信号線がドレイン電極となり、コンタクト電極がソース電極を兼ねることとなる。
１１…走査線、 １２…映像信号線、 １３…画素、 １４…表示領域、 １５…端子領域、 １６…シール材、 １７…フレキシブル配線基板、 ９０…センサ領域、 ９１…走査線、 ９２…信号線、 ９３…電源線、 ９４…センサ素子、 ９５…走査線駆動回路、 ９６…信号線駆動回路、 ９７…電源線駆動回路、 １００…ＴＦＴ基板、 １０２…遮光膜、 １０６…遮光膜、 １０８…バッファ絶縁膜、 １０９…酸化物半導体膜、 １１０…ドレイン電極、 １１１…ソース電極、 １１２…ゲート絶縁膜、 １１４…ゲート電極、 １１５…層間絶縁膜、 １２２…コンタクト電極、 １３０…スルーホール、 １３１…スルーホール、 １３５…スルーホール、 １３６…スルーホール、 １４０…有機パッシベーション膜、 １４１…コモン電極、 １４２…容量絶縁膜、 １４３…画素電極、 １４４…配向膜、 １５０…下部電極（アノード）、 １５１…有機ＥＬ層、 １５２…上部電極（カソード）、 １５３…保護層、 １５４…粘着材、 １５５…偏光板、 １６０…バンク、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ２０４…配向膜、 ３００…液晶層、 ３０１…液晶分子、 ５００…受光層、 ６００…フェースプレート、 ６０１…接着材、 ７００…被測定物、 １０９０…チャネル領域、 １０９１…ドレイン領域、 １０９２…ソース領域、 １１５１…層間絶縁膜（シリコン酸化膜）、 １１５２…層間絶縁膜（シリコン窒化膜）、 Ｉ／Ｉ…イオンインプランテーション、 Ｌ…チャネル長、 Ｗ…チャネル幅

Claims (9)

  1. 酸化物半導体と、
    ゲート電極と、
    前記酸化物半導体と前記ゲート電極との間のゲート絶縁膜と、を備え、
    前記酸化物半導体は、前記ゲート電極に対応したチャネル領域と、前記チャネル領域に隣接したソース領域とドレイン領域とを有し、
    チャネル長は１．３乃至２．３μｍであり、
    前記ドレイン領域及びソース領域のシート抵抗は、１．４ＫΩ／□乃至２０ＫΩ／□であることを特徴とする薄膜トランジスタ。
  2. 前記ドレイン領域と前記ソース領域とのシート抵抗は、３ＫΩ／□乃至１０ＫΩ／□であることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記ゲート絶縁膜はシリコン酸化膜であり、前記ドレイン領域及び前記ソース領域は前記ゲート絶縁膜によって覆われていることを特徴とする請求項１または２に記載の薄膜トランジスタ。
  4. 前記ドレイン領域及び前記ソース領域は、イオンインプランテーションにより、イオンがドーズされていることを特徴とする請求項１乃至３の何れか一項に記載の薄膜トランジスタ。
  5. 前記ドレイン領域及びソース領域は、イオンインプランテーションにより、ボロン（Ｂ）がドーズされていることを特徴とする請求項４に記載の薄膜トランジスタ。
  6. 前記ドレイン領域及びソース領域は、イオンインプランテーションにより、酸素欠乏部が形成されていることを特徴とする請求項１乃至５の何れか一項に記載の薄膜トランジスタ。
  7. 基板と、
    基板上に形成された酸化物半導体と、
    前記酸化物半導体上に形成された第１絶縁膜と、
    前記絶縁膜上に設けられた金属層と、
    前記酸化物半導体に電気的に接続されるソース電極とドレイン電極と、
    前記第１絶縁膜と前記金属層との上に形成された第２絶縁膜とを備え、
    前記酸化物半導体は、前記金属層に対応したチャネル領域と、前記チャネル領域に隣接し、前記ソース電極と電気的に接続するソース領域と、前記チャネル領域に隣接し、前記ドレイン電極と電気的に接続するドレイン領域とを有し、
    チャネル長は１．３乃至２．３μｍであり、
    前記ドレイン領域及びソース領域のシート抵抗は、１．４ＫΩ／□乃至２０ＫΩ／□であることを特徴とする半導体装置。
  8. 前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜はシリコン窒化膜を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記第２絶縁膜は２層構成であり、前記基板側がシリコン窒化膜であり、前記シリコン窒化膜の上層がシリコン酸化膜であることを特徴とする請求項８に記載の半導体装置。
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