JP2021077866A - 基板処理方法および基板処理装置 - Google Patents

基板処理方法および基板処理装置 Download PDF

Info

Publication number
JP2021077866A
JP2021077866A JP2020152825A JP2020152825A JP2021077866A JP 2021077866 A JP2021077866 A JP 2021077866A JP 2020152825 A JP2020152825 A JP 2020152825A JP 2020152825 A JP2020152825 A JP 2020152825A JP 2021077866 A JP2021077866 A JP 2021077866A
Authority
JP
Japan
Prior art keywords
substrate
reaction species
chamber
processing
substrate processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020152825A
Other languages
English (en)
Other versions
JP2021077866A5 (ja
Inventor
圭恵 熊谷
Yoshie Kumagai
圭恵 熊谷
亨 久松
Toru Hisamatsu
亨 久松
昌伸 本田
Masanobu Honda
昌伸 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to TW109137744A priority Critical patent/TW202125649A/zh
Priority to CN202011214947.4A priority patent/CN112802737A/zh
Priority to KR1020200150328A priority patent/KR20210058709A/ko
Priority to US17/097,141 priority patent/US11545355B2/en
Publication of JP2021077866A publication Critical patent/JP2021077866A/ja
Priority to US18/083,434 priority patent/US20230122980A1/en
Publication of JP2021077866A5 publication Critical patent/JP2021077866A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/4554—Plasma being used non-continuously in between ALD reactions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】基板に形成する膜のカバレッジを連続的に制御する。【解決手段】基板処理方法は、ａ）チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、第１の反応種を基板の表面に吸着させる工程を含む。また、基板処理方法は、ｂ）チャンバ内で、基板を第２の反応種から形成したプラズマに晒して、基板の表面に膜を形成する工程を含む。また、基板処理方法は、ｃ）工程ａ）と工程ｂ）とを含む処理を、工程ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程を含む。【選択図】図１１

Description

以下の開示は、基板処理方法および基板処理装置に関する。
半導体装置の製造において利用される技術の一つとして、原子層堆積（Atomic Layer Deposition: ALD）が知られている。ＡＬＤは化学蒸着（Chemical Vapor Deposition: CVD）の一つに分類される。ＣＶＤは、チャンバ内に基板を配置してから、形成したい膜の成分を含むガスをチャンバに導入し、基板の表面上または気相で化学反応を生じさせることで基板上に膜を形成する手法である。ＡＬＤはＣＶＤとは異なり、複数の反応ガスを一度にチャンバ内に導入しない。まず、第１の反応ガス（プリカーサ）をチャンバに導入して基板上に吸着させ、吸着しなかった第１の反応ガスをチャンバから排出する。次に第２の反応ガスをチャンバに導入し、基板上に吸着した第１の反応ガスの成分と反応させて膜を形成する。ＡＬＤは、自己制御性を利用して原子層レベルで膜厚を制御できることから緻密な成膜に活用されている。
米国特許出願公開第２００５／７００４１号明細書
本開示は、基板に形成する膜のカバレッジを連続的に制御できる技術を提供する。
本開示の一態様による、基板処理装置が実現する基板処理方法は、ａ）チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、第１の反応種を基板の表面に吸着させる工程を含む。また、基板処理方法は、ｂ）チャンバ内で、基板を第２の反応種から形成したプラズマに晒して、基板の表面に膜を形成する工程を含む。また、基板処理方法は、ｃ）工程ａ）と工程ｂ）とを含む処理を、工程ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程を含む。
本開示によれば、基板に形成する膜のカバレッジを連続的に制御できる。
図１は、第１の実施形態に係る基板処理方法の流れの一例を示すフローチャートである。 図２Ａは、第１の実施形態に係る基板処理方法により実行される処理例１の流れを示すフローチャートである。 図２Ｂは、第１の実施形態に係る基板処理方法により実行される処理例２の流れを示すフローチャートである。 図２Ｃは、第１の実施形態に係る基板処理方法により実行される処理例３の流れを示すフローチャートである。 図２Ｄは、第１の実施形態に係る基板処理方法により実行される処理例４の流れを示すフローチャートである。 図３Ａは、成膜手法とカバレッジとの関係について説明するための図である。 図３Ｂは、図３Ａの（１）〜（５）に対応するパターンの概略縦断面図である。 図４は、化学蒸着について説明するための図である。 図５は、原子層堆積について説明するための図である。 図６は、第１の実施形態におけるミックスモードについて説明するための図である。 図７は、第１の実施形態に係る基板処理装置の構成の一例を示す図である。 図８は、第１の実施形態に係る基板処理装置に記憶される処理条件の一例について説明するための図である。 図９は、第１の実施形態に係る基板処理装置に記憶される処理の一例について説明するための図である。 図１０は、第１の実施形態に係る基板処理方法に基づく処理の実験結果を示す図である。 図１１は、図１０に示す実験結果を正規化したグラフである。 図１２は、第２の実施形態に係る基板処理装置の構成の一例を示す図である。 図１３は、対応記憶部に記憶される情報の構成の一例を示す図である。 図１４Ａは、基板上に形成されたパターンの低周波ラフネスの一例を示す図である。 図１４Ｂは、基板上に形成されたパターンを測定して得られる電力スペクトル密度の一例を示す図である。 図１４Ｃは、基板上に形成されたパターンの高周波ラフネスの一例を示す図である。 図１４Ｄは、基板上に形成されたパターンを測定して得られる電力スペクトル密度の他の例を示す図である。 図１５は、第２の実施形態に係る基板処理方法の流れの一例を示すフローチャートである。 図１６は、第１、第２の実施形態における基板処理が実行される処理装置の構成の一例を示す図である。 図１７は、第１、第２の実施形態における基板処理の実施に用いることが可能な処理システムの一例を示す図である。
以下に、開示する実施形態について、図面に基づいて詳細に説明する。なお、本実施形態は限定的なものではない。また、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。なお、各図面において同一または相当の部分に対しては同一の符号を付する。
なお、以下の説明において、「上方」は、処理装置の天井方向すなわち、処理装置内に配置された基板の表面方向を指す。また、「下方」は、処理装置の床方向すなわち、処理装置内に配置された基板の裏面方向を指す。また、基板上に形成されたパターンの部分を示すために、「上」「下」というときは、「上」は基板表面側すなわち成膜やエッチング等の処理対象となる側を意味し、「下」は基板裏面側すなわち成膜やエッチング等の処理対象ではない側を意味する。また、基板の厚み方向を縦方向、基板表面と平行な方向を横方向とも呼ぶ。
また、以下の説明において、「反応種」は、反応種を含有するガスを含む。
（第１の実施形態）
図１は、第１の実施形態に係る基板処理方法の流れの一例を示すフローチャートである。第１の実施形態に係る基板処理方法は、たとえば、エッチング、成膜、クリーニング等の処理が実行される処理装置（たとえばチャンバ）を制御する基板処理装置により実行される。
まず、基板処理装置は、基板（たとえば、シリコンで形成された半導体基板）に対して連続して実行される１以上の処理を選択する（ステップＳ１１）。次に、基板処理装置は、選択した処理を、処理装置に実行させる（ステップＳ１２）。実行が完了すると、処理は終了する。
ここで、「処理」とは、基板に対して実行する１以上の処理を含む。１以上の処理はたとえば、成膜処理、エッチング処理、洗浄処理、温調処理等である。また、「処理」は、１以上の処理の実行順序の情報を含む。
図２Ａ〜図２Ｄは各々、第１の実施形態に係る基板処理方法により実行される処理例１〜４の流れを示すフローチャートである。
図２Ａに示す処理例１は、ＣＶＤによる成膜処理である。まず、基板処理装置は、チャンバ内で第１の反応種と第２の反応種とを反応させて基板の表面に膜を形成する（ステップＳＡ１）。そして、基板処理装置は処理を終了する。
図２Ｂに示す処理例２は、ＡＬＤ（後述する「ミックスモード」を含む。）による成膜処理である。処理例１の処理は、工程ａ）と工程ｂ）とを含む。工程ａ）において、基板処理装置は、チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、第１の反応種を基板の表面に吸着させる（ステップＳＢ１）。次に、工程ｂ）において、基板処理装置は、チャンバ内で、基板を第２の反応種から形成したプラズマに晒して、基板の表面に膜を形成する（ステップＳＢ２）。基板処理装置は、所定数のサイクルを実行したか否かを判定する（ステップＳＢ３）。所定数のサイクルを実行していないと判定した場合（ステップＳＢ３、Ｎｏ）、基板処理装置は、ステップＳＢ１に戻って処理を繰り返す。他方、所定数のサイクルを実行したと判定した場合（ステップＳＢ３、Ｙｅｓ）、基板処理装置は処理を終了する。
なお、図２Ｂに示すように、工程ａは、第１の反応種を基板に吸着させる工程ａ１と、チャンバから第１の反応種の少なくとも一部をパージする工程ａ２と、を含んでもよい。同様に、工程ｂは、第２の反応種をチャンバに導入してプラズマを形成して成膜する工程ｂ１と、チャンバから第２の反応種の少なくとも一部をパージする工程ｂ２と、を含んでもよい。
図２Ｃに示す処理例３は、エッチング処理である。まず、基板処理装置は、エッチングを実行する（ステップＳＣ１）。そして、基板処理装置は処理を終了する。
図２Ｄに示す処理例４は、異なる条件の成膜処理とエッチングとを組み合わせた処理である。処理例４は、処理例１と、処理例２と、処理例３の処理を順番に実行する処理である。基板処理装置はまず処理例１を実行する（ステップＳＤ１）。次に基板処理装置は処理例２を実行する（ステップＳＤ２）。続けて基板処理装置は処理例３を実行する（ステップＳＤ３）。そして基板処理装置は処理を終了する。
また、「処理」は、各処理の処理条件の情報を含む。処理条件の情報はたとえば、チャンバ内圧力、プラズマ生成のために印加する高周波（Radio Frequency）の周波数および電力、ガスの種類および流量、処理時間、チャンバ各部の温度等を含む。また、「処理」は、各処理を実行する回数、および、複数の処理を予め定められた順序で繰り返す回数の情報を含む。たとえば、図２Ａ〜図２Ｄに示す処理例２において複数サイクルを実行する場合、各サイクルに異なる処理条件を設定できる。第１の実施形態に係る基板処理方法において実行する「処理」はたとえば、基板に形成された高低差を有するパターンに対して、異なるカバレッジでの成膜を実現する１以上の処理を含む。
ここで、「カバレッジ」とは、基板上に形成された高低差を有するパターンの上部に形成される膜と下部に形成される膜との比を意味する。カバレッジはたとえば、基板に形成されたホールの内周上部に形成される膜の膜厚と、下部に形成される膜の膜厚との比を意味する。またたとえば、カバレッジは、基板表面と、基板に形成されたホールの底面と、に形成される膜の膜厚の比を意味する。たとえば、ＣＶＤを用いた成膜処理では、主にパターンの上部に成膜される。これに対して、ＡＬＤを用いた成膜処理では、パターンの高低差にかかわらず、基板の表面に一様に成膜される。このように、カバレッジは成膜処理の手法に応じて変化する。
図３Ａは、成膜手法とカバレッジとの関係について説明するための図である。図３Ａのグラフの横軸は基板上に形成されたパターンたとえばホール内の縦方向位置（ここではアスペクト比とも呼ぶ。）を示す。また、縦軸は、パターン上に形成される膜の膜厚を示す。たとえば、（１）は、低アスペクト比の位置すなわちパターンの上部に形成される膜の膜厚が大きく、高アスペクト比の位置すなわちパターンの下部に膜が形成されていない状態を示す。また、（２）〜（４）は、パターンの上部から下部にかけて徐々に形成される膜の膜厚が減少していく状態を示す。また、（５）は、パターンの上部から下部にかけて形成される膜の膜厚が略均一である状態を示す。
図３Ｂは、図３Ａの（１）〜（５）に対応するパターンの概略縦断面図である。図３Ｂの（１）はパターンＰの頂部Ｔｏｐのみに膜Ｆを形成した状態である。図３Ｂの（２）〜（４）は、パターンＰの頂部Ｔｏｐから側壁ＳＷ上部、側壁ＳＷ下部にかけて成膜量が徐々に変化している状態である。図３Ｂの（５）は、パターンＰの頂部Ｔｏｐ、側壁ＳＷ上部、側壁ＳＷ下部、底部Ｂｏｔｔｏｍのいずれにおいても略均一な厚みの膜Ｆが形成された状態である。図３Ｂの（１）〜（５）はそれぞれ図３Ａの（１）〜（５）に概ね対応する。
次に、図３Ａおよび図３Ｂの（１）〜（５）のカバレッジを実現するための各手法について説明する。
図４は、ＣＶＤについて説明するための図である。ＣＶＤでは、基板が配置されたチャンバ内に相互に反応して膜を形成する成分を含むガスを導入し、反応によって基板上に膜を形成する。図４の例では、基板Ｓｕｂ（図４の（Ａ））が配置されたチャンバにガスＡと、ガスＢとが同時に導入される。導入されたガスＡ中の反応種とガスＢ中の反応種とが反応して、基板Ｓｕｂ上に膜を形成する（図４の（Ｂ））。気相状態で反応した膜の成分が上方から堆積するため、基板上に高低差を有するパターンがある場合、ＣＶＤにより形成される膜のカバレッジはパターンの上部から下部に向けて減少する状態となる（図４Ａ，図４Ｂの（１）参照）。
図５は、ＡＬＤについて説明するための図である。ＡＬＤでは、基板が配置されたチャンバ内に第１の反応種と第２の反応種とを順番に導入して成膜する。図５の例では、基板Ｓｕｂ（図５の（Ａ））が配置されたチャンバにまずガスＡ（第１の反応種）を導入する（図５の（Ｂ））。ガスＡ中の分子は基板Ｓｕｂの表面に吸着する（図５の（Ｃ））。吸着するサイトがなくなると分子はそれ以上基板Ｓｕｂ上に堆積しない。チャンバ内に残留したガスＡはパージされる。次に、ガスＢ（第２の反応種）をチャンバ内に導入する（図５の（Ｄ））。このときガスＢからプラズマを生成して反応を促進してもよい。ガスＢ中の分子またはラジカルは、基板Ｓｕｂ上に吸着した分子と反応して膜を形成する。このとき、基板Ｓｕｂ上のガスＡの分子すべてとガスＢ中の分子とが反応してしまうと、残ったガスＢ中の分子は気相のままチャンバ内に滞留する。そして滞留したガスＢはパージされる（図５の（Ｅ））。このように、ＡＬＤでは、吸着、パージ、反応（たとえば酸化）、パージの４つの工程を実行して膜を形成する。ＡＬＤは自己制御的に成膜を実現するため、ＡＬＤにより形成される膜のカバレッジはパターン上部から下部にかけて略一定の膜厚となる（図３Ａ，図３Ｂの（５）参照）。
図６は、第１の実施形態におけるミックスモードについて説明するための図である。第１の実施形態における「ミックスモード」とは、ＡＬＤと同様の処理の流れを利用しつつ、ＣＶＤと同様に第１の反応種Ａと第２の反応種Ｂとの気相状態での反応を生じさせる、いわばＡＬＤとＣＶＤとを混合した成膜手法である。
図６の例では、まず、基板Ｓｕｂ（図６の（Ａ））が配置されたチャンバ内にガスＡ（第１の反応種）を導入する。導入されたガスＡ中の分子は基板Ｓｕｂ上に吸着する（図６の（Ｂ））。ミックスモードにおいては、分子が基板Ｓｕｂに吸着した後、チャンバからガスＡを完全にパージしない（図６の（Ｃ））。そして、チャンバ内にガスＡが残存した状態のまま、ガスＢ（第２の反応種）をチャンバ内に導入する（図６の（Ｄ））。ガスＢ中の分子は、基板Ｓｕｂ上に吸着したガスＡの分子と反応すると同時に、チャンバ内に気相で存在するガスＡの分子とも反応して膜を形成する。このため、ＡＬＤの自己制御的な成膜に加えてＣＶＤと同様のカバレッジを持った膜が形成される（図６の（Ｅ））。なお、ガスＡはたとえば、シリコン含有ガスである。また、ガスＢはたとえば、酸素含有ガスである。このほか、ガスＡとしては、たとえば炭素含有ガスなどを使用することができる。また、ガスＢとしては、たとえば窒素含有ガスなどを使用することができる。
ミックスモードによる成膜では、第２の反応種をチャンバに導入するときにチャンバ内に残存する第１の反応種の量（以下、滞留量とも呼ぶ。）を調整することにより、カバレッジを変えることができる。ミックスモードにおけるカバレッジは以下の処理条件により調整できる。
（１）第１の反応種のパージ工程（図６の工程（Ｃ））の処理時間
（２）第１の反応種のパージ工程におけるチャンバ内の圧力
（３）第１の反応種のパージ工程で用いるパージガスの流量
（４）第１の反応種の希釈度（図６の工程（Ｂ））
ここで、チャンバ内のガスを置換するために必要な時間（以下、レジデンスタイムとも呼ぶ。）は、以下の式（１）で表わすことができる。
Ｔ＝（Ｐ×Ｖ）／（Ｑ） ・・・（１）
式中、Ｔは、レジデンスタイム（秒）すなわちガスが処理空間（チャンバ）内に滞留する時間を示す。Ｐは、処理空間内の圧力（Ｔｏｒｒ）を示す。Ｖは、処理空間の容積（リットル）を示す。Ｑは、ガスの流量（ｓｃｃｍ）を示す。式（１）から分かるように、レジデンスタイムＴは、処理空間の容積と処理空間の圧力に比例し、ガスの流量に反比例する。したがって、処理空間の容積が大きく圧力が高いほどレジデンスタイムは長くなり、ガスの流量が多いほどレジデンスタイムは短くなる。
したがって、第２の反応種をチャンバに導入するときにチャンバ内に残存する第１の反応種の量は、処理条件を以下のように調整することで増加させることができる。
（１）第１の反応種のパージ工程の処理時間を短くする（たとえばレジデンスタイムよりも短くする）。
（２）第１の反応種のパージ工程におけるチャンバ内の圧力を高くする。
（３）第１の反応種のパージ工程で用いるパージガスの流量を少なくする。
また、第１の反応種のパージ工程における処理条件を変えない場合は、第１の反応種の希釈度（上記処理条件（４））を多くして基板に吸着せず滞留する反応分子の量を増やすことでも、第１の反応種の滞留量を増加させることができる。また、パージ工程を設けないことでも第１の反応種の滞留量を維持することができる。
このように、第１の実施形態に係る基板処理方法では、異なるカバレッジを実現する成膜処理を組み合わせることで、連続的なカバレッジ制御を実現する。
（基板処理装置の構成の一例）
図７は、第１の実施形態に係る基板処理装置１００の構成の一例を示す図である。基板処理装置１００は、たとえば、パーソナルコンピュータ（ＰＣ）等の情報処理装置で構成できる。基板処理装置１００は、ネットワークＮＷを介して、処理装置２００と接続される。
ネットワークＮＷはたとえば、インターネット、イントラネット、ローカルエリアネットワーク、広域ネットワークまたはそれらの組み合わせであってよい。また、ネットワークＮＷは、有線ネットワーク、無線ネットワークまたはその組み合わせであってよい。
処理装置２００は、基板に対する処理が実行される処理空間（チャンバ）を備え、基板の処理を実行する。処理装置２００の詳細は後述する。ただし、処理装置２００の構成および種類は特に限定されない。処理装置２００はたとえば、容量結合型プラズマ（CCP:Capacitively Coupled Plasma）、誘導結合型プラズマ（ICP: Inductively Coupled Plasma）、マイクロ波プラズマ等任意のプラズマ源を用いたプラズマ処理装置であってもよい。処理装置２００は、原子層堆積（ALD: Atomic Layer Deposition）、化学気相成長（CVD: Chemical Vapor Deposition）等の成膜処理、エッチング処理等を実行する。処理装置２００は、基板に対する処理においてプラズマを使用する装置であってもプラズマを使用しない装置であってもよい。
基板処理装置１００は、記憶部１１０と、制御部１２０と、入力部１３０と、出力部１４０と、通信部１５０と、を備える。
記憶部１１０は、基板処理装置１００における処理に使用される情報および処理の結果生成される情報を記憶する。記憶部１１０はたとえば、フラッシュメモリ（flash memor y）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ハードディスク、光学記憶装置などを含む。
制御部１２０は、基板処理装置１００の動作および機能を制御する。制御部１２０はたとえば、集積回路または電子回路である。制御部１２０はたとえば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）等を含む。
入力部１３０は、基板処理装置１００への外部からの情報の入力を受ける。入力部１３０はたとえば、タッチパネル、マウス、キーボード、マイクロフォン、およびそれらの周辺回路を含む。
出力部１４０は、基板処理装置１００から情報を出力する。出力部１４０はたとえば、スクリーン、スピーカ、プリンタ、およびそれらの周辺回路を含む。
通信部１５０は、ネットワークＮＷを介した他の装置との通信を実現する。通信部１５０はたとえば、モデム、ポート、ルータ、スイッチを含む。
（記憶部１１０に記憶される情報）
記憶部１１０は、処理条件記憶部１１１と、処理記憶部１１２と、を含む。
処理条件記憶部１１１は、処理装置２００において実行する基板に対する処理、たとえば、成膜、エッチング等の処理の処理条件を記憶する。
図８は、第１の実施形態に係る基板処理装置１００に記憶される処理条件の一例について説明するための図である。処理条件はたとえば、図４乃至図６を参照して説明した各成膜処理の処理条件である。処理条件はたとえば、ＣＶＤであれば、チャンバ内圧力、プラズマ生成時に印加する高周波（ＨＰ）の周波数および電力、チャンバに導入するガスの種類、ガスの流量（比）等を含む。処理条件はまた、処理時間、チャンバ各部の設定温度を含む。また、処理条件は、ＡＬＤおよびミックスモードの場合、第１の反応種の吸着工程（工程ａ１）、第１の反応種のパージ工程（工程ａ２）、第２の反応種の反応工程（工程ｂ１）および第２の反応種のパージ工程（工程ｂ２）の各々について設定してもよい。（工程ａ１）、（工程ａ２）、（工程ｂ１）、および（工程ｂ２）は、図２Ｂに図示されている。
図８の例では、処理条件は、「条件ＩＤ（Identifier）」、「ステップ番号」、「圧力」、「高周波（ＨＰ）」、「ガス」、「流量」、「処理時間」および「温度」を含む。「条件ＩＤ」は各処理条件を一意に特定する識別子である。「ステップ番号」は、一つの処理が複数の工程を含む場合に各工程を識別する番号である。「圧力」は当該処理におけるチャンバ内の圧力値である。「高周波（ＨＰ）」は、当該処理においてチャンバ内の電極に印加する高周波の周波数および電力である。「ガス」は、当該処理においてチャンバ内に導入するガスを特定する情報である。「流量」は、対応するガスの流量である。「処理時間」は、当該処理の時間を示す。「温度」は、当該処理を実行する際に設定されるチャンバの所定部の温度である。
たとえば、図８中、「条件ＩＤ：Ｐ１００」で識別される処理条件として、ステップ番号「１」〜「４」が記憶されている。これは、条件ＩＤ「Ｐ１００」で特定される処理条件は４つの工程を含むことを示す。また、「ステップ番号、１」に対応付けて、「圧力、ＸＸｍＴ」、「ガス、Ｘ／Ｙ」、「流量、Ｒ１／Ｒ２」、「処理時間、２ｓｅｃ」、「温度、Ｔ１／Ｔ２／Ｔ３」が記憶されている。これは、条件ＩＤ「Ｐ１００」の処理条件において、ステップ番号「１」で特定される工程では、チャンバの圧力はＸＸｍＴに設定されることを示す。また、当該工程では、Ｘガス（ここでは不特定のガスを意味する。）とＹガスをＲ１ｓｃｃｍ対Ｒ２ｓｃｃｍの流量比でチャンバ内に供給することを示す。また、当該工程の処理時間は２秒であることを示す。また、当該工程の実行中、チャンバ所定部の温度は摂氏Ｔ１度、摂氏Ｔ２度、摂氏Ｔ３度に設定されることを示す。
なお、図８中、条件ＩＤ「Ｐ１００」で示す処理条件はＡＬＤに対応する。条件ＩＤ「Ｐ１００」の処理条件中、ステップ番号「１」は吸着工程（工程ａ１）の処理条件であり、ステップ番号「２」は吸着工程後のパージ工程（工程ａ２）の処理条件である。また、ステップ番号「３」は反応工程（工程ｂ１）の処理条件であり、ステップ番号「４」は反応工程後のパージ工程（工程ｂ２）の処理条件である。また、図８中、条件ＩＤ「Ｐ２００」で示す処理条件はＣＶＤ（図２Ａ、ステップＳＡ１参照）に対応する。条件ＩＤ「Ｐ２００」の処理は工程が１つであるため、ステップ番号「１」の処理条件のみが記憶されている。また、図８中、条件ＩＤ「Ｐ３０１」〜「Ｐ３０３」で示す処理条件はミックスモードに対応する。条件ＩＤ「Ｐ３０１」〜「Ｐ３０３」の処理条件は、条件ＩＤ「Ｐ１００」の処理条件とほぼ同様であるが、ステップ番号「２」の「処理時間」が異なる。これは、条件ＩＤ「Ｐ３０１」〜「Ｐ３０３」の処理条件はミックスモードを実現するためにパージ工程（工程ａ２）の処理時間を短く設定しているためである。
処理記憶部１１２は、処理条件記憶部１１１に記憶される処理条件の組み合わせである、処理を記憶する。
図９は、第１の実施形態に係る基板処理装置１００に記憶される処理の一例について説明するための図である。図９の例では、処理は、「処理ＩＤ」、「サイクル数」、「条件ＩＤ／順序」を含む。「処理ＩＤ」は、処理を一意に特定する識別子である。「サイクル数」は、当該処理において対応する処理条件に基づき処理を実行する回数である。「条件ＩＤ／順序」は、当該処理において実行する処理の処理条件と、複数の処理を実行する場合に当該処理を実行する順序である。なお、「条件ＩＤ／順序」は、条件ＩＤと順序ではなく処理ＩＤと順序の情報であってもよい。
たとえば、図９の例では、「処理ＩＤ、Ｓ００１」に対応付けて、「サイクル数、１」、「条件ＩＤ／順序、Ｐ２００」が記憶される。これは、処理ＩＤ「Ｓ００１」で特定される処理においては、条件ＩＤ「Ｐ２００」で特定される処理条件に基づく処理を１回実行することを示す。条件ＩＤ「Ｐ２００」で特定される処理条件は、処理条件記憶部１１１に記憶されている。すなわち、条件ＩＤ「Ｐ２００」の処理条件は、チャンバ圧力「ＸＸｍＴ」、高周波（ＨＰ）「Ｚ１ＭＨｚ／Ｚ２Ｗ」、ガス「Ｘ／Ｙ」、流量、Ｒ１／Ｒ２」、である。また、処理時間「１０ｓｅｃ」、温度「Ｔ１／Ｔ２／Ｔ３」である。
またたとえば、図９の例では、処理ＩＤ「Ｓ５００」に対応付けて「サイクル数、５」、「条件ＩＤ／順序、Ｓ００１⇒Ｓ００３⇒Ｓ１００」が記憶されている。これは、処理ＩＤ「Ｓ５００」で特定される処理は、処理ＩＤ「Ｓ００１」、「Ｓ００３」、「Ｓ１００」各々により特定される処理をこの順番に実行することを示す。また、３つの処理を順に５回繰り返して実行することを示す。処理ＩＤ「Ｓ００１」で特定される処理はＣＶＤ、処理ＩＤ「Ｓ００３」で特定される処理はミックスモードである（図８参照）。処理ＩＤ「Ｓ１００」で特定される処理がエッチングである場合、処理ＩＤ「Ｓ００１」は、ＣＶＤ、ＡＬＤ、エッチングを続けて５回繰り返し実行することを意味する。
（制御部１２０の構成および機能）
図７に戻り、制御部１２０の構成および機能について説明する。制御部１２０は、選択部１２１と、指示部１２２と、を含む。
選択部１２１は、入力部１３０または通信部１５０を介して入力される指示を受信する。そして、選択部１２１は、受信した指示に対応する１以上の処理を記憶部１１０から選択する（図１、ステップＳ１１）。選択部１２１は、選択した処理を指示部１２２に渡す。
指示部１２２は、選択部１２１が選択した処理に基づく処理の実行を処理装置２００に指示し、実行させる（図１、ステップＳ１２）。
（実験例）
図１０は、第１の実施形態に係る基板処理方法に基づく処理の実験結果を示す図である。図１０の（Ａ）は、処理ＩＤ「Ｓ００１」（図８、図９参照）に基づきＣＶＤを１０秒間、１回実行した場合に得られたカバレッジを示している。図１０の（Ｂ）は、処理ＩＤ「Ｓ００２」（図８、図９参照）に基づき、ミックスモードにおいてパージ時間を０．５秒に設定した処理を４０回実行した場合に得られたカバレッジを示している。図１０の（Ｃ）は、処理ＩＤ「Ｓ００３」（図８、図９参照）に基づき、ミックスモードにおいてパージ時間を０．７秒に設定した処理を７０回実行した場合に得られたカバレッジを示している。図１０の（Ｄ）は、処理ＩＤ「Ｓ００４」（図８、図９参照）に基づき、ミックスモードにおいてパージ時間を１秒に設定した処理を１０５回実行した場合に得られたカバレッジを示している。図１０の（Ｅ）は、処理ＩＤ「Ｓ００５」（図８、図９参照）に基づき、ＡＬＤを２００回実行した場合に得られたカバレッジを示している。
なお、条件ＩＤ「Ｐ３０１」、「Ｐ３０２」、「Ｐ３０３」、「Ｐ１００」の各処理条件の違いは、第１の反応種のパージ時間の長さのみである。図１０の（Ｂ）はパージ時間が０．５秒、（Ｃ）は０．７秒、（Ｄ）は１秒、（Ｅ）は１０秒であり、（Ｂ）から（Ｅ）にかけて徐々にパージ時間を長くしている。このため、第２の反応種（図１０の例では酸素含有ガス）がチャンバに導入されるときの第１の反応種（図１０の例ではＸ含有ガス）の滞留量は、（Ｂ）から（Ｅ）に向けて減少している。このため、（Ｂ）においてはＣＶＤの態様での成膜量が最も多く、（Ｃ）から（Ｄ）に向けてＣＶＤの態様での成膜量は減少していると考えられる。また、（Ｅ）ではＡＬＤの態様で成膜が行われていると考えられる。
図１０の（Ａ）の例では、膜は概ねパターンの上部に形成され、下部にはほとんど成膜されていない。つまり、図１０の（Ａ）の処理条件においては図３Ｂの（１）に相当するカバレッジが実現されている。
図１０の（Ｂ）の例では、パターンの上部から下部に向けて徐々に膜厚が減少し、パターン下部の成膜はほとんどない。つまり、図１０の（Ｂ）の処理条件においては図３Ｂの（２）に概ね対応するカバレッジが実現されている。
図１０の（Ｃ）の例では、形成される膜の膜厚は全体として（Ｂ）よりも増加しつつ、（Ｂ）と同様、上部から下部にむけて膜厚が減少している。つまり、図１０の（Ｃ）は概ね図３Ｂの（３）に対応するカバレッジと言える。
図１０の（Ｄ）の例では、形成される膜の膜厚は（Ｃ）よりもさらに増加し、パターンの底部にも成膜が認められる。図１０の（Ｄ）は概ね図３Ｂの（４）に対応するカバレッジと言える。
図１０の（Ｅ）の例では、形成される膜の膜厚は、パターン上部と下部との間で差がほぼなくなり、略一様な成膜が実現されている。つまり、図１０の（Ｅ）の処理条件においては図３Ｂの（５）に相当するカバレッジが実現されている。
なお、図１０のグラフ中「Depth」は側壁に形成された膜の上端から下端までの距離（寸法）を意味する。すなわち、「Depth」は頂部および底部を含まない寸法である（図１０中、Ｄ１で示す寸法に相当）。また、「Ｄ／Ａ」は側壁に形成された膜の厚さを意味する。
図１１は、図１０に示す実験結果を正規化したグラフである。図１１から分かるように、（Ａ）〜（Ｅ）の間で徐々にカバレッジが変化し、ＣＶＤとＡＬＤの中間的な成膜態様が実現されている。このように、第１の実施形態に係る基板処理方法によれば、カバレッジを連続的に変化させて所望のカバレッジの成膜を実現できる。
なお、ＡＬＤは必ずしもコンフォーマルな膜を形成しなくてもよい。たとえば、第１の反応種の吸着位置をパターン上部に限定してパターン上部のみに成膜してもよい。また、第２の反応種がパターン底部まで行き渡る前に処理を終了することで、パターン上部のみに成膜してもよい。サブコンフォーマルＡＬＤを利用することで、カバレッジをさらに柔軟に制御できる。
（第１の実施形態の効果）
上記のように、第１の実施形態に係る基板処理方法は、工程ａ）、工程ｂ）、及び工程ｃ）を含む。工程ａ）は、チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、第１の反応種を基板の表面に吸着させる工程である。工程ｂ）は、チャンバ内で、基板を第２の反応種から形成したプラズマに晒して、基板の表面に膜を形成する工程である。工程ｃ）は、工程ａ）と工程ｂ）とを含む処理を、工程ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程である。このため、第１の実施形態に係る基板処理方法によれば、基板上に形成する膜のカバレッジを連続的に制御できる。たとえば、工程ｂ）の開始時における第１の反応種の滞留量が多いほど、パターン上部に形成される膜の厚みがパターン下部に形成される膜の厚みよりも厚くなる。他方、工程ｂ）の開始時における第１の反応種の滞留量が少ないほど、パターン上部に形成される膜の厚みとパターン下部に形成される膜の厚みが近くなる。このため、第１の実施形態に係る基板処理方法によれば、工程ｂ）の開始時における第１の反応種の滞留量に応じて、基板上に形成する膜のカバレッジを連続的に制御できる。
また、第１の実施形態に係る基板処理方法は、工程ａ）において、チャンバ内に導入する第１の反応種の量を制御することにより、工程ｂ）の開始時における第１の反応種の滞留量を変えてもよい。また、第１の実施形態に係る基板処理方法は、工程ａ）において、チャンバ内に導入する第１の反応種の希釈度を制御することにより、工程ｂ）の開始時における第１の反応種の滞留量を変えてもよい。このため、第１の実施形態によれば、第１の反応種の量や希釈度の調整によって、基板上に形成する膜のカバレッジを容易に制御できる。
また、第１の実施形態に係る基板処理方法は、工程ａ）は、ａ１）チャンバ内に第１の反応種を導入する工程と、ａ２）チャンバから第１の反応種の少なくとも一部をパージする工程を含んでもよい。そして、第１の実施形態に係る基板処理方法は、工程ａ２）においてパージする第１の反応種の量を制御することにより、工程ｂ）の開始時における第１の反応種の滞留量を変えてもよい。このため、第１の実施形態によればさらに、チャンバ内の第１の反応種の量をパージする工程において調整することができる。このため、第１の実施形態によれば、処理条件の簡易な調整によって基板上に形成する膜のカバレッジを連続的に制御できる。また、第１の実施形態によれば、パージ工程の処理条件を変えることで、ＡＬＤとＣＶＤとの中間的な成膜態様を容易に実現できる。
また、第１の実施形態に係る基板処理方法は、工程ａ２）においてパージする第１の反応種の量を、チャンバ内の圧力、処理時間、パージガスの流量のうち少なくとも１つを変えることで変化させて、工程ｂ）の開始時における第１の反応種の滞留量を変えてもよい。このため、第１の実施形態によれば、複数の処理条件から制御容易な条件を選択して調整することにより、基板上に形成する膜のカバレッジを制御できる。
また、第１の実施形態に係る基板処理方法において、工程ａ）または工程ｂ）を、基板表面での反応が飽和する前に終了してもよい。このため、第１の実施形態に係る基板処理方法は、サブコンフォーマルＡＬＤを利用して、基板上に形成する膜のカバレッジをさらに微細に調整できる。
また、第１の実施形態に係る基板処理方法において、ｄ）工程ｃ）の実行後に工程ｃ）により形成された膜をマスクとして基板をエッチングする工程をさらに含んでもよい。また、第１の実施形態に係る基板処理方法において、工程ｃ）は、パターンの形状が予め定めた条件を満足するまで繰り返し実行してもよい。さらに、ｅ）工程ｃ）と工程ｄ）とを含む処理を２回以上繰り返し実行する工程を含んでもよい。このため、第１の実施形態によれば、カバレッジを連続的に制御してマスクの形状を補正した後にエッチングを実行できる。このため、第１の実施形態によれば、エッチング精度を向上させることができる。また、第１の実施形態によれば、マスクの形状を補正しつつエッチングを実行できる。
また、第１の実施形態に係る基板処理方法において、工程ｃ）は、同一チャンバ内で実行されてもよい。このため、第１の実施形態によれば、処理のスループットをさらに向上させることができる。また、第１の実施形態に係る基板処理方法が、工程ｄ）を含む場合、工程ｃ）と工程ｄ）とは、同一チャンバ内で実施されてもよく、異なるチャンバで実施されてもよい。このため、第１の実施形態によれば、成膜時間とエッチング時間のバランスをとりながら、基板処理全体を最適化することができる。
また、第１の実施形態に係る基板処理方法において、工程ｃ）は、チャンバ内の圧力を約１０〜約２００ｍＴｏｒｒに設定して実行されてもよい。圧力を低く設定するとレジデンスタイムは短くなるが、他の処理条件を調整することで第１の実施形態に係るミックスモードを実現できる。このため、第１の実施形態によれば、処理時間の増加を抑制して基板処理のスループットを向上させることができる。
また、第１の実施形態に係る基板処理装置は、選択部と指示部とを備える。選択部は、複数の処理を選択する。処理はたとえば、工程ａ）、工程ｂ）、及び工程ｃ）を含む。工程ａ）は、チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、第１の反応種を基板の表面に吸着させる工程である。工程ｂ）は、チャンバ内で、基板を第２の反応種から形成したプラズマに晒して、基板の表面に膜を形成する工程である。工程ｃ）は、工程ａ）と工程ｂ）とを含む処理を、工程ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程である。工程ｃ）において、選択部が選択する複数の処理は、工程ｂ）の開始時における第１の反応種の滞留量が互いに異なる。指示部は、選択部が選択した複数の処理のチャンバ内での実行を指示する。このため、第１の実施形態に係る基板処理装置によれば、基板上に形成する膜のカバレッジを連続的に制御できる。
（第２の実施形態）
第１の実施形態に係る基板処理装置は、予め処理条件を設定して、達成したいカバレッジに合わせて処理の処理を選択した。さらに、第２の実施形態に係る基板処理装置は、基板上のパターンの状態にあわせて処理を選択して実行する。第２の実施形態に係る基板処理方法は、たとえば基板上のパターンのラフネスの程度に応じて処理を選択して実行する。
図１２は、第２の実施形態に係る基板処理装置１００Ａの構成の一例を示す図である。第２の実施形態に係る基板処理装置１００Ａの構成は概ね、第１の実施形態に係る基板処理装置１００と同様である。ただし、基板処理装置１００Ａは、対応記憶部１１３および取得部１２３を有する点で基板処理装置１００と異なる。また、基板処理装置１００Ａは、ネットワークＮＷを介して測定装置３００と通信可能に接続される点で基板処理装置１００と異なる。基板処理装置１００Ａの構成のうち、基板処理装置１００と共通する構成は説明を省略し、相違する構成について以下に説明する。
基板処理装置１００Ａは、ネットワークＮＷを介して、処理装置２００および測定装置３００と通信可能に接続される。ネットワークＮＷおよび処理装置２００は、第１の実施形態のネットワークＮＷおよび処理装置２００と同様である（図７参照）。
測定装置３００は、基板上に形成されたパターンの形状を測定して、当該形状を示す値を出力する。測定装置３００が出力する値を、以下、測定値とも呼ぶ。測定装置３００が出力する測定値の種類は特に限定されない。測定値はたとえば、基板上に形成されたパターンのアスペクト比であってもよい。また、測定値はたとえば、基板上に形成されたパターンの凹凸を表す信号波形の標準偏差であってもよい。また、測定値はたとえば、基板上に形成されたパターンの凹凸を表す信号波形の電力スペクトル密度（Power Spectral Density: PSD）であってもよい。なお、標準偏差は凹凸の周期が全く異なる場合であっても同一となることがあるため、電力スペクトル密度を測定値として用いることが測定精度向上のため好ましい（Chris A. Mack, “Reducing roughness in extreme ultraviolet lithography” in Journal of Micro/Nanolithography, MEMS, and MOEMS, 17(4), 041006 (2018)参照）。第２の実施形態においては、測定値は、少なくともアスペクト比と電力スペクトル密度を含むことが好ましい。
たとえば、測定装置３００は、基板上に形成されたパターンを走査電子顕微鏡（Scanning Electron Microscope: SEM）により分析して得られる情報、画像に基づき、パターンの形状の標準偏差、電力スペクトル密度等を導出する装置であってもよい。なお、図１２の例では、基板処理装置１００Ａと測定装置３００とはネットワークＮＷにより接続されるものとする。ただし、測定装置３００を基板処理装置１００Ａと非接続として、オペレータ等が別途導出した測定値を基板処理装置１００Ａに入力する構成としてもよい。
基板処理装置１００Ａは、記憶部１１０Ａ、制御部１２０Ａ、入力部１３０、出力部１４０および通信部１５０を備える。
記憶部１１０Ａは、第１の実施形態と同様の処理条件記憶部１１１および処理記憶部１１２に加えて、対応記憶部１１３を有する。対応記憶部１１３は、測定装置３００から入力される測定値と、処理と、の対応を記憶する。
図１３は、対応記憶部１１３に記憶される情報の構成の一例を示す図である。図１３の例では、対応記憶部１１３は、「デバイスＩＤ」、「測定値、アスペクト比、ＰＳＤ」、「処理ＩＤ」を記憶する。「デバイスＩＤ」は処理によって形成するデバイスを特定する情報である。また、「デバイスＩＤ」は、アスペクト比およびＰＳＤの目標値を示す情報であってもよい。「測定値、アスペクト比」は、基板上に形成されたパターンの測定により得られた当該パターンのアスペクト比を示す。「測定値、ＰＳＤ」は、基板上に形成されたパターンの測定により得られた当該パターンの電力スペクトル密度を示す。「処理ＩＤ」は、対応する「デバイスＩＤ」を達成するため、対応する「測定値」のパターンに対して適用する処理を示す。
図１４Ａ乃至図１４Ｄは、電力スペクトル密度とパターン形状との関係について説明するための図である。図１４Ａは、基板上に形成されたパターンの低周波ラフネスの一例を示す図である。図１４Ｂは、基板上に形成されたパターンを測定して得られる電力スペクトル密度の一例を示す図である。
ここで、低周波ラフネスとは、高周波ラフネスと比較して相対的に大きな周期で現れるラフネスすなわち凹凸をいい、高周波ラフネスとは、低周波ラフネスと比較して相対的に小さな周期で現れるラフネスをいう。
図１４Ａの（１）は、本来直線状に形成すべきラインアンドスペースのパターンに凹凸が生じて波打った形状となっている状態を示す。図１４Ａは、パターンを上から下に見た状態である。図１４Ａの（１）の例では、ラインとラインの間隔がＸ１とＸ２とで異なっている。図１４Ａの（１）のパターンを測定して得られる電力スペクトル密度は図１４Ｂの（１）のように表わすことができる。図１４Ｂのグラフの横軸は周波数（単位・ナノメートル[nm]）を示し、縦軸は電力スペクトル密度（単位・nm3）いわば、各周波数帯におけるエネルギーの大きさを示す。図１４Ｂのグラフ中、横軸右方ほど小さな周期で生じるラフネスすなわち高周波ラフネスの多さを示し、左方ほど大きな周期で生じるラフネスすなわち低周波ラフネスの多さを示す。
ここで、図１４Ａの（１）のパターンのラフネスを改善して凹凸を平坦に均す（図１４Ａの（２））。図１４Ａの（２）の例では、ラインとラインの間隔が均されて、（１）でＸ１だった部分が他の部分とほぼ同一の間隔Ｘ３となっている。すると、電力スペクトル密度のグラフの形状も変化する。図１４Ｂの（２）は、ラフネスが改善されたパターンを測定して得られる電力スペクトル密度の一例である。図１４Ｂの（２）では、低周波ラフネス、つまり大きな周期で現れるラフネスが改善されてパターン表面が平坦化していることが示されている。
図１４Ｃは、基板上に形成されたパターンの高周波ラフネスの一例を示す図である。図１４Ｄは、基板上に形成されたパターンを測定して得られる電力スペクトル密度の他の例を示す図である。
図１４Ｃの（１）に示す高周波ラフネスを有するパターンを電子スペクトル密度を用いて表すと、図１４Ｄの（１）のようになる。このとき、図１４Ｃの（１）のパターンのラフネスを改善して凹凸を平坦に均す（図１４Ｃの（２））。すると、図１４Ｄの（２）のようにグラフの形状が変化する。図１４Ｄの（２）では、低周波ラフネスよりも高周波ラフネスが改善されて、パターン表面が平坦化していることが分かる。
図１４Ｂに示す低周波ラフネスは、たとえばＣＶＤにより平坦化することができる。ＣＶＤにより形成される膜は相対的に大きな空隙部分に堆積する傾向を持つため、低周波ラフネスの相対的に大きな凹部を埋め込む。
他方、図１４Ｄに示す高周波ラフネスは、パターン全体から見てラフネスを生じている凹部の大きさが相対的に小さい。このため、ＣＶＤによる成膜では凹部を優先的に埋め込むことができない。このため、高周波ラフネスの改善には、ＡＬＤとＣＶＤとを組み合わせたミックスモードを用いることが好ましい。
第２の実施形態に係る基板処理方法では、処理を実行する前に、処理対象である基板上のパターンのラフネス等の形状を測定し、測定値に応じて採用する処理条件すなわち処理を選択する。このため、基板上のパターンに生じている形状異常に応じて処理を選択でき、パターン形状を補正することができる。
上記では、基板上のパターンのラフネスに応じて、ＣＶＤとミックスモードのいずれかを選択する例が示されたが、第２の実施形態に係る基板処理方法は、これに限定されない。たとえば、処理対象である基板上のパターンのラフネス等の形状に対応して、予め第１の閾値と、第１の閾値よりも大きい第２の閾値とを設定する。一例では、第１の閾値は、基板上のパターンのラフネスをＣＶＤにより平坦化可能な上限値に設定され、第２の閾値は、基板上のパターンのラフネスをＡＬＤにより平坦化可能な下限値に設定される。次に、処理が実行される前、又は、所定回数の処理が実行された後に、処理対象である基板上のパターンのラフネス等の形状が測定され、測定値と、第１の閾値及び第２の閾値とが比較される。測定値が第１の閾値以下の場合には、成膜処理としてＣＶＤが選択される。また、測定値が第１の閾値より大きく、かつ、第２の閾値未満の場合には、成膜処理として上述したミックスモードが選択される。また、測定値が第２の閾値以上の場合には、成膜処理としてＡＬＤが選択される。そして、選択された成膜処理により基板上のパターンのラフネスが改善される。
図１２に戻り、第２の実施形態に係る基板処理装置１００Ａの説明を続ける。制御部１２０Ａは、第１の実施形態と同様の選択部１２１および指示部１２２に加えて、取得部１２３を有する。
取得部１２３は、測定装置３００等から入力部１３０および／または通信部１５０を介して測定値を取得する。取得部１２３が取得する測定値は上述のアスペクト比および電力スペクトル密度を含む。
図１５は、第２の実施形態に係る基板処理方法の流れの一例を示すフローチャートである。まず、取得部１２３は、処理対象である基板上に形成されたパターンの測定値を取得する（ステップＳ２１）。また、取得部１２３は、処理対象である基板上に形成すべきパターンの目標値たとえばデバイスＩＤを取得する。次に、選択部１２１は、対応記憶部１１３を参照し、取得した目標値および測定値に対応する処理を選択する（ステップＳ２２）。選択部１２１は、選択した処理を指示部１２２に送る。指示部１２２は、選択部１２１から受信した処理に基づく処理の実行を処理装置２００に指示し実行させる（ステップＳ２３）。これで処理が終了する。
なお、基板処理装置１００，１００Ａは、一つの基板に対して繰り返し上記処理を実行してもよい。たとえば、基板処理装置１００，１００Ａは、処理の実行が完了するごとに、次の処理を選択して実行してもよい。
なお、第２の実施形態において対応記憶部１１３に記憶される対応表は、処理装置２００における処理結果に応じて適宜更新してもよい。たとえば、測定装置３００において、処理前後の基板上のパターン形状を示す測定値を取得してもよい。たとえば、測定装置３００は、処理装置２００における処理が終了するごとに基板上のパターンの状態を測定して基板処理装置１００Ａに送信してもよい。そして、基板処理装置１００Ａは、処理後の測定値と目標値との差分に応じて対応表を更新してもよい。また、基板処理装置１００Ａは、処理実行前後の基板上のパターンの測定値と目標値とに基づく機械学習により対応表を生成してもよい。
（第２の実施形態の効果）
上記のように、第２の実施形態に係る基板処理方法は、処理を実行する前に基板表面のパターンの形状を示す値を測定する工程と、測定された値に基づき処理条件を選択する工程と、をさらに含む。また、処理は、選択された処理条件で実行される。たとえば、基板処理装置は、パージする工程を、選択された処理条件で実行する。このため、第２の実施形態によれば、基板処理装置は、基板上のパターンの形状に応じて実行する処理を選択できる。このため、基板処理装置は、基板上のパターンの状態に応じたカバレッジを実現する処理を選択して実行できる。
また、第２の実施形態に係る基板処理方法は、処理を所定回数実行した後に基板表面のパターンの形状を示す値を測定する工程を含んでもよい。また、第２の実施形態に係る基板処理方法は、処理を実行する前に測定した値と、処理を所定回数実行した後に測定した値との差分に基づき、次に実行する処理の処理条件を選択する工程を含んでもよい。このため、第２の実施形態によれば、処理性能を評価した上で、次の処理を選択できる。
なお、第２の実施形態の基板処理方法においても、基板の表面に形成された膜をマスクとして基板をエッチングする工程がさらに含まれてもよく、膜の形成とエッチングとが２回以上繰り返し実行されてもよい。この場合、膜の形成とエッチングとは同一のチャンバ内で実施されてもよく、異なるチャンバで実施されてもよい。
（一実施形態に係る処理装置２００の一例）
図１６は、第１、第２の実施形態における基板処理が実行される処理装置２００の構成の一例を示す図である。図１６は、処理装置２００の概略断面を示している。なお、図１６に示す処理装置２００は、平行平板型のプラズマ処理装置である。ただし、第１、第２の実施形態における基板処理を実行できる処理装置は、図示するものに限定されない。
処理装置２００は、気密に構成されたチャンバ１２を備えている。チャンバ１２は、略円筒形状を有しており、その内部空間として、プラズマが生成される処理空間Ｓを画成している。処理装置２００は、チャンバ１２内に、載置台１３を備える。載置台１３の上面は、被処理体であるウエハＷが載置される載置面５４ｄとして形成されている。本実施形態においては、載置台１３は、基台１４及び静電チャック５０を有する。基台１４は、略円板形状を有しており、処理空間Ｓの下方に設けられている。基台１４は、例えばアルミニウム製であり、下部電極としての機能を有する。
静電チャック５０は、基台１４の上面に設けられている。静電チャック５０は、上面が平坦な円盤状とされ、当該上面がウエハＷの載置される載置面５４ｄに相当する。静電チャック５０は、電極５４ａ及び絶縁体５４ｂを有している。電極５４ａは、絶縁体５４ｂの内部に設けられており、電極５４ａには、スイッチＳＷを介して直流電源５６が接続されている。直流電源５６から電極５４ａに直流電圧が与えられることにより、クーロン力が発生し、当該クーロン力によってウエハＷが静電チャック５０上に吸着保持される。また、静電チャック５０は、絶縁体５４ｂの内部にヒータ５４ｃを有している。ヒータ５４ｃは、図示しない給電機構から電力が供給されることにより、静電チャック５０を加熱する。これにより、載置台１３及びウエハＷの温度が制御される。
本実施形態においては、処理装置２００は、筒状保持部１６及び筒状支持部１７を更に備えている。筒状保持部１６は、基台１４の側面及び底面の縁部に接して、基台１４を保持している。筒状支持部１７は、チャンバ１２の底部から垂直方向に延在し、筒状保持部１６を介して基台１４を支持している。
基台１４の周縁部分の上面には、フォーカスリング１８が設けられている。フォーカスリング１８は、ウエハＷの処理精度の面内均一性を改善するための部材である。フォーカスリング１８は、略環形状を有する板状部材であり、例えば、シリコン、石英、又はシリコンカーバイドから構成される。
本実施形態においては、チャンバ１２の側壁と筒状支持部１７との間には、排気路２０が形成されている。排気路２０の入口又はその途中には、バッフル板２２が取り付けられている。また、排気路２０の底部には、排気口２４が設けられている。排気口２４は、チャンバ１２の底部に嵌め込まれた排気管２８によって画成されている。この排気管２８には、排気装置２６が接続されている。排気装置２６は、真空ポンプを有しており、真空ポンプを作動させることによりチャンバ１２内の処理空間Ｓを所定の真空度まで減圧することができる。これにより、チャンバ１２内の処理空間Ｓは、真空雰囲気に保たれる。処理空間Ｓは、真空空間の一例である。チャンバ１２の側壁には、ウエハＷの搬入出口を開閉するゲートバルブ３０が取り付けられている。
基台１４には、高周波電源３２が整合器３４を介して電気的に接続されている。高周波電源３２は、プラズマ生成用の電源であり、所定の高周波数（例えば１３ＭＨｚ）の高周波電力を下部電極、即ち、基台１４に印加する。また、基台１４の内部には、図示しない冷媒流路が形成されており、処理装置２００は、冷媒流路に冷媒を循環させることによって、載置台１３を冷却する。これにより、載置台１３及びウエハＷの温度が制御される。
処理装置２００は、更に、チャンバ１２内にシャワーヘッド３８を備えている。シャワーヘッド３８は、処理空間Ｓの上方に設けられている。シャワーヘッド３８は、電極板４０及び電極支持体４２を含んでいる。
電極板４０は、略円板形状を有する導電性の板であり、上部電極を構成している。電極板４０には、高周波電源３５が整合器３６を介して電気的に接続されている。高周波電源３５は、プラズマ生成用の電源であり、所定の高周波数（例えば６０ＭＨｚ）の高周波電力を電極板４０に印加する。高周波電源３２及び高周波電源３５によって基台１４及び電極板４０に高周波電力がそれぞれ与えられると、基台１４と電極板４０との間の空間、即ち、処理空間Ｓには高周波電界が形成され、プラズマが生成される。
電極板４０には、複数のガス通気孔４０ｈが形成されている。電極板４０は、電極支持体４２によって着脱可能に支持されている。電極支持体４２の内部には、バッファ室４２ａが設けられている。処理装置２００は、ガス供給部４４を更に備えており、バッファ室４２ａのガス導入口２５にはガス供給導管４６を介してガス供給部４４が接続されている。ガス供給部４４は、処理空間Ｓに処理ガスを供給する。この処理ガスは、例えば、エッチング用の処理ガスであってもよく、又は、成膜用の処理ガスであってもよい。電極支持体４２には、複数のガス通気孔４０ｈにそれぞれ連続する複数の孔が形成されており、当該複数の孔はバッファ室４２ａに連通している。ガス供給部４４から供給されるガスは、バッファ室４２ａ、ガス通気孔４０ｈを経由して、処理空間Ｓに供給される。
本実施形態においては、チャンバ１２の天井部に、環状又は同心状に延在する磁場形成機構４８が設けられている。この磁場形成機構４８は、処理空間Ｓにおける高周波放電の開始（プラズマ着火）を容易にして放電を安定に維持するよう機能する。
本実施形態においては、処理装置２００は、ガス供給ライン５８、及び、伝熱ガス供給部６２を更に備えている。伝熱ガス供給部６２は、ガス供給ライン５８に接続されている。このガス供給ライン５８は、静電チャック５０の上面まで延びて、当該上面において環状に延在している。伝熱ガス供給部６２は、例えばＨｅガスといった伝熱ガスを、静電チャック５０の上面とウエハＷとの間に供給する。
上記構成の処理装置２００は、制御部９０によって、その動作が統括的に制御される。この制御部９０には、ＣＰＵ（Central Processing Unit）を備え処理装置２００の各部を制御するプロセスコントローラ９１と、ユーザインターフェース９２と、記憶部９３とが設けられている。本実施形態においては、制御部９０は、基板処理装置１００，１００Ａ内に設けられてもよい。
ユーザインターフェース９２は、工程管理者が処理装置２００を管理するためにコマンドの入力操作を行うキーボードや、処理装置２００の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部９３には、処理装置２００で実行される各種処理をプロセスコントローラ９１の制御にて実現するための制御プログラム（ソフトウェア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース９２からの指示等にて任意のレシピを記憶部９３から呼び出してプロセスコントローラ９１に実行させることで、プロセスコントローラ９１の制御下で、処理装置２００での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したりすることも可能である。また、制御プログラムや処理条件データ等のレシピは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで使用したりすることも可能である。
図１７は、第１、第２の実施形態における基板処理の実施に用いることが可能な処理システムの一例を示す図である。
図１７に示す処理システム１０００は、制御部Ｃｎｔ、台１１２２ａ、台１１２２ｂ、台１１２２ｃ、台１１２２ｄ、収容容器１１２４ａ、収容容器１１２４ｂ、収容容器１１２４ｃ、収容容器１１２４ｄ、ローダモジュールＬＭ、ロードロックチャンバＬＬ１、ロードロックチャンバＬＬ２、トランスファーチャンバ１１２１、プラズマ処理装置１０１０を備えている。プラズマ処理装置１０１０はたとえば、図１６に示す処理装置２００であってもよい。
制御部Ｃｎｔは、プロセッサ、記憶部、入力装置、表示装置等を備えるコンピュータであり、処理システム１０００の後述する各部を制御する。制御部Ｃｎｔは、搬送ロボットＲｂ１、搬送ロボットＲｂ２、光学観察装置ＯＣ、プラズマ処理装置１０１０等に接続されている。制御部Ｃｎｔは、図７および図１２に示す基板処理装置１００、１００Ａの制御部１２０、１２０Ａ、および、図１６に示す処理装置２００の制御部９０を兼ねてもよい。また、制御部Ｃｎｔは、基板処理装置１００、１００Ａであってもよい。
制御部Ｃｎｔは、処理システム１０００の各部を制御するためのコンピュータプログラム（入力されたレシピに基づくプログラム）に従って動作し、制御信号を送出する。制御部Ｃｎｔからの制御信号により、処理システム１０００の各部、例えば、搬送ロボットＲｂ１，Ｒｂ２、光学観察装置ＯＣ、および、プラズマ処理装置１０１０の各部を制御する。プラズマ処理装置１０１０では、制御部Ｃｎｔからの制御信号により、ガス供給部４４からのガスの選択および流量、排気装置２６の排気、高周波電源３２、３５からの電力供給、ヒータ５４ｃへの電力供給、冷媒流量および冷媒温度を制御することが可能である。なお、上記第１、第２の実施形態に係る基板処理方法の各工程は、制御部Ｃｎｔによる制御によって処理システム１０００の各部を動作させることによって実行され得る。制御部Ｃｎｔの記憶部には、上記第１、第２の実施形態に係る基板処理方法を実行するためのコンピュータプログラム、および、実行に用いられる各種のデータが、読出し自在に格納されている。
台１１２２ａ〜１１２２ｄは、ローダモジュールＬＭの一縁に沿って配列されている。台１１２２ａ〜１１２２ｄのそれぞれの上には、収容容器１１２４ａ〜１１２４ｄがそれぞれ設けられている。収容容器１１２４ａ〜１１２４ｄ内には、ウエハＷが収容され得る。
ローダモジュールＬＭ内には、搬送ロボットＲｂ１が設けられている。搬送ロボットＲｂ１は、収容容器１１２４ａ〜１１２４ｄの何れかに収容されているウエハＷを取り出して、ウエハＷを、ロードロックチャンバＬＬ１またはＬＬ２に搬送する。
ロードロックチャンバＬＬ１およびＬＬ２は、ローダモジュールＬＭの別の一縁に沿って設けられており、ローダモジュールＬＭに接続されている。ロードロックチャンバＬＬ１およびＬＬ２は、予備減圧室を構成している。ロードロックチャンバＬＬ１およびＬＬ２は、トランスファーチャンバ１１２１にそれぞれ接続されている。
トランスファーチャンバ１１２１は、減圧可能なチャンバであり、トランスファーチャンバ１１２１内には搬送ロボットＲｂ２が設けられている。トランスファーチャンバ１１２１には、プラズマ処理装置１０１０が接続されている。搬送ロボットＲｂ２は、ロードロックチャンバＬＬ１またはロードロックチャンバＬＬ２からウエハＷを取り出して、当該ウエハＷをプラズマ処理装置１０１０に搬送する。
処理システム１０００は、光学観察装置ＯＣを備える。ウエハＷは、搬送ロボットＲｂ１および搬送ロボットＲｂ２によって、光学観察装置ＯＣとプラズマ処理装置１０１０との間で移動され得る。搬送ロボットＲｂ１によってウエハＷが光学観察装置ＯＣ内に収容され、光学観察装置ＯＣ内においてウエハＷの位置合わせが行われた後に、光学観察装置ＯＣは、ウエハＷのマスク等のパターンの溝幅を測定し、測定結果を制御部Ｃｎｔに送信する。光学観察装置ＯＣでは、ウエハＷ表面の複数の領域に形成されたマスク等のパターンの溝幅が測定され得る。光学観察装置ＯＣによる測定結果は、たとえば、第２の実施形態における「測定値」（図１５参照）として使用される。
今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
１００，１００Ａ 基板処理装置
１１０，１１０Ａ 記憶部
１１１ 処理条件記憶部
１１２ 処理記憶部
１１３ 対応記憶部
１２０，１２０Ａ 制御部
１２１ 選択部
１２２ 指示部
１２３ 取得部
１３０ 入力部
１４０ 出力部
１５０ 通信部
２００ 処理装置
３００ 測定装置
ＮＷ ネットワーク

Claims (18)

  1. ａ）チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、前記第１の反応種を前記基板の表面に吸着させる工程と、
    ｂ）前記チャンバ内で、前記基板を第２の反応種から形成したプラズマに晒して、前記基板の表面に膜を形成する工程と、
    ｃ）前記ａ）と前記ｂ）とを含む処理を、前記ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程と、
    を含む基板処理方法。
  2. 前記ａ）において、前記チャンバ内に導入する前記第１の反応種の量を制御することにより、前記ｂ）の開始時における前記第１の反応種の滞留量を変える、請求項１に記載の基板処理方法。
  3. 前記ａ）において、前記チャンバ内に導入する前記第１の反応種の希釈度を制御することにより、前記ｂ）の開始時における前記第１の反応種の滞留量を変える、請求項１または２に記載の基板処理方法。
  4. 前記ａ）は、
    ａ１）前記チャンバ内に前記第１の反応種を導入する工程と、
    ａ２）前記チャンバから前記第１の反応種の少なくとも一部をパージする工程と、
    を含む、請求項１から３のいずれか１項に記載の基板処理方法。
  5. 前記ａ２）においてパージする前記第１の反応種の量を制御することにより、前記ｂ）の開始時における前記第１の反応種の滞留量を変える、請求項４に記載の基板処理方法。
  6. 前記ａ２）においてパージする前記第１の反応種の量を、前記チャンバ内の圧力、処理時間、パージガスの流量のうち少なくとも１つを変えることにより変化させて、前記ｂ）の開始時における前記第１の反応種の滞留量を変える、請求項５に記載の基板処理方法。
  7. 前記ａ）またはｂ）を、前記基板の表面での反応が飽和する前に終了する、請求項１から６のいずれか１項に記載の基板処理方法。
  8. 前記パターンの上部に形成される膜の厚みが、前記パターンの下部に形成される膜の厚みよりも厚くなるように、前記ｂ）の開始時における第１の反応種の滞留量を制御する、請求項１から６のいずれか１項に記載の基板処理方法。
  9. 前記パターンの上部に形成される膜の厚みが、前記パターンの下部に形成される膜の厚みに近くなるように、前記ｂ）の開始時における第１の反応種の滞留量を制御する、請求項１から６のいずれか１項に記載の基板処理方法。
  10. ｄ）前記ｃ）により形成された膜をマスクとして前記基板をエッチングする工程をさらに含む、請求項１から９のいずれか１項に記載の基板処理方法。
  11. ｅ）前記ｃ）と前記ｄ）とを含む処理を２回以上繰り返す工程をさらに含む、請求項１０に記載の基板処理方法。
  12. 前記ａ）を実行する前に前記基板の表面の前記パターンの形状を示す値を測定する工程と、
    測定された値に基づき処理条件を選択する工程と、
    をさらに含み、
    前記ａ）、前記ｂ）、及び前記ｃ）は、選択された前記処理条件で実行される、請求項１から１１のいずれか１項に記載の基板処理方法。
  13. 前記ｃ）を所定回数実行した後に前記基板の表面の前記パターンの形状を示す値を測定する工程と、
    前記ａ）を実行する前に測定した値と、前記ｃ）を所定回数実行した後に測定した値との差分に基づき、次に実行する処理の処理条件を選択する工程と、
    をさらに含む請求項１２に記載の基板処理方法。
  14. ｆ）前記基板の表面の前記パターンの形状を示す値を測定する工程と、
    ｇ）前記値と、予め定められた第１の閾値および前記第１の閾値よりも大きい第２の閾値とを比較する工程と、
    ｈ）前記比較した結果に基づいて成膜処理を選択する工程と、
    ｉ）前記選択した成膜処理で、前記基板の表面に膜を形成する工程と
    を含み、
    前記ｈ）は、
    前記値が前記第１の閾値以下の場合には、前記成膜処理としてＣＶＤ（Chemical Vapor Deposition）を選択し、
    前記値が前記第１の閾値より大きく、かつ、前記第２の閾値未満の場合には、前記成膜処理として請求項１から９のいずれか１項に記載の基板処理方法を選択し、
    前記値が前記第２の閾値以上の場合には、前記成膜処理としてＡＬＤ（Atomic Layer Deposition）を選択する基板処理方法。
  15. 前記ｃ）は、前記パターンの形状が予め定めた条件を満足するまで繰り返し実行される、請求項１から１０のいずれか１項に記載の基板処理方法。
  16. 前記ｃ）は、同一チャンバ内で実行される、請求項１から１１のいずれか１項に記載の基板処理方法。
  17. 前記ｃ）は、前記チャンバ内の圧力を約１０から約２００ｍＴｏｒｒに設定して実行される、請求項１から１２のいずれか１項に記載の基板処理方法。
  18. ａ）チャンバ内で、表面にパターンが形成された基板を第１の反応種に晒して、前記第１の反応種を前記基板の表面に吸着させる工程と、
    ｂ）前記チャンバ内で、前記基板を第２の反応種から形成したプラズマに晒して、前記基板の表面に膜を形成する工程と、
    ｃ）前記ａ）及びｂ）とを含む処理を、前記ｂ）の開始時における第１の反応種の滞留量を変えて２回以上繰り返す工程と、
    を含む処理であって、前記ｃ）において、前記ｂ）の開始時における第１の反応種の滞留量が互いに異なる複数の処理を選択する選択部と、
    前記選択部が選択した複数の処理の前記チャンバ内での実行を指示する指示部と、
    を備える、基板処理装置。
JP2020152825A 2019-11-13 2020-09-11 基板処理方法および基板処理装置 Pending JP2021077866A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
TW109137744A TW202125649A (zh) 2019-11-13 2020-10-30 基板處理方法及基板處理裝置
CN202011214947.4A CN112802737A (zh) 2019-11-13 2020-11-04 基片处理方法和基片处理装置
KR1020200150328A KR20210058709A (ko) 2019-11-13 2020-11-11 기판 처리 방법 및 기판 처리 장치
US17/097,141 US11545355B2 (en) 2019-11-13 2020-11-13 Substrate processing method and substrate processing apparatus
US18/083,434 US20230122980A1 (en) 2019-11-13 2022-12-16 Substrate processing method and substrate processing apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019205415 2019-11-13
JP2019205415 2019-11-13

Publications (2)

Publication Number Publication Date
JP2021077866A true JP2021077866A (ja) 2021-05-20
JP2021077866A5 JP2021077866A5 (ja) 2023-07-05

Family

ID=75898349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020152825A Pending JP2021077866A (ja) 2019-11-13 2020-09-11 基板処理方法および基板処理装置

Country Status (3)

Country Link
JP (1) JP2021077866A (ja)
KR (1) KR20210058709A (ja)
TW (1) TW202125649A (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1508813B1 (en) 2003-08-20 2007-01-31 Agilent Technologies, Inc. Spectral jitter analysis allowing jitter modulation waveform analysis

Also Published As

Publication number Publication date
TW202125649A (zh) 2021-07-01
KR20210058709A (ko) 2021-05-24

Similar Documents

Publication Publication Date Title
JP5192214B2 (ja) ガス供給装置、基板処理装置および基板処理方法
US9523150B2 (en) Substrate processing apparatus, method for manufacturing semiconductor device and computer-readable recording medium
JP5709505B2 (ja) プラズマ処理装置、プラズマ処理方法、および記憶媒体
JP6796519B2 (ja) エッチング方法
US9508546B2 (en) Method of manufacturing semiconductor device
US20150361554A1 (en) Substrate processing apparatus
JP6426893B2 (ja) コンタクト層の形成方法
JP7106358B2 (ja) プラズマ処理装置及び温度制御方法
US20230122980A1 (en) Substrate processing method and substrate processing apparatus
KR102592122B1 (ko) 성막 방법 및 성막 장치
JP2012169409A (ja) 半導体製造装置および半導体装置の製造方法
JPWO2019117130A1 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP2021077866A (ja) 基板処理方法および基板処理装置
JP4410117B2 (ja) ガス設定方法，ガス設定装置，エッチング装置及び基板処理システム
WO2020090427A1 (ja) プラズマ処理装置およびプラズマ処理方法
JP6988629B2 (ja) 成膜方法及び成膜装置
WO2019235282A1 (ja) 基板処理装置およびシャワーヘッド
JP2006319042A (ja) プラズマクリーニング方法、成膜方法
JP5580908B2 (ja) ガス供給装置、基板処理装置および基板処理方法
JP2021141285A (ja) 半導体製造装置および半導体装置の製造方法
CN109314059B (zh) 被处理体的处理方法
JP6770988B2 (ja) 基板処理装置および半導体装置の製造方法
TW202014548A (zh) 電漿處理方法及電漿處理裝置
KR101978818B1 (ko) 성막 방법
WO2023026895A1 (ja) 基板処理装置、モデルデータ生成装置、基板処理方法、およびモデルデータ生成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230626

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240402