JP2021035042A - インターディジテイテッド・トランジスタを有する集積マルチパス電力増幅器 - Google Patents

インターディジテイテッド・トランジスタを有する集積マルチパス電力増幅器 Download PDF

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Abstract

【課題】高周波数における比較的低損失での増幅をサポートできる、より高電力効率のドハティ増幅器を提供する。
【解決手段】ドハティ増幅器２００が、半導体ダイと一体に形成された入力ノード２０２及び出力ノード２０４と、入力ノードと出力ノードとの間に互いに隣接して配置された複数のドハティセルセル２４０〜２４７とを含む。各ドハティセルは、半導体ダイと一体に形成されたＦＥＴ２３７、２５７を含む。ＦＥＴの各々は、キャリア入力端子２３２、２５２とキャリア出力端子２７２、２７４とを含む。入力端子２３２は、第１バイアス電圧入力端子２２１に結合され、入力端子２５２は第２バイアス電圧入力端子２２２に結合されている。位相シフト素子２８０がＦＥＴ２３７の出力端子とキャリア出力端子２７２との間に電気接続されている。
【選択図】図２

Description

本明細書中に説明する主題の好適例は、一般に、複数の副増幅器（サブアンプ）を有する電力増幅器（パワーアンプ）に関するものであり、より具体的には、キャリア（搬送波）増幅器とピーキング増幅器、及び出力結合回路を有するドハティ（Doherty）電力増幅器に関するものである。
長年、ドハティ増幅器は、セルラ・インフラストラクチャ（基盤）用途向けの最も一般的な増幅器のうちの１つであり続けた。２ウェイ・ドハティ増幅器は、２つの副増幅器（即ち、キャリア増幅器及びピーキング増幅器）を含み、これらは増幅器入力端子と増幅器出力端子との間に並列に接続されている。動作中には、入力無線周波数（ＲＦ：radio frequency）信号がキャリア信号とピーキング信号とに分割され、キャリア増幅器及びピーキング増幅器による増幅の前に、キャリア信号とピーキング信号との間に９０度の位相差が与えられる。出力側では、増幅されたキャリア信号またはピーキング信号の一方がｎ×９０度の伝送線（ｎ＝１, ２,...）を通して伝送されるのに対し、増幅されたキャリア信号またはピーキング信号の他方は、これらの増幅された信号どうしが信号結合器によって結合される前に、（ｎ−１）×９０度の伝送線を通して伝送される。このことは、キャリア増幅器及びピーキング増幅器のアクティブ・ロードプルを可能にする。
一部の代表的なドハティ増幅器構成では、キャリア増幅器及びピーキング増幅器が２つの別個の半導体ダイ（即ち、一方のダイはキャリア増幅器用、他方のダイはピーキング増幅器用）上に実現され、これらのダイは１つのパッケージ基板または１つのプリント回路基板（ＰＣＢ：printed circuit board）に実装される。例えば、キャリア増幅器及びピーキング増幅器の各々は、マルチフィンガー電界効果トランジスタを用いて実現することができ、各ダイ内では、各トランジスタ・フィンガーによって生成される増幅された信号どうしが出力ボンド（結合）パッドにおいて結合される。増幅されたキャリア信号及びピーキング信号を出力ボンドパッドからリード線へ、あるいはパッケージ基板またはＰＣＢ上の導体構造へ伝送するために、ワイヤボンド・アレイが一般に用いられる。９０−０ドハティ増幅器構成では、増幅されたキャリア信号または増幅されたピーキング信号のいずれかが、これらの信号どうしを結合する前に、９０度の電気的長さ（例えば、４分の１波長の伝送線）を有する導体（例えば、伝送線）を通して導かれる。同様に、９０−１８０ドハティ増幅器構成では、増幅されたキャリア信号または増幅されたピーキング信号のいずれかが、これらの信号どうしを結合する前に、９０度の電気的長さを有する伝送線を通して導かれ、増幅されたキャリア信号または増幅されたピーキング信号の他方は、１８０度の電気的長さ（例えば、半波長の伝送線）を有する導体（例えば、伝送線）を通して導かれる。
キャリア増幅器及びピーキング増幅器の各々において利用されるフィンガーの数は所望の出力電力レベルに正比例する。従って、より高電力の増幅器ほどより多数のフィンガーを使用し、このことは、こうした増幅器内でトランジスタのフィンガー出力端子どうしを相互接続するための比較的長い出力ボンドパッドの使用を必要とする。（例えば、ギガヘルツ（GHz）範囲内の）比較的高い周波数では、非常に多数のトランジスタ・フィンガーどうしを結合するために使用する出力ボンドパッドの分布定数の性質が、大幅で不所望な信号電力損失を生じさせ得ることが不都合である。より具体的には、増幅されるＲＦ信号の波長がトランジスタ・ブロックの物理的寸法に近付くに連れて、比較的大きな位相差が各増幅器のエッジ・フィンガーにおける信号間に生じ得る。大きな位相の不一致は大幅な信号電力損失を生じさせ得る。このことは、回路レベルでは比較的貧弱な電力付加効率となり得る。従って、必要とされるものは、高周波数における比較的低損失での増幅をサポートすることができる、より高電力効率のドハティ増幅器の設計である。
上記主題のより完全な理解は、詳細な説明を、以下の図面と併せて考慮して参照することによって導き出すことができる。
一実施形態によるドハティ電力増幅器の簡略化した概略図である。 一実施形態による、インターディジテイテッド型のキャリア副増幅器及びピーキング副増幅器を有するドハティ電力増幅器の概略図である。 一実施形態による、複数の非対称ドハティセル、及びインターディジテイテッド型のキャリア副増幅器及びピーキング副増幅器を有する非対称電力増幅器集積回路（ＩＣ）の上面図である。 一実施形態による、図３のドハティセルの直線４−４に沿った側断面図である。 一実施形態による、図３のドハティセルの直線５−５に沿った側断面図である。 他の実施形態による非対称ドハティセルの上面図である。 さらに他の実施形態による非対称ドハティセルの上面図である。 他の実施形態による非対称ドハティセルの上面図である。 一実施形態による非対称ドハティセルの上面図である。 他の実施形態による非対称ドハティセルの上面図である。 さらに他の実施形態による非対称ドハティセルの上面図である。 他の実施形態による３ウェイ・ドハティセルの上面図である。 一実施形態による、上部ソース接点を有する非対称電力増幅器ＩＣの上面図である。 一実施形態による、高電力パッケージ内にパッケージ化されたドハティ増幅デバイスの上面図である。 一実施形態による、プリント回路基板に結合された、パッケージ化されたドハティ増幅デバイスの上面図である。 一実施形態による、ドハティ電力増幅器ＩＣ及びパッケージ化されたドハティ増幅デバイスを作製する方法のフローチャートである。
詳細な説明
本発明の主題の実施形態は、マルチパス増幅器（即ち、複数の信号を並列的に増幅する複数の増幅器を有する増幅器）を含み、このマルチパス増幅器は、集積されたインターディジテイテッド型（すだれ状構造）の第１パワートランジスタ・フィンガー及び第２パワートランジスタ・フィンガーと、集積された位相シフト器（フェーズシフタ、移相器）と、集積された信号結合器とを有し、この信号結合器は第１パワートランジスタ・フィンガー及び第２パワートランジスタ・フィンガーの出力端子に結合されている。一部の実施形態では、このマルチパス増幅器をドハティ電力増幅器とすることができる。より具体的には、以下に説明する実施形態の一部は、「非反転型」の負荷回路網構成を有するドハティ増幅器（「非反転」ドハティ増幅器としても知られている）に相当する。本明細書中の説明に基づけば、以下に説明する実施形態は「反転型」の負荷回路構成を有するドハティ電力増幅器において実現することもできることは、当業者の理解する所である。それに加えて、以下に説明し図示するドハティ増幅器ＩＣの一部は２ウェイ・ドハティ増幅器に相当し、２ウェイ・ドハティ増幅器は、１つのキャリア増幅器及び１つのピーキング増幅器（各々が複数の並列結合されたトランジスタ・フィンガーで構成される）を含む。後により詳細に説明するように、他の実施形態は「Ｎウェイ」ドハティ電力増幅器を含み、ここにＮ＞２であり、ピーキング増幅器の数はＮ−１に等しい。さらに、以下に説明する実施形態は、ドハティ電力増幅器以外のマルチパス増幅器の形で実現することができる。従って、本発明の主題の範囲は、２ウェイ非反転ドハティ電力増幅器に限定されず、反転ドハティ電力増幅器、Ｎウェイ・ドハティ増幅器（ここにＮ＞２）、及び他の種類のマルチパス増幅器をカバーするほど十分に広い。
本明細書中に用い、後に詳細に説明するように、トランジスタの「フィンガー」は「副増幅器（サブアンプ）」とも称することができ、細長い（即ち、幅よりも大幅に大きい長さを有する）トランジスタ構造を含み、このトランジスタ構造は複数の平行に整列したドープされた半導体領域及び接点領域を有する。一部の実施形態では、上記マルチパス増幅器をドハティ電力増幅器とすることができ、このドハティ電力増幅器は、インターディジテイテッド型に集積されたキャリア・パワートランジスタ・フィンガー（「キャリア・フィンガー」または「キャリア副増幅器」とも称する）とピーキング・パワートランジスタ・フィンガー（「ピーキング・フィンガー」または「ピーキング副増幅器」とも称する）との対または組、及び各キャリア・トランジスタまたはピーキング・トランジスタと出力結合器（コンバイナ）との間に集積された位相シフト器（例えば、インダクタンス）を有し、この出力結合器にキャリア・フィンガー出力端子及びピーキング・フィンガー出力端子の全部が結合されている。
種々の実施形態では、キャリア・フィンガー及びピーキング・フィンガー、位相シフト器、及び出力結合器が、単一の集積回路（ＩＣ）ダイ（または半導体ダイ）と共に集積され、及び／またはこうしたダイ内にモノリシック（一体的）に形成されている。本明細書中に用いる「モノリシック」または「モノリシックに形成される」とは、単一の半導体ダイと共に、あるいは単一の半導体ダイ内に集積されることを意味する。本明細書中で、ある構成要素をＩＣまたは半導体ダイと共に「一体に形成される」と称する際には、このことは、その構成要素の構造がダイ自体の一部分を形成する（例えば、その構成要素がダイの製造工程中に作製され、物理的にそのダイの上面と下面との間に配置される）ことを意味する。例えば、図３を簡単に参照すれば、トランジスタ・フィンガー３３６と３５６、及びインダクタ３８０がダイ３０１と「一体に形成されている」ものと考えられる・これとは対照的に、ある構成要素をＩＣまたは半導体ダイと共に「集積されている」と称する際には、このことは、その構成要素の構造が、ダイと「一体に形成されている」こと、またはその構成要素がダイに取り付けられている（例えば、ダイの表面に実装されている）ことのいずれかを意味する。例えば、図６を簡単に参照すれば、この用語が本明細書中で用いられるように、インダクタ６８０はダイ６０１と共に「集積されている」ものと考えることができる、というのは、インダクタ６８０の端子６８２、６８４は、ダイ６０１の表面に露出したボンドパッド６８３、６８５に物理的かつ電気的に取り付けられているからである。
上記に示したように、ドハティ増幅器の一実施形態は、複数のキャリア・フィンガー及びピーキング・フィンガーの出力端子に結合された、集積された、あるいは一体に形成された出力結合器を含む。非反転ドハティ増幅器の実施形態では、出力結合器がピーキング・フィンガーの出力端子（例えば、固有のドレイン端子）に密に電気結合され、本明細書中に用いる「密に電気結合されている」とは、直接接続されている、あるいは１つ以上の導電性機能体（例えば、集積された導電性トレース及び／またはビア）を通して電気結合されていることを意味し、これらの導電性機能体は、無視できる（例えば約１００ミリオーム未満の）総電気抵抗を有し、受動または能動電気構成部品（例えば、ディスクリート（個別）部品の、あるいは集積された抵抗器、インダクタ、コンデンサ、またはトランジスタ）のない導電経路を形成する。反転ドハティ増幅器の実施形態では、出力結合器がキャリア・フィンガーの出力端子（例えば、固有のドレイン端子）に密に電気結合されている。
出力結合器をピーキング・フィンガーの固有のドレインの非常に近くに実現することができるので、９０−０ドハティ増幅器を実現することができ、このドハティ増幅器では、約９０度の位相シフトが、キャリア・フィンガーのドレイン領域とピーキング・フィンガーのドレイン領域との間に実現され、ピーキング・フィンガーと出力結合器との間には大幅な位相シフトは実現されない。一実施形態によれば、キャリア・フィンガー出力端子とピーキング・フィンガー出力端子との間の９０度の位相差は、ＣＬＣ（静電容量（キャパシタンス）−インダクタンス−静電容量）トポロジを有する回路によって与えられる。ＣＬＣトポロジは、キャリア・フィンガー及びピーキング・フィンガーのドレイン−ソース静電容量を、各キャリア・フィンガー出力端子と出力結合器との間に実現される厳密に制御可能な直列インダクタンス（例えば、インダクタ３８０、６８０、７８０、７８１、８８０、９８０、１０８０、１０８１、１１８０、１１８１、１３８０、１３８１、図３、６、７〜１１、１３）との組合せで含む。より具体的には、このＣＬＣトポロジは本質的にπ型回路網であり、第１の分路静電容量（キャリア・フィンガーのドレイン−ソース静電容量）と、第２の分路静電容量（ピーキング・フィンガーのドレイン−ソース静電容量）と、キャリア・ドレイン端子とピーキング・ドレイン端子との間に結合されたインダクタンスとを有する。換言すれば、キャリア・フィンガーのドレイン−ソース静電容量、ピーキング・フィンガーのドレイン−ソース静電容量、及びインダクタのインダクタンスが９０度の位相遅延を生じさせ、この位相遅延は、キャリア・フィンガーのドレイン領域と出力結合器（または結合ノード）との間で伝送される無線周波数信号に与えられる。
ドハティ電力増幅器の基本構造を、明細書の残りの理解を強めるために以下に説明する。図１は、一実施形態による２ウェイ非反転ドハティ電力増幅器１００の簡略化した概略図である。ドハティ増幅器１００は、入力ノード１０２と、出力ノード１０４と、パワースプリッタ（電力分割器）１１０（または分配器）と、キャリア増幅経路１３０と、ピーキング増幅経路１５０と、入力位相シフト器１８２と、出力位相シフト器１８０と、結合ノード１７０とを含む。負荷１０６を（例えば、インピーダンス変換器１９０及び出力ノード１０４を通して）結合ノード１７０に結合して、増幅されたＲＦ信号を増幅器１００から受信することができる。
ドハティ電力増幅器１００は「２ウェイ」ドハティ増幅器であるものと考えられ、１つのキャリア増幅器１３６及び１つ以上のピーキング増幅器１５６を含む。キャリア双福器１３６はキャリア増幅経路１３０に沿った増幅を行い、ピーキング増幅器１５６はピーキング増幅経路１５０に沿った増幅を行う。他の実施形態では、２つ以上のピーキング増幅器を第１ピーキング増幅器１５６と並列に実現して、Ｎウェイ・ドハティ電力増幅器を製造することができ、ここにＮ＞２である。
キャリア増幅器１３６及びピーキング増幅器１５６は等しいサイズのものと（例えば、１：１の主（メイン）対ピーキングのサイズ比を有する対称なドハティ構成の形に）することができるが、キャリア増幅器１３６とピーキング増幅器１５６とが等しくないサイズを有する（例えば、種々の非対称なドハティ構成の形にする）こともできる。対称な２ウェイ・ドハティ増幅器構成では、ピーキング電力増幅器１５６とキャリア電力増幅器１３６とがおよそ同じサイズであり、ここで「サイズ」とは、トランジスタの周囲長及び／または電流搬送能力を総じて参照する。逆に、非対称な２ウェイ・ドハティ増幅器構成では、ピーキング電力増幅器１５６は一般にキャリア電力増幅器１３６よりもサイズが何倍か大きい。例えば、ピーキング電力増幅器１５６のサイズをキャリア電力増幅器１３６のサイズの２倍にし、これによりピーキング電力増幅器１５６がキャリア電力増幅器１３６の２倍の電流搬送能力を有することができる。１：２の比率以外の、非対称なキャリア増幅器対ピーキング増幅器のサイズ比を実現することもできる。
パワースプリッタ１１０は、入力ノード１０２で受信した入力ＲＦ信号を、この入力信号のキャリア部分とピーキング部分とに分割するように構成されている。キャリア入力ＲＦ信号はパワースプリッタ出力端子１１４においてキャリア増幅経路１３０に供給され、ピーキング入力ＲＦ信号はパワースプリッタ出力端子１１６においてピーキング増幅経路１５０に供給される。キャリア増幅器１３６のみが電流を負荷１０６に供給している際の低電力モードでの動作中には、パワースプリッタ１１０が入力信号電力をキャリア増幅経路１３０のみに供給する。キャリア増幅器１３６及びピーキング増幅器１５６が共に電流を負荷１０６に供給している際の全電力モードでの動作中には、パワースプリッタ１１０が入力信号電力を増幅経路１３０、１５０間で分割する。
パワースプリッタ１１０は、入力ＲＦ信号の電力を均等または不均等に分割することができる。例えば、ドハティ増幅器１００が、ピーキング増幅器１５６がキャリア増幅器１３６のおよそ２倍のサイズである非対称な増幅器構成を有する（即ち、ドハティ増幅器１００が１：２のキャリア対ピーキングのサイズ比を有する非対称な構成を有する）際には、パワースプリッタ１１０は、入力信号電力のおよそ３分の１がキャリア増幅経路に供給され、入力信号電力のおよそ３分の２がピーキング増幅経路１５０に供給されるように電力を分割することができる。換言すれば、１：２のキャリア−ピーキングのサイズ比では、ピーキング増幅器１５６のサイズがキャリア増幅器１３６のサイズのおよそ２倍であり、パワースプリッタ１１０は、キャリア入力信号の電力の約２倍を有するピーキング入力信号を生成するように構成されている。
その代わりに、対称なドハティ増幅器構成（即ち、キャリア対ピーキングのサイズ比が約１：１である）では、入力信号電力の約半分がパワースプリッタの出力端子１１４においてキャリア増幅経路１３０に供給され、入力信号電力の約半分がパワースプリッタの出力端子１１６においてピーキング増幅経路１５０に供給されるように、パワースプリッタ１１０が電力を分割することができる。
基本的に、パワースプリッタ１１０は、入力ノード１０２に供給される入力ＲＦ信号を分割し、分割された信号はキャリア増幅経路１３０及びピーキング増幅経路１５０に沿って別個に増幅される。次に、増幅された信号どうしが結合ノード１７０において結合される。キャリア増幅経路１３０とピーキング増幅経路１５０との間の位相干渉性（フェーズ・コヒーレンシー）が、関心事の周波数帯域（または動作周波数帯域）の全体にわたって維持されて、増幅されたキャリア信号とピーキング信号とが同相で結合ノード１７０に到着することを保証すること、従って適切なドハティ増幅器の動作を保証することが重要である。図１に示すドハティ増幅器構成（即ち、非反転ドハティ構成）では、入力位相シフト器１８２がパワースプリッタ出力端子１１６とピーキング増幅器１５６との間に結合されている。一実施形態によれば、ピーキング入力信号がピーキング増幅器１５６に供給される前に、入力位相シフト器１８２が約９０度の位相遅延をピーキング入力信号に与える。例えば、入力位相シフト器１８２は、４分の１波長伝送線、集中素子の遅延回路、または約９０度の電気的長さを有する他の適切な種類の遅延素子または回路を含むことができる。
一実施形態によれば、キャリア増幅器１３６及びピーキング増幅器１５６の各々が単一段増幅器（即ち、単一の増幅段を有する増幅器）である。他の実施形態では、キャリア増幅器１３６が２段増幅器であり、相対的に低電力のプリアンプ（前置増幅器）（図示せず）及び相対的に高電力の終段増幅器（図示せず）を含み、これらの増幅器はキャリア増幅器入力端子とキャリア増幅器出力端子との間に配置されたカスケード（または直列）の形に接続されている。こうしたキャリア増幅器のカスケード構成では、プリアンプの出力端子が終段増幅器の入力端子に電気結合されている。同様に、ピーキング増幅器１５６は２段増幅器を含むことができ、この２段増幅器は、相対的に低電力のプリアンプ（図示せず）及び相対的に高電力の終段増幅器（図示せず）を含み、これらの増幅器はピーキング増幅器入力端子とピーキング増幅器出力端子との間に配置されたカスケードの形に接続されている。こうしたピーキング増幅器のカスケード構成では、プリアンプの出力端子が終段増幅器の入力端子に電気結合されている。他の実施形態では、キャリア増幅器１３６及びピーキング増幅器１５６の各々が３つ以上のカスケード結合された増幅段を含むことができる。入力インピーダンス整合（マッチング）回路網１３４、１５４（ＩＭＮ：impedance matching network）を、それぞれ、各増幅器１３６、１５６の入力端子の所に実現することができる。各々の場合に、整合回路網１３４、１５４は回路インピーダンスを負荷インピーダンスに向けて増分的に増加させることができる。
ドハティ増幅器１００の動作中には、キャリア増幅器１３６はＡＢ級モードまたはディープＡＢ級モードで動作するようにバイアスをかけ、ピーキング増幅器１５６は一般にＣ級モードで動作するようにバイアスをかける。一部の構成では、ピーキング増幅器１５６は、Ｂ級またはディープＢ級モードで動作するようにバイアスをかける。例えば、キャリア増幅器１３６及びピーキング増幅器１５６のゲートへのバイアス印加を、１つ以上のゲートバイアス回路（例えば、バイアス回路２２０、２２２、図２）を用いて実行することができる。低電力レベルでは、ノード１０２における入力信号の電力がピーキング増幅器１５６のターンオン閾値（スレッショルド）レベルよりも低く、増幅器１００は低電力モードで動作し、低電力モードではキャリア増幅器１３６が負荷に電流を供給する唯一の増幅器である。入力信号の電力がピーキング増幅器１５６の閾値レベルを超えると、増幅器１００は高電力モードで動作し、高電力モードではキャリア増幅器１３６及びピーキング増幅器１５６が共に電流を負荷１０６に供給する。この時点で、ピーキング増幅器１５６は能動的な負荷変調を結合ノード１７０において行って、キャリア増幅器１３６の電流が直線的に増加し続けることを可能にする。
ドハティ増幅器１００は「非反転型」の負荷回路網構成を有する。この非反転型の構成では、増幅器１００の動作の中心周波数ｆ0において、ピーキング増幅器１５６に供給される入力信号がキャリア増幅器１３６に供給される入力信号に対して９０度だけ遅延するように、入力回路が構成されている。ドハティ増幅器の適切な動作にとって根本的であるように、キャリア入力ＲＦ信号とピーキング入力ＲＦ信号とが約９０度の位相差でキャリア増幅器１３６及びピーキング増幅器１５６に到着することを保証するために、上述したように、ピーキング入力信号がピーキング増幅器１５６に供給される前に、ピーキング入力位相シフト器１８２は約９０度の位相遅延をピーキング入力信号に与える。
増幅器１３６の入力端子におけるキャリア増幅経路１３０と、増幅器１５６の入力端子におけるピーキング増幅経路１５０との間の、９０度の位相遅延の差を補償するために（即ち、増幅された信号が同相で結合ノード１７０に到着することを保証するために）、出力位相シフト器１８０は、約９０度の位相遅延を、キャリア増幅器１３６の出力端子と結合ノード１７０との間で与える。図２〜１３に関連してより詳細に説明するように、出力位相シフト器１８０は、キャリア増幅器１３６の出力端子と結合ノード１７０との間に結合された１つ以上の誘導性構成部品（例えば、インダクタ３８０、６８０、図２〜１３）を含むことができる。例えば、出力位相シフト器１８０は、集積された螺旋状インダクタ、ディスクリート部品のインダクタ、ワイヤボンド、及び集積された伝送線を含むことができ、これについては図２〜１３に関連してより詳細に説明する。
ドハティ増幅器の代案の実施形態は、「反転型」の負荷回路網構成を有することができる。こうした構成では、入力位相シフト器が、増幅器１００の動作の中心周波数ｆ0において、キャリア増幅器１３６に供給される入力信号を、ピーキング増幅器１５６に供給される入力信号に対して約９０度だけ遅延させ、出力位相シフト器は、ピーキング増幅器１５６の出力端子と結合ノードとの間の信号に約９０度の位相遅延を与えるように構成されるのに対し、キャリア増幅器１３６と結合ノードとの間の信号には大幅な遅延が与えられないように、上記増幅器が構成されている。
ドハティ増幅器１００は、「集積」が本明細書中で用いられるように「集積されている」、というのは、少なくともキャリア増幅器１３６、ピーキング増幅器１５６、位相シフト器１８０、及び結合ノード１７０が、破線の囲み１０１（例えば、ダイ３０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、図３、５〜１３）で示すように単一のＩＣダイと共に、あるいは単一のＩＣダイ内に集積されているからである。本明細書中ではこうしたダイを「集積ドハティ増幅器ダイ」と称することがある。一実施形態によれば、入力インピーダンス整合回路網１３４、１５４の全部または一部分も、同じＩＣダイ１０１（例えば、ダイ３０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、図３、５〜１３）と共に、あるいは同じＩＣダイ１０１内に集積することができる。さらに、スプリッタ１１０は同じＩＣダイ１０１と共に、あるいは同じＩＣダイ１０１内に集積することができる。その代わりに、スプリッタ１１０及び／または入力インピーダンス整合回路網１３４、１５４の全部または一部分を、キャリア増幅器１３６及びピーキング増幅器１５６を含むダイとは別個の１つ以上の構成部品内に実現することができる。
上述したように、キャリア増幅器１３６及びピーキング増幅器１５６の各々が複数のトランジスタ「フィンガー」を含む。基本的に、ある増幅器の各フィンガーは小型の副増幅器として機能する。キャリア増幅器１３６用のトランジスタ・フィンガー（または副増幅器）（本明細書中では「キャリア・フィンガー」と称する）は、キャリア増幅器の入力端子と結合ノード１７０の入力端子との間に並列に接続され、ピーキング増幅器１５６用のトランジスタ・フィンガー（または副増幅器）（本明細書中では「ピーキング・フィンガー」と称する）は、ピーキング増幅器の入力端子と結合ノードとの間に並列に接続されている。一実施形態によれば、位相遅延素子（位相シフト器１８０に相当する）が各キャリア・フィンガーの出力端子と結合ノードとの間に結合されている。別な実施形態によれば、キャリア・フィンガーとピーキング・フィンガーとがインターティジテイテッド型であり（または互いにインターリーブされて）、入力ＲＦ信号を並列的に増幅する複数の「ドハティ増幅器セル」を形成する。こうした独特の増幅器構造を図２に回路図形式で示す。
より具体的には、図２は、インターディジテイテッド型のキャリア副増幅器（またはフィンガー）及びピーキング副増幅器（またはフィンガー）を有するドハティ電力増幅器２００の概略図である。ドハティ増幅器２００は、入力ノード２０２（例えば、入力ノード１０１、図１）と、出力ノード２０４（例えば、出力ノード１０４、図１）と、パワースプリッタ２１０（例えば、パワースプリッタ１１０、図１）と、キャリア・バイアス回路２２０と、ピーキング・バイアス回路２２２と、第１位相シフト器２８２（例えば、位相シフト器１８２、図１）と、キャリア入力信号マニホールド２３０と、ピーキング入力信号マニホールド２５０と、出力信号結合マニホールド２７０と、複数の「ドハティセル」２４０、２４１、２４２、２４３、２４４、２４５、２４６、２４７とを含み、これらのドハティセルは、キャリア入力信号マニホールド及びピーキング入力信号マニホールドと出力信号結合マニホールド２３０との間に結合されている。図２は８つのドハティセル２４０〜２４７を示しているが、ドハティ増幅器２００の他の実施形態では、より多数またはより少数のドハティセル２４０〜２４７（例えば、２個から５０個までのセル）を含めることができる。
パワースプリッタ２１０は、入力ノード２０２と、キャリア入力信号マニホールド２３０及びピーキング入力信号マニホールド２５０との間に結合されている。パワースプリッタ２１０は、入力ノード２０２で受信した入力ＲＦ信号を、この入力信号のキャリア部分とピーキング部分とに分割するように構成され、これらの部分は、パワースプリッタ２１０のそれぞれキャリア信号出力端子及びピーキング信号出力端子に生成される。
第１位相シフト器２８２は、パワースプリッタ２１０のピーキング信号出力端子とピーキング入力信号マニホールド２５０との間に結合されている。一実施形態によれば、第１位相シフト器２８２は、ピーキング入力信号がピーキング入力信号マニホールド２５０に供給される前に、約９０度の位相遅延をピーキング入力信号に与える。例えば、第１位相シフト器２８２は、４分の１波長伝送線、及び集中素子の遅延回路、または約９０度の電気的長さを有する他の適切な種類の遅延素子または回路を含むことができる。第１位相シフト器２８２は、キャリア入力信号及びピーキング入力信号がそれぞれキャリア入力信号マニホールド２３０及びピーキング入力信号マニホールド２５０に到着する際に、９０度の位相差をキャリア入力信号とピーキング入力信号との間に与える。他の実施形態では、パワースプリッタ２１０が、キャリア入力信号とピーキング入力信号との間に９０度の位相差を与えることができ、あるいは他の回路を利用してこの９０度の位相差を与えることができる。
複数のドハティセル２４０〜２４７は、キャリア入力信号マニホールド２３０及びピーキング入力信号マニホールド２５０と出力信号結合マニホールド２７０との間に並列に結合されている。拡大したドハティセル２４０を参照すれば、各ドハティセル２４０が並列なキャリア増幅経路及びピーキング増幅経路（例えば、経路１３０、１５０、図１）を含む。キャリア経路は、キャリア入力端子２３２と、キャリア副増幅器２３６と、第２位相シフト器２８０と、キャリア出力端子２７２とを含む。同様に、ピーキング経路は、ピーキング入力端子２５２と、ピーキング副増幅器２５６と、ピーキング出力端子２７４とを含む。全部のドハティセル２４０〜２４７用のキャリア入力端子２３２がキャリア入力信号マニホールド２３０に電気結合され、全部のドハティセル２４０〜２４７用のピーキング入力端子２５２がピーキング入力信号マニホールド２５０に電気結合されている。全部のドハティセル２４０〜２４７用のキャリア出力端子２７２及びピーキング出力端子２７４は、出力信号結合マニホールド２７０に電気結合され、出力信号結合マニホールド２７０は、ドハティセル２４０〜２４７のキャリア経路及びピーキング経路によって増幅された全部のＲＦ信号用の結合ノード（例えば、結合ノード１７０、図１）として機能する。
図３〜１３に関連してより詳細に説明するように、キャリア副増幅器２３６及びピーキング副増幅器２５６の各々は、例えば１つ以上のトランジスタ・フィンガーで実現することができ、各トランジスタ・フィンガーは、制御端子（またはゲート端子）及び第１導電端子と第２導電端子（またはドレイン端子とソース端子）を有する電界効果トランジスタ（ＦＥＴ：field effect transistor）に相当する。従って、図２では、キャリア副増幅器２３６及びピーキング副増幅器２５６の各々を三端子ＥＦＴとして示している。キャリア副増幅器２３６用のＦＥＴ２３７は、制御端子（例えば、ゲート端子）と、第１導電端子（例えば、ドレイン端子）と、第２導電端子（例えば、ソース端子）とを有し、制御端子はキャリア入力端子２３２を通してキャリア入力信号マニホールド２３０に結合され、第１導電端子は位相シフト器２８０及びキャリア出力端子２７２を通して出力信号結合マニホールド２７０に結合され、第２導電端子は接地電圧基準に結合されている。同様に、ピーキング副増幅器２５６用のＦＥＴ２５７は、制御端子（例えば、ゲート端子）と、第１導電端子（例えば、ドレイン端子）と、第２導電端子（例えば、ソース端子）とを有し、制御端子はピーキング入力端子２５２を通してピーキング入力信号マニホールド２５０に結合され、第１導電端子はピーキング出力端子２７４を通して出力信号結合マニホールド２７０に結合され、第２導電端子は接地電圧基準に結合されている。
キャリア経路内の位相シフト器２８０は、キャリア副増幅器２３６用のＦＥＴ２３７の第１導電端子（例えば、ドレイン端子）から受信した増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、所定の位相遅延を約９０度以下にして、第１導電端子（あるいは、より具体的にはＦＥＴ２３７の固有のドレイン）と出力信号結合マニホールド２７０との間に全位相遅延を与える。
各ドハティセル２４０〜２４７の入力側では、各ドハティセル２４０〜２４７のキャリア入力端子２３２がキャリア入力信号マニホールド２３０に電気結合され、各ドハティセル２４０〜２４７のピーキング入力端子２５２はピーキング入力信号マニホールド２５０に電気結合されている。各ドハティセル２４０〜２４７の出力側では、各ドハティセル２４０〜２４７の出力端子２７２、２７４が出力信号結合マニホールド２７０に電気結合されている。
キャリア入力信号マニホールド２３０、ピーキング入力信号マニホールド２５０、及び出力信号結合マニホールド２７０の各々が、ドハティセル２４０〜２４７の全幅にわたる細長い導体構造（例えば、１本以上のパターン化された導電線または導電性トレース）を含むことができる。従って、キャリア入力信号マニホールド２３０は、全部のドハティセル２４０〜２４７の全部のキャリア入力端子２３２のキャリア入力信号マニホールド２３０への電気接続を促進するように物理的に構成されている。同様に、ピーキング入力信号マニホールド２５０は、全部のドハティセル２４０〜２４７の全部のピーキング入力端子２５２のピーキング入力信号マニホールド２５０への電気接続を促進するように物理的に構成されている。キャリア入力信号マニホールド２３０とピーキング入力信号マニホールド２５０とは互いに電気絶縁され、従って、キャリア入力信号とピーキング入力信号とも、これらの信号がドハティセル２４０〜２４７に到着する際に互いに電気絶縁される。出力側では、出力信号結合マニホールド２７０が、全部のドハティセル２４０〜２４７の全部の出力端子２７２、２７４の出力信号結合マニホールド２７０への結合を促進するように物理的に構成されている。従って、出力信号結合マニホールド２７０は、全部のドハティセル２０〜２４７のキャリア経路及びピーキング経路からの増幅された信号の全部を結合するように構成されている。
ドハティ増幅器２００のキャリア増幅器（例えば、キャリア増幅器１３６、図１）は、全部のドハティセル２４０〜２４７内で並列結合された複数のキャリア副増幅器２３６で構成され、ドハティ増幅器２００のピーキング増幅器（例えば、ピーキング増幅器１５６、図１）は、全部のドハティセル２４０〜２４７内で並列結合された複数のピーキング副増幅器２３６で構成される。図２に示すように、キャリア副増幅器２３６とピーキング副増幅器２５６とは、複数のセル２４０〜２４７の全体にわたってインターディジテイテッド型である（または互いにインターリーブされている）。換言すれば、一実施形態では、ドハティセル２４０から始まってドハティセル２４７に向かって進むと、キャリア副増幅器２３６とピーキング副増幅器２５６とが厳密に交互する配列（例えば、キャリア副増幅器、ピーキング副増幅器、キャリア副増幅器、ピーキング副増幅器、等）の形に物理的に配列されている。他の実施形態では、キャリア副増幅器２３６とピーキング副増幅器２５６とをインターリーブさせることができるが、厳密に交互する配列ではない。例えば、ドハティセル２４０から始まってドハティセル２４７に向かって進むと、１つのキャリア副増幅器２３６が存在し、２つのピーキング副増幅器２５６が続き、２つのキャリア副増幅器２３６が続く、等のように、キャリア副増幅器２３６及びピーキング副増幅器２５６を物理的に配列することができる。他のインターディジテイテッド型の配列を用いることもできる。いずれにせよ、キャリア副増幅器２３６とピーキング副増幅器２５６とは、デバイスの全幅にわたって互いに隣接するように配置されている。
ドハティ増幅器２００の動作中には、キャリア・バイアス回路２２０が（第１バイアス電圧入力端子２２１からの）第１のＤＣバイアス電圧をキャリア入力信号マニホールド２３０に供給して、各ドハティセル２４０〜２４７のキャリア副増幅器２３６にバイアスをかけてＡＢ級モードまたはディープＡＢ級モードで動作させる。同様に、ピーキング・バイアス回路２２２が（第２バイアス電圧入力端子２２３からの）第２のＤＣバイアス電圧をピーキング入力信号マニホールド２５０に供給して、各ドハティセル２４０〜２４７のピーキング副増幅器２５６にバイアスをかけてＢ級モードまたはディープＢ級モードで動作させる。バイアス回路２２０、２２２の各々は、ＲＦ信号エネルギーに対して高インピーダンスを示す回路（例えば、４分の１波長伝送線）を含んで、ＲＦ信号エネルギーがバイアス電圧入力端子２２１、２２３に伝わることを阻止する。
入力ＲＦ信号は入力ノード２０２で受信され、入力ＲＦ信号はパワースプリッタ２１０によってキャリア入力ＲＦ信号とピーキング入力ＲＦ信号とに分割され、これらの信号はパワースプリッタ２１０のそれぞれキャリア出力端子及びピーキング出力端子で伝送される。ピーキング入力信号は第１位相シフト器２８２によって約９０度だけ遅延され、これによりキャリア入力信号とピーキング入力信号とは、それぞれキャリア入力信号マニホールド２３０及びピーキング入力信号マニホールド２５０に到着する際に、約９０度だけ互いに位相がずれている。キャリア入力信号マニホールド２３０はキャリア入力信号を各ドハティセル２４０〜２４７のキャリア入力端子２３２へ伝送し、ピーキング入力信号マニホールド２５０はピーキング入力信号を各ドハティセル２４０〜２４７のピーキング入力端子２５２へ伝送する。各ドハティセル２４０〜２４７は、受信したキャリア入力信号及びピーキング入力信号を増幅して、増幅されたキャリアＲＦ信号及びピーキングＲＦ信号を、それぞれキャリア出力端子２７２及びピーキング出力端子２７４で出力する。各ドハティセル２４０〜２４７からの増幅されたキャリアＲＦ信号及びピーキングＲＦ信号は、出力信号結合マニホールド２７０によって受信され結合されて、結合された出力ＲＦ信号が出力ノード２０４に生成される。
キャリア入力信号マニホールド２３０及びピーキング入力信号マニホールド２５０、複数のドハティセル２４０〜２４７、及び出力信号結合マニホールド２７０を具体化する集積回路（ＩＣ）の物理的実現の一実施形態を、図３〜５に関連して以下に説明する。より具体的には、図３は、一実施形態による非対称ドハティ電力増幅器ＩＣ３００（「ドハティＩＣ」）の上面図であり、このドハティＩＣは、複数の非対称なドハティセル３４０〜３４７及びインターディジテイテッド型のキャリア・フィンガー３３６及びピーキング・フィンガー３５６を有する。図３では、ドハティセル３４７を拡大して本発明の種々の特徴をより明確に示している。理解を強めるために、図３は図４及び５と同時に見るべきであり、図４及び５は、図３のドハティセル３４７のそれぞれ直線４−４及び５−５に沿った側断面図である。
図３〜５の実施形態では、ドハティＩＣ３００の構成部品が一体に形成されている（即ち、これらの構成部品はダイ３０１の複数の部分を形成し、ダイ３０１の上面４０１と下面４０２との間に物理的に配置されている）。他の実施形態では、これらの構成部品の一部が上記ＩＣと共に集積されている（例えば、ダイと一体に形成されているのではなく、ダイに取り付けられている）。本明細書中に用いる「集積回路ダイ」及び「ＩＣダイ」とは、単一の区別される半導体ダイ（または半導体基板）を意味し、この半導体ダイ内に１つ以上の回路構成部品（例えば、トランジスタ、受動デバイス、等）が一体に形成され、及び／または物理的に直接接続されて、モノリシック構造を形成する。
一実施形態では、ドハティＩＣ３００がモノリシック半導体デバイスである。より具体的には、ＩＣ３００の構成部品は単一の半導体ダイ３０１の複数部分を形成する。ダイ３０１は、ベース半導体基板４１０及びビルドアップ（積層）構造４１２を含み、ビルドアップ構造４１２は、複数の誘電体及びパターン化された導電性の層及び構造を、ベース半導体基板４１０上及びその上方に含む。ビルドアップ構造４１２の上面がダイ３０１の上面を規定する。一実施形態によれば、導電層４２８がベース半導体基板４１０の下面上に形成されて、ダイ３０１の下面４０２を規定する。
導電層４２８はダイ３０１用の接地基準ノードとしても機能する。本明細書中に用いる「接地基準ノード」とは、半導体ダイ３０１と一体に形成され、外部の導電性機能体に電気結合されるように構成された導電性機能体を意味し、外部の導電性機能体は接地基準電圧に電気結合することができる。従って、図４〜５には示していないが、ドハティＩＣ３００が最終的にパッケージ化される際に、導電層４２８はパッケージ基板（例えば、フランジ１４２０、図１４）の接地ノードに物理的かつ電気的に結合することができる。他の実施形態では、「接地基準ノード」を、導電層４２８以外の、ダイ３０１の一体に形成された導電性機能体とすることができる（例えば、接地基準ノードは、ボンドパッド、１つ以上の導電性ビアの終端、または他の一体に形成された導電性機能体とすることができる）。
特定の実施形態では、半導体基板４１０が高抵抗率のシリコン基板（例えば、約５００オーム・センチメートル（cm）〜約１０，０００オーム・センチメートル以上の範囲内のバルク抵抗率を有するシリコン基板）である。その代わりに、ベース半導体基板４１０は半絶縁性のガリウムヒ素（ヒ化ガリウム、GaAs）基板（例えば、１０8オーム・cmまでのバルク抵抗率を有するGaAs基板）、または他の適切な高抵抗率の基板とすることができる。高抵抗率の基板を使用する利点は、こうした基板が、高抵抗率の基板を利用しない増幅器ＩＣと比べると、種々のダイ上回路が比較的低い損失を呈することを可能にすることができることにある。さらに他の代案の実施形態では、ベース半導体基板４１０を、シリコン基板、シリコン−ゲルマニウム基板、窒化ガリウム（GaN）基板、他の種類のIII-V族半導体基板、または他の何らかの種類の半導体基板の多数の変形例のいずれともすることができる。
ビルドアップ構造４１２は、例えば、交互する複数の誘電体層とパターン化された導電層とを、他の導電性構造（例えば、導電性のポリシリコン構造）と共に含むことができる。ビルドアップ構造４１２内では、異なるパターン化された導電層及び導電性構造の複数部分が導電性ビアに電気結合されている。それに加えて、導電性の基板貫通ビア（ＴＳＶ：through substrate via）（例えば、ＴＳＶ４６４）が、ベース半導体基板の上面と下面との間の導電性経路を提供することができる。ＴＳＶを誘電体材料で裏打ちして、ＴＳＶをベース半導体基板４１０から絶縁することもしないこともできる。
ドハティＩＣ３００内に実現される回路は、図２のドハティ増幅器２００の概略図の一部分に相当する。より具体的には、ドハティＩＣ３００は、キャリア入力信号マニホールド３３０（例えば、キャリア・マニホールド２３０、図２）と、ピーキング入力信号マニホールド３５０（例えば、ピーキング・マニホールド２５０、図２）と、出力信号結合マニホールド３７０（例えば、出力マニホールド２７０、図２）と、複数のドハティセル３４０、３４１、３４２、３４３、３４４、３４５、３４６、３４７（例えば、ドハティセル２４０〜２４７、図２）とを含む。キャリア入力信号マニホールド３３０及びピーキング入力信号マニホールド３５０はＩＣ３００の「入力側」（即ち、ドハティセル３４０〜３４７の第１の側）に配置され、出力信号結合マニホールド３７０はＩＣ３００の「出力側」（即ち、ドハティセル３４０〜３４７の反対側である第２の側）に配置されている。図３は並列に結合された８つのドハティセル３４０〜３４７を示しているが、ドハティＩＣ３００の他の実施形態では、より多数またはより少数のドハティセル３４０〜３４７を含むことができる。
キャリア信号入力マニホールド３３０とピーキング信号入力マニホールド３５０とは、ドハティセル３４０〜３４７の入力側で互いに電気絶縁され、これにより、各マニホールド３３０、３５０は入力信号を他方から独立して受信することができる（即ち、キャリア入力信号マニホールド３３０はキャリア入力信号を受信し、ピーキング入力信号マニホールド３５０はピーキング入力信号を受信する）。キャリア入力信号マニホールド３３０、ピーキング入力信号マニホールド３５０、及び出力信号結合マニホールド３７０の各々は、細長い導電性機能体を含むことができ、その少なくとも一部分はダイ３０１の上面４０１に露出している。例えば、マニホールド３３０、３５０、３７０の各々は、細長い導電性ボンドパッドまたは導電性ランドとすることができる。図示する実施形態では、各マニホールド３３０、３５０、３７０が、ドハティセル３４０〜３４７を組み合わせた幅（図３の縦寸法）におよそ等しい長さ（図３の縦寸法）を有する。代案の実施形態では、マニホールド３３０、３５０、３７０の一部または全部を、ドハティセル３４０〜３４７を組み合わせた幅よりも短くすることも長くすることもできる。マニホールド３３０、３５０、３７０がボンドパッドである実施形態では、マニホールド３３０、３５０、３７０は１つ以上のワイヤボンド・アレイ（例えば、ワイヤボンド１４３２、１４５２、１４７２、図１４）の取り付け用に構成することができる。
複数のドハティセル３０〜３４７は、キャリア入力信号マニホールド３３０及びピーキング入力信号マニホールド３５０と、出力信号結合マニホールド３７０との間に並列に結合されている。ドハティセル３４０〜３４７は、互いに直接隣接するように並んで配列され、「隣接する」とは隣に配置されることを意味し、「直接隣接する」とは、絶縁構造（例えば、シャロー・トレンチ・アイソレーション（浅いトレンチ絶縁）構造またはディープ・トレンチ・アイソレーション（深いトレンチ絶縁）構造４６７、図４）以外の、大幅な電気的または非電気的な構成要素または構造を間に挟まずに隣に配置されることを意味する。一部の実施形態では、隣接するドハティセル３４０〜３４７間の距離がトランジスタ・フィンガーの幅よりも小さい。
図３の下部の拡大したドハティセル３４７を参照すれば、各ドハティセル３４０〜３４７が平行なキャリア副増幅器３３６とピーキング副増幅器３５６、及び位相シフト素子３８０（例えば、キャリア副増幅器２３６とピーキング副増幅器２５６、及び位相シフト器２８０、図２に相当する）を含む。各ドハティセル３４０〜３４７のキャリア入力端子３３２はキャリア入力信号マニホールド３３０に電気結合され、各ドハティセル３４０〜３４７のピーキング入力端子３５２はピーキング入力信号マニホールド３５０に電気結合され、キャリア・フィンガー３３６及びピーキング・フィンガー３５６の出力端子（例えば、ドレイン端子）は出力信号結合マニホールド３７０の出力端子に電気結合されている。
図４及び５に最も明確に示すように、各トランジスタ・フィンガー３３６、３５６は小型のＦＥＴに相当し、このＦＥＴは、ゲート端子３３７、３５７（または制御端子）と、ドレイン端子３３８、３５８（または第１電流搬送端子）と、ソース端子（または第２電流搬送端子）とを含む。例えば、各トランジスタ・フィンガー３３６、３５６は、金属酸化物ＦＥＴ（ＭＯＳＦＥＴ：metal oxide semiconductor FET）、横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ：laterally diffused MOSFET）、エンハンスモードまたはデプレッションモードの高電子移動度ＦＥＴ（ＨＥＭＴ：high electron mobility transistor）、または他の種類のＦＥＴとすることができる。種々の実施形態によれば、各トランジスタ・フィンガー３３６、３５６は、例えば、シリコン系ＦＥＴ、シリコン−ゲルマニウム（SiGe）系ＦＥＴ、またはIII-V族ＦＥＴ（例えば、ＨＥＭＴ）を用いて実現することができ、III-V族ＦＥＴは、例えば窒化ゲルマニウム（GaN）ＦＥＴ（または、ガリウムヒ素(GaAs)ＦＥＴ、ガリウムリン（GaP）ＦＥＴ、リン化インジウム（InP）ＦＥＴ、またはアンチモン化インジウム（InSb）ＦＥＴを含む他の種類のIII-V族トランジスタ）である。特定の実施形態では、各トランジスタ・フィンガー３３６、３５６が横方向拡散金属酸化物半導体（ＬＤＭＯＳ）ＦＥＴフィンガーであり、ソース端子とドレイン端子との間に配置された１つ以上のアクティブ領域を含む。
各トランジスタ・フィンガー３３６、３５６は細長いアクティブ領域を有し、このアクティブ領域内では、フィンガーまたはゲートの長さ（即ち、入力信号マニホールド３３０、３５０と出力信号マニホールド３７０との間の軸に沿って延びる寸法）が、フィンガーまたはゲートの幅（即ち、全長に直交する軸に沿って延びる寸法）よりも大幅に大きい。例えば、フィンガー／ゲート長は約５０ミクロン〜約１２００ミクロンの範囲内にすることができ、フィンガー／ゲート幅は約０．１ミクロン〜約０．４ミクロンの範囲内にすることができる。他の実施形態では、フィンガーの長さ及び幅を上記に挙げた範囲よりも小さくすることも大きくすることもできる。各アクティブ領域は、複数の平行に整列した細長いドレイン領域４３８、４５８及びソース領域４６０、４６１を含み、各ドレイン領域４３８、４５８及び各ソース領域４６０、４６１は、ベース半導体基板４１０内に形成されるドープした半導体領域である。可変導電率のチャネル４３７、４５７（及び一部の実施形態では、ドレインドリフト領域）が、隣接するソース領域４３８、４５８とドレイン領域４６０、４６１との間に存在する。
導電性の（例えば、ポリシリコンまたは金属の）ゲート端子３３７、３５７が、ビルドアップ構造４１２内の、ベース半導体基板４１０の上面の上方に形成されている。各ゲート端子３３７、３５７は、チャネル領域４３７、４５７の上方に、これらのチャネル領域の全長に沿って延びる。各ゲート端子３３７、３５７は、（例えば、ビルドアップ構造４１２内の導電性ビア及びパターン化された導電層を通して）その全長に沿った複数の点で、細長い導電性ゲート構造及び「ランナー」４３９、４５９に電気結合され、細長い導電性ゲート構造及び「ランナー」４３９、４５９はキャリア入力端子３３２を通してキャリア入力信号マニホールド３３０に電気結合されている。同様に、導電性（例えば、ポリシリコン）のドレイン端子３３８、３５８は、ビルドアップ構造４１２内の、ベース半導体基板の上面の上方に形成されている。各ドレイン端子３３８、３５８は、ドレイン領域４３８、４５８の上方に、その全長に沿って延びる。最後に、ソース領域４６０、４６１は導電性（例えば、ポリシリコンまたは金属）のソース接点４６２、４６２に電気結合され、これらのソース接点は導電性のＴＳＶ（例えば、ＴＳＶ４６４、図４）に結合され、このＴＳＶは、ベース半導体基板（例えば、基板４１０）を貫通して延びて、ベース半導体基板の下面上の導電層（例えば、層４２８）に接続されている。一部の実施形態では、隣接するフィンガー３３６、３５６間のソース接点４６２、４６３を、単一のソース接点及びＴＳＶに置き換えることができる（即ち、導電層４２８への共用の電気接続体を、１つのセル内の隣接するフィンガー３３６、３５６のソース接点４６２、４６３間に実現することができる）。どちらにしても、動作中にゲート端子３３７、３５７に印加される電圧が、可変導電率のチャネル４３７、４５７の導電率を変化させ、これにより、ソース領域とドレイン領域との間の（あるいは最終的には、導電層４２８と各ドレイン端子３３８、３５８との間の）電流を可能にする。
電磁絶縁機能体をダイ３０１内に一体に形成して、動作中に、キャリア・フィンガー３３６とピーキング・フィンガー３５６との間、及び／または隣接するドハティセル３４０〜３４７間の電磁結合を低減するかほぼ解消することができる。例えば、追加的な導電性機能体４６５、４６６をビルドアップ構造４１２内に形成して、キャリア・フィンガー３３６とピーキング・フィンガー３５６との間、及び／または隣接するドハティセル３４０〜３４７間の電磁シールド（遮蔽）を提供することができる。一実施形態によれば、追加的な導電性機能体４６５、４６６は、追加的な導電性ビア及び導電性トレースを含むことができ、これらはソース接点４６２、４６３に結合され、ソース接点４６２、４６３からダイ３０１の上面４０１に向かって、あるいは上面４０１まで延びる。一部の実施形態では、追加的な導電性機能体４５６、４６６が、ゲート・ランナー４３９、４５９の高さにほぼ等しいか、これらの高さよりも大きい高さを有することができる。動作中には、追加的な導電性機能体４６５、４６６に作用するエネルギーを、ソース接点４６２、４６３を通して接地へ分岐させることができる。それに加えて、あるいはその代わりに、ベース半導体基板４１０を通したキャリア・フィンガー３３６とピーキング・フィンガー３５６との間の電磁結合を低減するかほぼ解消するために、上記電磁絶縁機能体は、ベース半導体基板４１０内のキャリア・フィンガー３３６とピーキング・フィンガー３５６との間に、及び／または隣接するドハティセル３４０〜３４７間に形成されたシャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）構造及び／またはディープ・トレンチ・アイソレーション（ＤＴＩ：deep trench isolation）構造４６７を含むことができる。ＳＴＩまたはＤＴＩ構造４６７は、例えば、誘電体材料を充填した細長いトレンチ、及び／または高い電気絶縁性を有する細長いドープした半導体領域を含むことができる。
図３〜５に示す実施形態では、各トランジスタ・フィンガー３３６、３５６内に、ソース領域４６０、４６１が単一のドレイン領域４３８、４５８の両側に存在し、チャネル４３７、４５７及び関連するゲート構造３３７、３５７も各ドレイン領域４３８、４５８の両側に存在する。従って、各トランジスタ・フィンガー３３６、３５６は本質的に、中央のドレイン領域４３８、４５８について対称である。動作中には、電流が、各ドレイン領域４３８、４５８のいずれかの側の２つのソース領域４６０、４６１から（チャネル４３７、４５７を通して）各ドレイン領域４３８、４５８内へ引き出される。他の実施形態では、各トランジスタ・フィンガー３３６、３５６が、単一のソース領域及び単一のドレイン領域のみを含むことができ、あるいは他のように構成されることができる。
各キャリア・フィンガー３３６のゲート端子３３７は、キャリア入力端子３３２及び導体（例えば、伝送線）を通してキャリア入力信号マニホールド３３０に結合されている。同様に、各ピーキング・フィンガー３５６のゲート端子３５７は、ピーキング入力端子３５２及び導体（例えば、伝送線）を通してピーキング入力信号マニホールド３５０に結合されている。
各ピーキング・フィンガー３５６のドレイン端子３５８は出力信号結合マニホールドに密に電気結合（例えば、直接接続）されている。逆に、各キャリア・フィンガー３３６のドレイン端子３３８は、位相シフト素子３８０（例えば、位相シフト器２８０、図２）を通して出力信号結合マニホールド３７０に結合されている。より具体的には、位相シフト素子３８０の第１端子または第１端３８２はキャリア・フィンガー３３６のドレイン端子３３８に結合され、位相シフト素子３８０の第２端子または第２端３８４は（例えば、伝送線のような導体を通して）出力信号結合マニホールド３７０に結合されている。
位相シフト素子３８０は、キャリア・フィンガー３３６のドレイン端子３３８に生成される増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、位相遅延素子３８０によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延をキャリア・フィンガーのドレイン端子３３８と出力信号結合マニホールド３７０との間に与えることができる。
一実施形態によれば、図３及び５に最も明確に示すように、位相シフト素子３８０は螺旋状インダクタを用いて実現することができ、この螺旋状インダクタは、ビルドアップ構造４１２の１つ以上の導電層のパターン化された部分を用いてダイ３０１内に一体に形成されている。他の実施形態では、図６を参照すれば、ドハティセル６００がチップ・インダクタ６８０の形態の位相シフト素子（即ち、ディスクリート構成部品の形に具体化されたインダクタ）を含むことができ、この位相シフト素子はダイ６０１の上面に電気的かつ物理的に結合されている（即ち、チップ・インダクタ６８０はダイ６０１と共に集積されている）。より具体的には、チップ・インダクタ６８０の第１端子６８２は第１ボンドパッド６８３に接続（例えば、ハンダ付け、あるいは導電性接着剤で接続）することができ、第１ボンドパッド６８３は上記ダイの上面に露出し、キャリア・フィンガー３３６のドレイン端子３３８に電気接続されている。チップ・インダクタ６８０の第２端子６８４は、第２ボンドパッド６８５に接続（例えば、はんだ付け、あるいは導電性接着剤で接続）することができ、第２ボンドパッド６８５は上記ダイの上面に露出し、（例えば、導電線のような導体を通して）出力信号結合マニホールド３７０に電気接続されている。さらに他の実施形態では、チップ・インダクタ６８０を１つ以上のワイヤボンドに置き換えることができ、これらのワイヤボンドの第１端は第１ボンドパッド６８３に接続され、第２端は第２ボンドパッド６８５に接続されている。一実施形態によれば、位相シフト素子（例えば、インダクタ）のインダクタンス値が約０．１ナノヘンリーから約２０ナノヘンリーまでの範囲内であるが、このインダクタンス値はより小さくすることもより大きくすることもできる。図６は１つのドハティセル６００のみを示すが、ドハティセル６００の複数のインスタンス（例えば、２個から５０個までのセル６００）を（ドハティセル３４０〜３４７、図３のように）ダイ６０１上に並べて実現することができ、第２ボンドパッド６８５及び各ピーキング・フィンガー３５６のドレイン端子３５８は単一の出力信号結合マニホールド３７０に結合されている。
図３に示すように、キャリア・フィンガー３３６とピーキング・フィンガー３５６とは各ドハティセル３４０〜３４７内で直に隣接している。出力信号結合マニホールド３７０の全幅に沿って、このことはトランジスタ・フィンガーの代案の構成を生み出す（即ち、セル３４０のキャリア・フィンガーがセル３４０のピーキング・フィンガーに直に隣接し、このピーキング・フィンガーはセル３４１のキャリア・フィンガーに直に隣接し、このキャリア・フィンガーはセル３４１のピーキング・フィンガーに直に隣接し、このピーキング・フィンガーはセル３４２のキャリア・フィンガーに直に隣接し、このキャリア・フィンガーはセル３４２のピーキング・フィンガーに直に隣接し、等である）。他の実施形態では、隣接するセル３４０〜３４７を互いに対して「反転させ」、これにより、キャリア・フィンガーとピーキング・フィンガーとが交互する配列が、１つのセル３４０〜３４７から次のセルまで、互いに直に隣接した同じ種類のフィンガー（即ち、キャリア・フィンガーまたはピーキング・フィンガー）を有することができる。換言すれば、このことは、トランジスタ・フィンガーが異なるように交互する配列を生み出す（即ち、セル３４０のキャリア・フィンガーがセル３４０のピーキング・フィンガーに直に隣接し、このピーキング・フィンガーはセル３４１のピーキング・フィンガーに直に隣接し、このピーキング・フィンガーはセル３４１のキャリア・フィンガーに直に隣接し、このキャリア・フィンガーはセル３４２のキャリア・フィンガーに直に隣接し、このキャリア・フィンガーはセル３４２のピーキング・フィンガーに直に隣接し、等である）。
ドハティセル３４０〜３４７の各々は、キャリア・フィンガー３３６のサイズ（または周囲長）とピーキング・フィンガー３５６のサイズ（または周囲長）とが異なる点で、非対称なドハティセルである。より具体的には、図３に示す例では、キャリア・フィンガー３３６の長さ３３９がピーキング・フィンガー３５６の長さ３５９の約半分である（あるいは逆に、ピーキング・フィンガー３５６の長さ３５９がキャリア・フィンガー３３６の長さ３３９の約２倍である）。従って、キャリア・フィンガー３３６の周囲長（及び電流搬送能力）はピーキング・フィンガー３５６の周囲長（及び電流搬送能力）の約半分である（あるいは逆に、ピーキング・フィンガー３５６の周囲長はキャリア・フィンガー３３６の周囲長の約２倍である）。従って、ドハティセル３４０〜３４７の各々のキャリア増幅器対ピーキング増幅器のサイズ比は約１：２であり、ドハティＩＣ全体のキャリア対ピーキングの比率も約１：２である。他の実施形態では、より大きい、あるいはより小さい非対称の比率を、キャリア・フィンガー３３６及びピーキング・フィンガー３５６の相対的な長さを調整することによって実現することができる。
ドハティセル３４０〜３４７の各々は比較的小型の構成を有する。より具体的には、図３に示すように、キャリア・フィンガー３３６及びピーキング・フィンガー３５６は入力端を有し、これらの入力端は、キャリア・フィンガー３３６の全長３３９及びピーキング・フィンガー３５６の全長３５９に直交する第１直線３９０に沿って整列し、ピーキング・フィンガー３５９は出力端を有し、これらの出力端は、キャリア・フィンガー３３６の全長３３９及びピーキング・フィンガー３５６の全長３５９に直交する第２直線３９１に沿って整列し、位相シフト素子３８０はキャリア・フィンガー３３６の出力端と第２直線３９１との間に配置されている。
他の実施形態では、複数のキャリア・フィンガー及びピーキング・フィンガーを各ドハティセル内に含めることによって、非対称なドハティセルを実現することができる。例えば、図７は、他の実施形態による非対称なドハティセル７００の上面図である。ドハティセル７００は、ダイ７０１と一体に形成された２つのキャリア・トランジスタ・フィンガー７３５、７３６と、２つのピーキング・トランジスタ・フィンガー７５５、７５６と、２つの位相シフト素子７８０、７８１とを含む。
ドハティセル７００の入力側では、（互いに直に隣接した）キャリア・フィンガー７３５、７３６のゲート端子がキャリア入力端子７３２に結合され、キャリア入力端子７３２はキャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に結合される。同様に、（互いに直に隣接した）ピーキング・フィンガー７５５、７５６のゲート端子がピーキング入力端子７５２に結合され、ピーキング入力端子７５２はピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に結合される。各ピーキング・フィンガー７５５、７５６のドレイン端子は、出力信号結合マニホールド７７０（例えば、マニホールド３７０、図３）に密に電気結合されている。逆に、各キャリア・フィンガー７３５、７３６のドレイン端子は、位相シフト素子７８０、７８１（例えば、位相シフト素子２８０、図２）を通して出力信号結合マニホールド７７０（例えば、マニホールド３７０、図３）に結合されている。より具体的には、位相シフト素子７８０の第１端子または第１端はキャリア・フィンガー７３５のドレイン端子に結合され、位相シフト素子７８０の第２端子または第２端は出力信号結合マニホールド７７０に結合されている。同様に、位相シフト素子７８１の第１端子または第１端はキャリア・フィンガー７３６のドレイン端子に結合され、位相シフト素子７８１の第２端子または第２端は出力信号結合マニホールド７７０に結合されている。図示する実施形態では、各位相シフト素子７８０、７８１が一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子７８０、７８１をチップ・インダクタ（例えば、インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。
各位相シフト素子７８０、７８１は、キャリア・フィンガー７３５、７３６のドレイン端子の一方に生成される増幅されたＲＦ信号に所定の位相遅延を与える。一実施形態によれば、各位相シフト素子７８０、７８１によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延を各キャリア・フィンガーのドレイン端子と出力信号結合マニホールド７７０との間に与えることができる。
ドハティセル３４７（図３）と同様に、キャリア・フィンガー７３５、７３６の長さ７３９及び周囲長は、ピーキング・フィンガー７５５、７５６の長さ７５９及び周囲長と異なる。ここでも、ピーキング・フィンガー７５５、７５６の合計周囲長（即ち、フィンガー７５５、７５６の周囲長の合計）は、キャリア・フィンガー７３５、７３６の合計周囲長（即ち、フィンガー７３５、７３６の周囲長の合計）の約２倍である。従って、ドハティセル７００のキャリア増幅器対ピーキング増幅器のサイズ比は約１：２である。他の実施形態では、キャリア・フィンガー７３５、７３６及びピーキング・フィンガー７５５、７５６の相対的な長さを調整することによって、より大きい、あるいはより小さい非対称の比率を実現することができる。それに加えて、異なる数のキャリア・フィンガー及びピーキング・フィンガーを含めることによって、より大きな、あるいはより小さな非対称の比率（例えば、１：３、１：４、１：５、等）を実現することができる（例えば、他の実施形態は、２つのキャリア・フィンガー７３５、７３６よりも多数または少数、及び／または２つのピーキング・フィンガー７５５、７５６よりも多数または少数を含むことができる）。
再び図３を簡単に参照すれば、ドハティセル３４０〜３４７の各々をインスタンス・ドハティセル７００に置き換えて、キャリア入力信号マニホールド３３０及びピーキング入力信号マニホールド３５０と、出力信号結合マニホールド３７０との間に並列に電気接続された複数のドハティセル７００を含むドハティＩＣを製造することができる。より具体的には、ドハティセル７００の各インスタンスのキャリア入力端子７３２がキャリア入力信号マニホールド３３０に電気結合され、ドハティセル７００の各インスタンスのピーキング入力端子７５２がピーキング入力信号マニホールド３５０に電気結合され、キャリア・フィンガー７３５、７３６及びピーキング・フィンガー７５５、７５６の各々の出力端子が出力信号マニホールド３７０に電気結合される。換言すれば、図７は１つのドハティセル７００のみを示すが、ドハティセル７００の複数のインスタンス（例えば、２個から５０個のセル７００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ７０１上に並べて実現することができ、位相シフト器７８０、７８１、及び各ピーキングセル７５５、７５６のドレイン端子は単一の出力信号結合マニホールド７７０に結合されている。
さらに他の実施形態では、等しい長さのキャリア・フィンガー及びピーキング・フィンガーを異なる数だけ各ドハティセル内に含めることによって、非対称なドハティセルを実現することができる。例えば、図８は、他の実施形態による非対称なドハティセル８００の上面図である。ドハティセル８００は、１つのキャリア・トランジスタ・フィンガー８３６と、２つのピーキング・トランジスタ・フィンガー８５５、８５６と、位相シフト素子８８０とを含む。
ドハティセル８００の入力側では、キャリア・フィンガー８３６のゲート端子がキャリア入力端子８３２に結合され、キャリア入力端子８３２はキャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に結合される。同様に、両ピーキング・フィンガー８５５、８５６のゲート端子がピーキング入力端子８５２に結合され、ピーキング入力端子８５２はピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に結合される。各ピーキング・フィンガー８５５、８５６のドレイン端子は、出力信号結合マニホールド８７０（例えば、マニホールド３７０、図３）に密に電気結合される。逆に、キャリア・フィンガー８３６のドレイン端子は、位相シフト素子８８０（例えば、位相シフト器２８０、図２）を通して出力信号結合マニホールド８７０（例えば、マニホールド３７０、図３）に結合される。より具体的には、位相シフト素子８８０の第１端子または第１端はキャリア・フィンガー８３６のドレイン端子に結合され、位相シフト素子８８０の第２端子または第２端は（例えば、伝送線のような導体を通して）出力信号結合マニホールド８７０に結合されている。図示する実施形態では、位相シフト素子８８０が一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子８８０をチップ・インダクタ（例えば、チップ・インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。
ここでも、位相シフト素子８８０は、キャリア・フィンガー８３６のドレイン端子に生成される増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、位相シフト素子８８０によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延をキャリア・フィンガーのドレイン端子と出力信号結合マニホールドとの間に与えることができる。
ドハティセル３４７（図３）とは対照的に、キャリア・フィンガー８３６及びピーキング・フィンガー８５５、８５６の各々の長さ８５９及び周囲長はほぼ等しい（即ち、互いに約５パーセント以内の差である）。しかし、１つのキャリア・フィンガー８３６及び２つのピーキング・フィンガー８５５、８５６が実現されているので、ピーキング・フィンガー８５５、８５６の合計周囲長はキャリア・フィンガー８３６の周囲長の約２倍である。従って、ドハティセル８００のキャリア増幅器対ピーキング増幅器のサイズ比は約１：２である。他の実施形態では、キャリア・フィンガー８３６及びピーキング・フィンガー８５５、８５６の数を調整することによって、より大きい、あるいはより小さい非対称の比率を実現することができる。一般に、ドハティセルはｎ個のキャリア・フィンガー（ｎ≧１）及びｍ個のピーキング・フィンガー（ｍ≧１）を有することができ、全部が等しい長さ（または周囲長）であり、ｎ≠ｍである限り非対称の比率を実現することができる。もちろん、ｎ＝ｍである際には、キャリア・フィンガーとピーキング・フィンガーとが等しい長さ（及び周囲長）を有する限り、ドハティセルは対称なドハティセルである。
図８は１つのドハティセル８００のみを示すが、ドハティセル８００の複数のインスタンス（例えば、２個から５０個のセル７００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ８０１上に並べて実現することができ、各位相シフト器８８０、及び各ピーキングセル８５５、８５６のドレイン端子は単一の出力信号結合マニホールド８７０に結合されている。
上記に示したように、種々の実施形態では、ドハティセルが、等長または不等長のｎ個のキャリア・フィンガー（ｎ≧１）及びｍ個のピーキング・フィンガー（ｍ≧１）を有することができる。さらに、以上の説明した種々の実施形態は非対称なドハティセルを含むが、他の実施形態は対称なドハティセルを含むことができる。対称なドハティセルでは、セル内のキャリア・フィンガーの合計周囲長が、セル内のピーキング・フィンガーの合計周囲長に等しい。
例えば、図９は、一実施形態による対称なドハティセル９００の上面図である。ドハティセル９００は、１つのキャリア・トランジスタ・フィンガー９３６と、１つのピーキング・フィンガー９５６と、位相シフト素子９８０とを含む。
ドハティセル９００の入力側では、キャリア・フィンガー９３６のゲート端子がキャリア入力端子９３２に結合され、キャリア入力端子９３２はキャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に結合される。同様に、ピーキング・フィンガー９５６のゲート端子がピーキング入力端子９５２に結合され、ピーキング入力端子９５２はピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に結合される。ピーキング・フィンガー９５６のドレイン端子は出力信号結合マニホールド９７０（例えば、マニホールド３７０、図３）に密に電気結合されている。逆に、キャリア・フィンガー９３６のドレイン端子は、位相シフト素子９８０（例えば、位相シフト器２８０、図２）を通して出力信号結合マニホールド９７０（例えば、マニホールド３７０、図３）に結合されている。より具体的には、位相シフト素子９８０の第１端子または第１端はキャリア・フィンガー９３６のドレイン端子に結合され、位相シフト素子９８０の第２端子または第２端は（例えば、伝送線のような導体を通して）出力信号結合マニホールド９７０に結合されている。図示する実施形態では、位相シフト素子９８０が、一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子９８０をチップ・インダクタ（例えば、チップ・インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。
ここでも、位相シフト素子９８０は、キャリア・フィンガー９３６のドレイン端子に生成される増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、位相シフト素子９８０によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延をキャリア・フィンガーのドレイン端子と出力信号結合マニホールド９７０との間に与えることができる。
ドハティセル８００（図８）と同様に、キャリア・フィンガー９３６及びピーキング・フィンガー９５６の各々の長さ９５９及び周囲長はほぼ等しい（即ち、互いに約５パーセント以内の差である）。それに加えて、１つのキャリア・フィンガー９３６及び１つのピーキング・フィンガー９５６が実現されているので、ピーキング・フィンガー９５６の周囲長はキャリア・フィンガー９３６の周囲長におよそ等しい。従って、ドハティセル９００のキャリア増幅器対ピーキング増幅器のサイズ比は約１：１であり、ドハティセル９００は対称である。
図９は１つのドハティセル９００のみを示すが、ドハティセル９００の複数のインスタンス（例えば、２個から５０個のセル９００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ９０１上に並べて実現することができ、位相シフト器９８０、及び各ピーキングセル９５６のドレイン端子は単一の出力信号結合マニホールド９７０に結合されている。
図９の実施形態では、対称なドハティセル９００が単一のキャリア・フィンガー９３６及び単一のピーキング・フィンガー９５６を含み、キャリア・フィンガー９３６とピーキング・フィンガー９５６とは等しい長さである。他の実施形態では、対称なドハティセルが、複数の等しい長さのキャリア・フィンガー及びピーキング・フィンガーを含むことができる。例えば、図１０は、他の実施形態による対称なドハティセル１０００の上面図であり、等しい数の、等しい長さのキャリア・フィンガー１０３５、１０３６及びピーキング・フィンガー１０５５、１０５６を含む。より具体的には、ドハティセル１０００が、２つのキャリア・トランジスタ・フィンガー１０３５、１０３６と、２つのピーキング・トランジスタ・フィンガー１０５５、１０５６と、２つの位相シフト素子１０８０、１０８１とを含む。
ドハティセル１０００の入力側では、各キャリア・フィンガー１０３５、１０３６のゲート端子がキャリア入力端子１０３２に結合され、キャリア入力端子１０３２はキャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に結合される。同様に、各ピーキング・フィンガー１０５５、１０５６のゲート端子がピーキング入力端子１０５２に結合され、ピーキング入力端子１０５２はピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に結合される。各ピーキング・フィンガー１０５５、１０５６のドレイン端子は、出力信号結合マニホールド１０７０（例えば、マニホールド３７０、図３）に密に電気結合されている。逆に、各キャリア・フィンガー１０３５、１０３６のドレイン端子は、位相シフト素子１０８０、１０８１（例えば、位相シフト器２８０、図２）を通して出力信号結合マニホールド１０７０（例えば、マニホールド３７０、図３）に結合される。より具体的には、各位相シフト素子１０８０、１０８１の第１端子または第１端はキャリア・フィンガー１０３５、１０３６のドレイン端子に結合され、各位相シフト素子１０８０、１０８１の第２端子または第２端は（例えば、伝送線のような導体を通して）出力信号結合マニホールド１０７０に結合されている。図示する実施形態では、各位相シフト素子１０８０、１０８１が、一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子１０８０、１０８１をチップ・インダクタ（例えば、チップ・インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。
ここでも、各位相シフト素子１０８０、１０８１は、キャリア・フィンガー１０３５、１０３６のドレイン端子に生成される増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、各位相シフト素子１０８０、１０８１によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延をキャリア・フィンガーのドレイン端子と出力信号結合マニホールド１０７０との間に与えることができる。
ドハティセル８００、９００（図８、９）と同様に、キャリア・フィンガー１０３５、１０３６及びピーキング・フィンガー１０５５、１０５６の各々の長さ１０５９及び周囲長はほぼ等しい（即ち、互いに約５パーセント以内の差である）。それに加えて、等しい数のキャリア・フィンガー１０３５、１０３６及びピーキング・フィンガー１０５５、１０５６が実現されているので、ピーキング・フィンガー１０５５、１０５６の合計周囲長はキャリア・フィンガー１０３５、１０３６の合計周囲長におよそ等しい。従って、ドハティセル１０００のキャリア増幅器対ピーキング増幅器のサイズ比は約１：１であり、ドハティセル１０００は対称である。
ドハティセル１０００は２つのキャリア・フィンガー１０３５、１０３６及び２つのピーキング・フィンガー１０５５、１０５６を含むが、他の実施形態では、３つ以上の等しい長さのキャリア・フィンガー及び３つ以上のピーキング・フィンガーを対称なセル内に実現することができる。例えば、ドハティセルはｎ個のキャリア・フィンガー（ｎ≧１）及びｍ個のピーキング・フィンガー（ｍ≧１）を有することができ、全部が等しい長さ（または周囲長）であり、ｎ＝ｍである限り対称なドハティセルを実現することができる。
さらに、図１０は１つのドハティセル１０００のみを示すが、ドハティセル１０００の複数のインスタンス（例えば、２個から５０個のセル１０００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ１００１上に並べて実現することができ、各位相シフト器１０８０、１０８１、及び各ピーキングセル１０５５、１０５６のドレイン端子は単一の出力信号結合マニホールド１０７０に結合されている。
図９及び１０の対称なドハティセル９００、１０００の実施形態は、等しい長さのキャリア・フィンガー９３６、１０３５、１０３６及びピーキング・フィンガー９５６、１０５５、１０５６を用いて実現される。他の実施形態では、対称なドハティセルを、異なる長さを有するキャリア・フィンガー及びピーキング・フィンガーを用いて実現することができる。例えば、図１１は、さらに他の実施形態によるドハティセル１１００の上面図であり、ドハティセル１１００は等しくない数の、異なる長さのキャリア・フィンガー１１３５、１１３６及びピーキング・フィンガー１１５６を含む。より具体的には、ドハティセル１１００は、２つのキャリア・トランジスタ・フィンガー１１３５、１１３６と、１つのピーキング・フィンガー１１５６と、２つの位相シフト素子１１８０、１１８１とを含む。
ドハティセル１１００の入力側では、各キャリア・フィンガー１１３５、１１３６のゲート端子がキャリア入力端子１１３２に結合され、キャリア入力端子１１３２はキャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に結合される。同様に、ピーキング・フィンガー１１５６のゲート端子がピーキング入力端子１１５２に結合され、ピーキング入力端子１１５２はピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に結合される。ピーキング・フィンガー１１５６のドレイン端子は、出力信号結合マニホールド１１７０（例えば、マニホールド３７０、図３）に密に電気結合されている。逆に、各キャリア・フィンガー１１３５、１１３６のドレイン端子は、位相シフト素子１１８０、１１８１（例えば、位相シフト器２８０、図２）を通して出力信号結合マニホールド１１７０（例えば、マニホールド３７０、図３）に結合される。より具体的には、各位相シフト素子１１８０、１１８１の第１端子または第１端はキャリア・フィンガー１１３５、１１３６のドレイン端子に結合され、各位相シフト素子１１８０、１１８１の第２端子または第２端は（例えば、伝送線のような導体を通して）出力信号結合マニホールド１１７０に結合されている。図示する実施形態では、各位相シフト素子１１８０、１１８１が、一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子１１８０、１１８１をチップ・インダクタ（例えば、チップ・インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。
ここでも、各位相シフト素子１１８０、１１８１は、キャリア・フィンガー１１３５、１１３６のドレイン端子に生成される増幅されたＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、各位相シフト素子１１８０、１１８１によって与えられる所定の位相遅延を約９０度以下にして、約９０度の全位相遅延を各キャリア・フィンガーのドレイン端子と出力信号結合マニホールド１１７０との間に与えることができる。
ドハティセル３００、７００（図３、６、７）と同様に、キャリア・フィンガー１１３５、１１３６及びピーキング・フィンガー１１５５、１１５６の長さは等しくない。より具体的には、図１１に示す実施形態では、キャリア・フィンガー１１３５、１１３６の長さ１１３９はピーキング・フィンガー１１５６の長さ１１５９の約半分である（あるいは逆に、ピーキング・フィンガー１１５６の長さ１１５９はキャリア・フィンガー１１３５、１１３６の長さ１１３９の約２倍である）。しかし、２つのキャリア・フィンガー１１３５、１１３６及び１つのピーキング・フィンガー１１５６が実現されているので、ピーキング・フィンガー１１５６の周囲長はキャリア・フィンガー１１３５、１１３６の合計周囲長におよそ等しい。従って、ドハティセル１１００のキャリア増幅器対ピーキング増幅器のサイズ比は約１：１であり、ドハティセル１１００は対称である。
ドハティセル１１０は２つのキャリア・フィンガー１１３５、１１３６及び１つのピーキング・フィンガー１１５６を含むが、他の実施形態では、３つ以上のキャリア・フィンガー及び／または２つ以上のピーキング・フィンガーを対称なセル内に実現することができ、キャリア・フィンガー及びピーキング・フィンガーの長さは等しくない。
さらに、図１１は１つのドハティセル１１００のみを示すが、ドハティセル１１００の複数のインスタンス（例えば、２個から５０個のセル１１００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ１１０１上に並べて実現することができ、位相シフト器１１８０、１１８１、及びピーキングセル１１５６のドレイン端子は単一の出力信号結合マニホールド１１７０に結合されている。
図２〜１１に示して上述したドハティ増幅器ＩＣ及びドハティセルの各々は、２ウェイ・ドハティ増幅器または２ウェイ・ドハティセルに相当し、（１つ以上のキャリア・フィンガーで構成される）１つのキャリア増幅器と、（１つ以上のピーキング・フィンガーで構成される）１つのピーキング増幅器と、結合構造（例えば、出力信号結合マニホールド）とを含み、キャリア増幅器及びピーキング増幅器は、それぞれキャリア入力端子とピーキング入力端子との間に結合されている。１つの実施形態は「Ｎウェイ」ドハティ電力増幅器を含み、ここにＮ＞２であり、このＮウェイ・ドハティ電力増幅器は１つのキャリア増幅器及びＮ−１個のピーキング増幅器を含む。
例えば、図１２は、他の実施形態によるドハティセル１２００の上面図である。基本的に、３ウェイ・ドハティセル１２００は、（キャリア・フィンガー１２３６の形態の）１つのキャリア副増幅器及び（ピーキング・フィンガー１２５５、１２５６の形態の）２つのピーキング副増幅器を含む。
３ウェイ・ドハティセル１２００の入力側では、キャリア・フィンガー１２３６のゲート端子がキャリア入力端子１２３２に結合され、キャリア入力端子１２３２はキャリア入力信号マニホールド（図示せず）に結合される。第１ピーキング・フィンガー１２５５のゲート端子は第１ピーキング入力端子１２５２に結合され、第１ピーキング入力端子１２５２は第１入力信号マニホールド（図示せず）に結合される。最後に、第２ピーキング・フィンガー１２５６のゲート端子は第２ピーキング入力端子１２５３に結合され、第２ピーキング入力端子１２５３は第２入力信号マニホールド（図示せず）に結合される。キャリア入力信号マニホールド、第１入力信号マニホールド、及び第２入力信号マニホールドの各々（図示せず）は、ダイ１２０１の入力側で互いに電気絶縁され、各入力信号マニホールドは、入力ＲＦ信号の信号エネルギーの一部分を、３ウェイ信号分配器（例えば、分配器２１０の具体例、図２、入力ＲＦ信号の信号エネルギーを３つの部分に分割する）を３ウェイ信号分配器から受信する。
ドハティセル１２００の出力側では、ピーキング・フィンガー１２５６のドレイン端子が出力信号結合マニホールド１２７０に密に電気結合され、ピーキング・フィンガー１２５５のドレイン端子は、位相シフト素子１２８０を通して出力信号結合マニホールド１２７０に結合されている。より具体的には、位相シフト素子１２８１の第１端子または第１端はピーキング・フィンガー１２５５のドレイン端子に結合され、位相シフト素子１２８１の第２端子または第２端は（例えば、伝送線のような導体を通して）出力信号結合マニホールド１２７０に結合されている。キャリア・フィンガー１２３６のドレイン端子は、位相シフト素子１２８０を通して、ピーキング・フィンガー１２５５のドレイン端子と位相シフト素子１２８１との間のノード１２７０に電気結合されている。
一実施形態によれば、ノード１２７０は第１結合ノードとして機能し、このノードでは、キャリア・フィンガー１２３６からの信号エネルギーとピーキング・フィンガー１２５５からの信号エネルギーとが結合される。キャリア・フィンガー１２３６及びピーキング・フィンガー１２５５からの結合された信号エネルギーが位相シフト素子１２８１を通って位相シフトされた後に、出力信号結合マニホールド１２７０は第２結合ノードとして機能し、このノードでは、ピーキング・フィンガー１２５６からの信号エネルギーが、結合されて位相シフトされたキャリア・フィンガー１２３６及びピーキング・フィンガー１２５５からの結合された信号エネルギーと結合される。
図示する実施形態では、各位相シフト素子１２８０、１２８１が、一体に形成された螺旋状インダクタを含む。他の実施形態では、位相シフト素子１２８０、１２８１をチップ・インダクタ（例えば、インダクタ６８０、図６）またはワイヤボンドに置き換えることができる。ここでも、各位相シフト素子１２８０、１２８１は、当該位相素子１２８０、１２８１を通して伝送されるＲＦ信号に所定の位相遅延を与えるように構成されている。一実施形態によれば、各位相シフト素子１２８０、１２８１によって与えられる所定の位相遅延は約９０度以下にすることができる。
図１２は１つのドハティセル１２００のみを示すが、ドハティセル１２００の複数のインスタンス（例えば、２個から５０個のセル１２００）を（ドハティセル３４０〜３４７、図３と同様に）ダイ１２０１上に並べて実現することができ、位相シフト器１２８１、及び各ピーキングセル１２５６のドレイン端子は単一の出力信号結合マニホールド１２７０に結合されている。
図１〜１２に関連して詳細に説明する種々の実施形態は「非反転型」ドハティ増幅器に相当し、非反転型ドハティ増幅器では、約９０度の位相遅延がキャリア増幅器（または各キャリア・フィンガー）の出力端子と結合ノード（例えば、出力信号結合マニホールド３７０、７７０、８７０、９７０、１０７０、１１７０、図３及び６〜１１）との間に実現され、ピーキング増幅器（または各ピーキング・フィンガー）の出力端子と結合ノードとの間には大幅な位相遅延が実現されない。他の実施形態では、本発明の主題を「反転型」ドハティ増幅器内に含めることができ、反転型ドハティ増幅器では、９０度の位相遅延が、ピーキング増幅器（または各ピーキング・フィンガー）の出力端子と結合ノードとの間に実現され、キャリア増幅器（または各キャリア・フィンガー）の出力端子と結合ノードとの間には大幅な位相遅延が実現されない。さらに、本発明の主題は、ドハティ電力増幅器以外のマルチパス増幅器において実現することができる。従って、特に特許請求の範囲では、「第１増幅器」は、キャリア増幅器、ピーキング増幅器、または他の種類の増幅器を意味し得るし、「第２増幅器」は、ピーキング増幅器、キャリア増幅器、または他の種類の増幅器を意味し得る。同様に、「第１増幅器フィンガー」または「第１副増幅器」への言及は、キャリア・フィンガーまたは副増幅器、ピーキング・フィンガーまたは副増幅器、あるいは他の種類の増幅器フィンガーまたは副増幅器に適用することができ、「第２増幅器フィンガー」または「第２副増幅器」への言及は、ピーキング・フィンガーまたは副増幅器、キャリア・フィンガーまたは副増幅器、あるいはさらに他の種類の増幅器フィンガーまたは副増幅器に適用することができる。
他の変更を実現することもできる。例えば、図４及び５に最も明確に図示したように、キャリア・フィンガー及びピーキング・フィンガーのソース領域（例えば、ソース領域４６０、４６１、図４、５）を接地基準ノード（例えば、導電層４２８、図４、５）に結合することができ、接地基準ノードは、増幅器ダイ（例えば、ダイ３０１、６０１、８０１、９０１、１００１、１１０１、１２０１のいずれか、図３〜１２）の下面（例えば、表面４０２、図４、５）に物理的に配置されている。前述したように、こうした実施形態では、下面に配置された接地基準ノードをパッケージ基板（例えば、フランジ１４２０、図１４）の接地ノードに結合することができる。代案の実施形態では、キャリア・フィンガー及びピーキング・フィンガーのソース領域を、ダイの上面に露出した１つ以上の接地基準ノードに結合することができる。こうした実施形態では、上面に配置された接地基準ノードを、ワイヤボンドを通してシステム接地に結合することができ、あるいは、ダイをパッケージ基板にフリップチップ実装する（即ち、ダイの上面をパッケージ基板の上面に接触させて実装する）ことができる。
例えば、図１３は、一実施形態による、上部ソース接点１３２８を有する電力増幅器ＩＣ１３００の上面図である。電力増幅器ＩＣ１３００は、電力増幅器ＩＣ１３００が複数のドハティ増幅器セル１３４０、１３４１、１３４２、１３４３、１３４４、１３４５、１３４６、１３４７を含み、これらのドハティ増幅器セルは、キャリア入力信号マニホールド１３３０及びピーキング入力信号マニホールド１３５０と、出力信号結合マニホールド１３７０との間に電気結合されている点で、電力増幅器３００（図３）とほぼ同様である。図１３中のドハティ増幅器セル１３４０〜１３４７は、図３〜５中のドハティ増幅器セル３４０〜３４７とほぼ同様に見えるが、ドハティ増幅器セル１３４０〜１３４７は、前述したドハティ増幅器セルの実施形態（例えば、セル７００、８００、９００、１０００、１１００、１２００、図７〜１２）のうちの多数に置き換えることができる。
電力増幅器ＩＣ１３００と前述した実施形態との差異は、ＩＣ１３００のトランジスタ・フィンガーの各々のソース領域（例えば、ソース領域４６０、４６１、図４、５）が、ダイの下面に配置された接地基準ノード（例えば、導電層４２８、図４、５）に電気結合されるのではなく、上部ソース接点１３２８に電気結合されている点にある。一実施形態によれば、上部ソース接点１３２８は、ダイ１３０１の上面に露出した導電性ボンドパッドを含み、上部ソース接点１３２８は、ダイのビルドアップ構造（例えば、ビルドアップ構造４１２、図４、５）内のパターン化された導電層及び導電性ビアを通してソース領域に電気結合されている。
一実施形態によれば、上部ソース接点１３２８は、システム基板（例えば、ＰＣＢ）の上面にある対応する導電性パッドに物理的かつ電気的に接続（例えば、ハンダ付け、または導電接着）されるように構成することができる。その代わりに、上部ソース接点１３２８はワイヤボンドの取り付け用に構成することができる。図１３は、ドハティセル１３４０〜１３４７の両側に配置された２つの上部ソース接点１３２８を示しているが、他の実施形態では、より多数またはより少数のソース接点１３２８を実現することができ、及び／またはソース接点１３２８をダイの上面の他の位置に配置することができる。
以上に示したように、電力増幅器ＩＣ、より具体的には増幅器ダイ３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１（図３〜１３）のいずれも、多様な方法で、より大型の電気システム内にパッケージ化及び／または内蔵することができる。例えば、上述した増幅器ダイは、オーバーモールド（外側被覆）された、あるいはエアキャビティ型の電力デバイス・パッケージ内にパッケージ化することができる。その代わりに、上述した増幅器ダイは、ノーリード（リード線無し、リードレス）パッケージ（例えば、デュアルフラット・ノーリード（ＤＦＮ：dual-flat no-leads）パッケージまたはクアッドフラット・ノーリード（ＱＦＮ：quad-flat no-leads）パッケージ）のような表面実装型のパッケージ内にパッケージ化することができる。さらに他の実施形態では、上述した増幅器ダイをモジュールまたはＰＣＢ基板の表面に直接実装することができる。
例として、図１４は、一実施形態による、高電力ディスクリートデバイス・パッケージ１４０４内にパッケージ化されたドハティ増幅器ダイ１４０１（例えば、ダイ３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、図３〜１３）を含むドハティ増幅器デバイス１４００の上面図である。パッケージ１０４は、キャリア入力信号リード線１４３０と、ピーキング入力信号リード線１４５０と、出力信号リード線１４７０とを含む。一部の実施形態では、パッケージ１４０４は１つ以上の追加的なバイアス電圧リード線または他のリード線を含むこともできる。入力信号リード線１４３０、１４５０はパッケージ１４０４の入力側に配置され、出力リード線１４７０はパッケージ１４０４の出力側に配置されている。
一実施形態によれば、パッケージ１４０４は、導電性フランジ１４２０のようなパッケージ基板を含み、このパッケージ基板に、ドハティ増幅器ダイ１４０１が（例えば、導電性エポキシ、ハンダ、ろう付け、焼結、または他の導電接続法で）物理的かつ電気的に接続されている。最後に、パッケージ１４０４は、成形コンパウンド（合成物、化合物）及び／または他の絶縁材料のような非導電性の構造的機能体または材料を含み、リード線１４３０、１５０、１４７０及びフランジ１４２０を互いに対して固定された向きに保持する。
導電ワイヤボンド１４３２、１４５２のような導電接続体は、ダイ１４０１上の入力信号マニホールドをパッケージ１４０４の入力側の導電リード線１４３０、１４５０に電気接続する。例えば、１つ以上の第１ワイヤボンド１４３２が、キャリア信号リード線１４３０を、キャリア入力信号マニホールド（例えば、マニホールド３３０、図３）に相当する第１ボンドパッドに電気接続することができ、キャリア信号リード線１４３０を用いて入力キャリア信号をダイ１４０１上のキャリア・フランジへ伝送することができる。同様に、１つ以上の第２ワイヤボンド１４５２が、ピーキング信号リード線１４５０を、ピーキング入力信号マニホールド（例えば、マニホールド３５０、図３）に相当する第２ボンドパッドに電気接続することができ、ピーキング信号リード線１４５０を用いて入力ピーキング信号をダイ１４０１上のピーキング・フランジへ伝送することができる。出力側では、１つ以上の第３ワイヤボンド１４７２が、出力信号リード線１４７０を、出力信号マニホールド（例えば、マニホールド３７０、図３）に相当する第３ボンドパッドに電気接続することができ、出力信号リード線１４７０を用いて、ダイ１４０１によって生成される増幅された出力信号を伝送することができる。
一部の実施形態では、リード線１４３０、１４５０、１４７０及びフランジ１４２０がリードフレームの一部分を形成することができる。デバイスの製造中にオーバーモールドされたパッケージを完成させるために、ダイ１４０１の取り付け、及びリード線とダイ１４０１との間のワイヤボンドの相互接続後に、ダイ１４０１、リード線１４３０、１４５０、１４７０の内側端部、ワイヤボンド、及びフランジ１４２０の上面及び下面を非導電性（例えば、プラスチック）の成形コンパウンド１４４０でカプセル化する（図１４には、デバイス１４００の内部構成部品を曖昧にすることを避けるために一部のみを示している）。成形コンパウンド１４４０はデバイス１４００の周囲を規定し、この周囲からリード線１４３０、１４５０、１４７０が突出し、成形コンパウンド１４４０はデバイス１４００の上面も規定する。デバイス１４００の下面は部分的に成形コンパウンド１４４０によって規定され、部分的にフランジ１４２０の下面によって規定される。従って、システム基板（例えば、ＰＣＢ１５１０、図１５）に適切に結合されると、フランジ１４２０は、接地基準を（例えば、下部の導電層４２８、図４を通して）伝えるように機能することができ、デバイス１４００用のヒートシンクとして機能することもできる。
似て非なる実施形態では、図１４に示す構造を有するリード線１４３０、１４５０、１４７０をノーリード・パッケージのランドに置き換えることができる。ここでも、フランジ及びリード線がリードフレームを形成することができ、このリードフレームにダイ１４０１及びワイヤボンドが取り付けられ、ここでも、このアセンブリを非導電性の成形コンパウンドでカプセル化して、ノーリードの表面実装デバイス（例えば、ＤＦＮまたはＱＦＮデバイス）を形成することができる。
他の実施形態では、パッケージ１４０４をエアキャビティ型パッケージとすることができる。こうした実施形態では、フランジ１４２０がより大きな周囲長を有することができ、この周囲長はデバイス１４００の周囲長に等しいかおよそ等しい。フレーム形状を有する非導電性の絶縁体（例えば、セラミック、プラスチック、または他の材料）をフランジの上面に取り付けることができ、リード線１４３０、１４５０、１４７０は非導電性の絶縁体上に配置することができ、ワイヤボンドを取り付け、キャップ（図示せず）をフレーム開口部上に配置して、デバイス１４００の内部構成部品をエアキャビティ内に包囲する。
図１４は単一のドハティ増幅器ダイ１４０１及び対応するリード線を含む増幅器デバイス１４００を示しているが、ドハティ増幅器デバイスの他の実施形態は、並置された複数のドハティ増幅器ダイ（例えば、ダイ１４０１の複数のインスタンス）を含むことができ、各ダイに関連する対応するリード線の組を有する。こうしたデバイスを用いて、複数のドハティ増幅器ダイからの出力ＲＦ信号を、例えば、３dBカプラまたは他の手段を用いて（例えば、ドハティ増幅器デバイスが結合されているＰＣＢ上で）組み合わせることができる。それに加えて、ドハティ増幅器デバイスの他の実施形態は、デバイス・パッケージ内部に配置されたシグナルスプリッタ（信号分割器）（例えば、スプリッタ２１０、図２に相当する）及び／または位相シフト器（例えば、位相シフト器２８２、図２）を含むことができる。
最終的に、ドハティ増幅器デバイス１４００は、より大型の電気システム（例えば、セルラ基地局内の出力送信機ラインアップ）に内蔵することができる。例えば、図１５に示すように、ドハティ増幅器デバイス１５２０（例えば、デバイス１４００、図１４）を単層または多層ＰＣＢ１５０１のようなシステム基板に結合することによって、ドハティ増幅器デバイス１５２０を増幅器システム１５００に内蔵することができる。ドハティ増幅器デバイス１５２０は、キャリア信号入力リード線１５３０及びピーキング信号入力リード線１５５０（例えば、リード線１４３０、１４５０、図１４）及び出力信号リード線１５７０（例えば、リード線１４７０、図１４）を含み、一実施形態では、これらのリード線はバイアス電圧及びＲＦ信号を、ＰＣＢ１５０１の導電性機能体と、デバイス１４２０内に包囲されたダイ（例えば、ダイ１４０１、図１４）との間で伝送するように構成されている。
一実施形態では、ＰＣＢ１５０１を単層または多層ＰＣＢとすることができ、複数の素子をＰＣＢ１５０１に結合することができる。一実施形態によれば、導電性コイン１５０２（または他の機能体）をＰＣＢ１５０１内に埋め込み、導電性コイン１５０２の上面及び下面を、ＰＣＢ１５０１のそれぞれ上面及び下面に露出させることができる。ドハティ増幅器デバイス１５２０（例えば、デバイス１４００、図１４）を導電性コイン１５０２に接続する。より具体的には、ドハティ増幅器デバイス１５２０の下面（例えば、フランジ１４２０の下面、図１４）を、物理的かつ電気的に導電性コイン１５０２の上面に接続することができる。導電性コイン１５０２はシステム接地に電気接続することができ、コイン１５０２の下面はシステムのヒートシンクに物理的に接続することができる。従って、導電性コイン１５０２は、増幅器システム１５００用の接地基準及びヒートシンクとして機能することができる。
代表的な構成では、増幅器システム１５００が、ＰＣＢ１５０１に結合された入力ＲＦコネクタ１５０３及び出力ＲＦコネクタ１５０４を含み、これらのコネクタは、それぞれ、入力ＲＦ信号をＲＦ信号源から受信するように、及び増幅された出力ＲＦ信号を負荷（例えば、負荷１０６、図１、コネクタ１５０４に結合されたセルラアンテナとすることができる）への伝送用に生成するように構成されている。
ＰＣＢ１５０１は、複数の導電性経路１５０５、１５０６、１５０７、１５７２を含み、これらの導電性経路は入力ＲＦコネクタ１５０３及び出力ＲＦコネクタ１５０４とドハティ増幅器デバイス１５２０との間に電気結合されている。追加的な導電性経路（付番せず）を用いて、ＤＣゲートバイアス電圧及びＤＣドレインバイアス電圧をバイアス電圧コネクタ１５８０、１５８１、１５８２からデバイス１５２０へ伝えることができる。例えば、ＰＣＢ１５０１上の導電性の経路及び機能体は、ＰＣＢ１５０１の上部導電層、下部導電層、及び／または（含まれていれば）内部導電層で形成することができる。
図示する実施形態では、第１導電性経路１５０５が入力ＲＦコネクタ１５０３をシグナルスプリッタ１５１０の入力端子に電気接続し、シグナルスプリッタ１５１０は、経路１５０５を通して伝送された入力ＲＦ信号を（例えば、キャリア入力ＲＦ信号及びピーキング入力ＲＦ信号に相当する）第１ＲＦ信号と第２ＲＦ信号とに分割する。第１ＲＦ信号及び第２ＲＦ信号はシグナルスプリッタ１５１０の２つの出力端子に生成され、これらの信号は、それぞれ第２導電性経路１５０６及び第３導電性経路１５０７を通して、ドハティ増幅器デバイス１５２０の第１ＲＦ入力リード線１５３０及び第２ＲＦ入力リード線１５５０へ伝送される。一実施形態によれば、シグナルスプリッタ１５１０が第１ＲＦ信号及び第２ＲＦ信号を生成し、これらの信号どうしは約９０度の位相差を有する。他の実施形態では、シグナルスプリッタ１５１０とは別個の回路によって、この位相差を与えることができる。
図示する実施形態におけるドハティ増幅器デバイス１５２０は、集積されたシグナルスプリッタ（例えば、スプリッタ２１０、図２）を含まないデバイスに相当する。その代わりに、図示する実施形態では、シグナルスプリッタ１５１０を利用して、入力ＲＦ信号を第１（即ち、キャリア）ＲＦ信号及び第２（即ち、ピーキング）ＲＦ信号に分割する。代案の実施形態では、ドハティ増幅器デバイス１５２０が集積されたシグナルスプリッタ（例えば、スプリッタ２１０、図２）を含むことができ、この場合、シグナルスプリッタ１５１０はシステム１５００から除外することができ、入力ＲＦコネクタ１５０３を、単一の導電性経路を通して単一の入力リード線に直接接続することができる。
以上で詳細に説明したように、ドハティ増幅器デバイス１５２０内のドハティ増幅器ダイは、入力ＲＦ信号を増幅して、増幅された出力ＲＦ信号を出力リード線１５７０（例えば、リード線１４７０、図１４）に生成する。ＰＣＢ１５０１上の追加的な導電性経路１５７２は、ドハティ増幅器デバイス１５２０の出力ＲＦ信号リード線１５７０を出力ＲＦコネクタ１５０４に接続する。従って、システム１５００の動作中には、ドハティ増幅器デバイス１５２０によって生成される増幅されたＲＦ信号が、導電性経路１５７２を通って出力ＲＦコネクタ１５０４へ伝送される。
図１５のシステムはＰＣＢ１５０１上に実装されたドハティ増幅器デバイス１５２０を示すが、他の実施形態では、ドハティダイ（例えば、ダイ３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１のいずれか、図３〜１３）をＰＣＢに直接実装して、小型のドハティ増幅器モジュールを形成することができる。例えば、こうしたモジュールは、多層ＰＣＢと、ＲＦ入力信号及びＲＦ出力信号を伝送するように構成された導電性のボンドパッドまたは下部側ランドと、ＰＣＢの表面に実装されたドハティダイ（例えば、ダイ３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１のいずれか、図３〜１３）と、埋め込み型ヒートシンク（例えば、ＰＣＢ内の銅製のコインまたは熱ビア）と、ＲＦ入力端子及び２つの出力端子（キャリア出力端子及びピーキング出力端子）を有する表面実装された素子または集中定数素子のシグナルスプリッタと、導電性経路（例えば、ＰＣＢのパターン化された導電層で形成されるプリントされたトレース）と、入力側位相シフト器（約９０度）とを含むことができ、埋め込み型ヒートシンクの上方にドハティダイが実装され、導電性経路が、ＲＦ入力端子とシグナルスプリッタとの間、シグナルスプリッタとドハティダイとの間（例えば、１つの経路はキャリア信号用で１つの経路はピーキング信号用）、及びドハティダイと出力信号ランドまたはボンドパッドとの間にあり、入力側位相シフト器はスプリッタとドハティダイとの間の導電性経路の一方に沿った所にある。このモジュールは、（バイアス電圧を外部回路から受けるための）バイアス電圧回路または経路を追加的に含むことができる。
図１６は、一実施形態による、ドハティ電力増幅器ダイ（例えば、ドハティ増幅器ダイ３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、図３〜１３）、パッケージ化されたドハティ増幅器デバイス（例えば、デバイス１４００、図１４）、及びドハティ増幅器システム（例えば、システム１５００、図１５）を作製する方法のフローチャートである。この方法は、ブロック１６０２で増幅器ダイ（例えば、３０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、図３〜１３）を形成することによって開始され、以上で詳細に説明したように、増幅器ダイはインターディジテイテッド型のキャリア増幅器及びピーキング増幅器を含み、これらの増幅器はインターディジテイテッド型のキャリア増幅器フィンガー及びピーキング増幅器フィンガーを含む。
ブロック１６０４では、次にドハティ増幅器ダイをパッケージ化することができる。前述したように、ドハティ増幅器ダイは、ベア（裸、剥き出しの）ダイとしてシステム基板（例えば、モジュールまたはＰＣＢ基板）に取り付けることができる。オーバーモールドされたパッケージ（例えば、パッケージ１４０４、図１４）内にパッケージ化されると、ドハティ増幅器ダイはランドフレームの導電性フランジに接続することができ、ワイヤボンドを、ランドフレームの入力リード線及び出力リード線とドハティ増幅器ダイの適切なボンドパッドとの間に結合することができ、これらのフランジ、リード線、及びドハティ増幅器ダイを成形コンパウンド内にカプセル化することができる。空気キャビティ・パッケージ内にパッケージ化されると、絶縁フレームを導電性フランジの上面に取り付けることができ、ドハティ増幅器ダイをフレーム開口部内のフランジの上面に取り付けることができ、入力リード線及び出力リード線を絶縁フレームの上面に接続することができ、ワイヤボンドを入力リード線及び出力リード線とドハティ増幅器ダイの適切なボンドパッドとの間に結合することができ、カップを、フランジ、絶縁フレーム、リード線、ワイヤボンド、及び増幅器ダイの全体上に付加して、ドハティ増幅器ダイを空気キャビティ内に包み込むことができる。
ブロック１６０６では、ドハティ増幅器デバイス（例えば、デバイス１４００、図１４）（あるいは一部の実施形態ではベアダイ）を。ＰＣＢ（例えば、ＰＣＢ１５０１、図１５）のようなシステム基板に取り付けることによって、増幅器システムを完成させることができる。より具体的には、ドハティ増幅器デバイスの下面を導電性コイン（例えば、コイン１５０２、図１５）に接続して、接地基準及びヒートシンクをデバイスに提供することができ、デバイスの入力リード線及び出力リード線を、システム基板の対応する導電性経路（例えば、経路１５０５〜１５０７、１５７２、図１５）に接続することができる。
一実施形態によれば、追加的な構成部品（例えば、スプリッタ１５１０、図１５）をシステム基板（例えば、ＰＣＢ１５０１、図１５）に結合して、増幅器システムを完成させることができる。そして方法を終了する。
マルチパス増幅器の一実施形態は、半導体ダイと、半導体ダイと一体に形成された第１増幅器入力端子及び第２増幅器入力端子、及び出力端子と、増幅器入力端子と増幅器出力端子との間に配置された少なくとも２つの増幅器セルとを含む。少なくとも２つの増幅器セルは互いに隣接して配置されている。少なくとも２つの増幅器セルの各増幅器セルは、半導体ダイと一体に形成された第１トランジスタと、半導体ダイと一体に形成された第２トランジスタとを含む。第１トランジスタは第１トランジスタ入力端子及び第１トランジスタ出力端子を有し、第１トランジスタ入力端子は第１増幅器入力端子に結合されている。第２トランジスタは第２トランジスタ入力端子及び第２トランジスタ出力端子を有し、第２トランジスタ入力端子は第２増幅器入力端子に結合されている。各増幅器セルは、第２トランジスタ出力端子及び増幅器出力端子に結合された結合ノード、及び第１トランジスタ出力端子と結合ノードとの間に電気接続された第１位相シフト器も含む。
増幅器の他の実施形態は、半導体ダイと、半導体ダイの入力側に配置されて半導体ダイと一体に形成された第１入力信号マニホールドと、半導体ダイの入力側に配置されて半導体ダイと一体に形成された第２入力信号マニホールドと、半導体ダイの出力側に配置されて半導体ダイと一体に形成された出力信号マニホールドと、半導体ダイの入力側と出力側との間に配置された少なくとも２つの増幅器セルとを含む。少なくとも２つの増幅器セルは互いに隣接して配置されている。少なくとも２つの増幅器セルの各増幅器セルは、半導体ダイと一体に形成された第１トランジスタと、半導体ダイと一体に形成された第２トランジスタと、結合ノードと、位相シフト素子とを含む。第１トランジスタは第１トランジスタ入力端子及び第１トランジスタ出力端子を有し、第１トランジスタ入力端子は第１増幅器入力端子に結合されている。第２トランジスタは第２トランジスタ入力端子及び第２トランジスタ出力端子を有し、第２トランジスタ入力端子は第２増幅器入力端子に結合されている。結合ノードは第２トランジスタ出力端子及び増幅器出力端子に結合されている。位相シフト素子は第１トランジスタ出力端子と結合ノードとの間に電気接続されている。
追加的な実施形態によれば、上記増幅器がドハティ電力増幅器であり、第１トランジスタがキャリア増幅器またはピーキング増幅器のうちの第１のものであり、第２トランジスタがキャリア増幅器またはピーキング増幅器のうちの他のものである。他の追加的な実施形態によれば、第１トランジスタが第１の細長い電界効果トランジスタ・フィンガーであり、第２トランジスタが第２の細長い電界効果トランジスタ・フィンガーであり、位相シフト素子がインダクタである。
本明細書中に含まれる種々の図面中に示す接続線は、種々の要素間の好適な機能的関係及び／または物理的結合を表す。なお、多数の代案の、あるいは追加的な機能的関係または物理的接続が、主題の実施形態中に存在し得る。それに加えて、本明細書中では、特定の用語を参考目的のみで利用することもあり、従って限定的であることは意図せず、構造を参照する「第１」、「第２」及び他のこうした数詞は、文脈によって明らかに示されない限り、順序または順番を暗に意味しない。
本明細書中に用いる「ノード」とは、所定の信号、論理レベル、電圧、データパターン、電流、または量が存在する、あらゆる内部または外部の基準点、接続点、分岐点、導電性素子、等を意味する。さらに、２つ以上のノードを１つの物理的素子によって実現することができ（、そして、２つ以上の信号を多重化、変調、あるいは逆に、共通のノードで受信または出力されても区別することができ）る。
以上の説明は、一緒に「接続」または「結合」される素子またはノードまたは機能体を参照する。本明細書中に用いる「接続された」は、明示的断りのない限り、１つの要素が他の要素と直接連結されている（あるいは直接通じる）ことを意味し、必ずしも機械的ではない。同様に、「結合された」は、明示的断りのない限り、１つの要素が他の要素と直接または間接的に連結されている（あるいは電気的に、または他の方法で直接または間接的に通じる）ことを意味し、必ずしも機械的ではない。従って、図面中に示す概略図は、複数要素の１つの好適な構成を示すが、追加的な反転要素、デバイス、機能体、または構成要素が、図示する主題の実施形態中に存在し得る。
本明細書中に用いる「好適な」及び「例」とは、「１つの例、事例、または例示として機能する」ことを意味する。好適例または例として本明細書中に記載するあらゆる実現は、他の実現に対して必ずしも好適または有利なものとして考えるべきでない。さらに、先述した技術分野、背景、または詳細な説明中に提示したあらゆる明示的または暗示的な理論によって束縛される意図は存在しない。
以上の詳細な説明では、少なくとも１つの好適な実施形態を提示してきたが、非常に多数の変形例が存在することは明らかである。本明細書中に説明する好適な実施形態は、特許請求する主題の範囲、適用性、または構成を多少なりとも限定することを意図していないことも明らかである。むしろ、以上の詳細な説明は、説明した実施形態を実現するための好都合なロードマップ（指針）を当業者に提供する。特許請求の範囲によって規定する範囲から逸脱することなしに、要素の機能及び構成において種々の変更を行うことができることは明らかであり、この範囲は、本特許出願の出願時に既知の等価物及び予見される等価物を含む。

Claims (22)

  1. 半導体ダイと、
    前記半導体ダイと一体に形成された第１増幅器入力端子、第２増幅器入力端子、及び増幅器出力端子と、
    前記第１増幅器入力端子及び前記第２増幅器入力端子と、前記増幅器出力端子との間に、互いに隣接して配置された少なくとも２つの増幅器セルとを具えたマルチパス増幅器であって、
    前記少なくとも２つの増幅器セルの各々は、
    前記半導体ダイと一体に形成された第１トランジスタと、
    前記半導体ダイと一体に形成された第２トランジスタと、
    結合ノードと、
    第１位相シフト素子とを含み、
    前記第１トランジスタは第１トランジスタ入力端子及び第１トランジスタ出力端子を有し、該第１トランジスタ入力端子は前記第１増幅器入力端子に結合され、
    前記第２トランジスタは第２トランジスタ入力端子及び第２トランジスタ出力端子を有し、該第２トランジスタ入力端子は前記第２増幅器入力端子に結合され、
    前記結合ノードは、前記第２トランジスタ出力端子及び前記増幅器出力端子に結合され、
    前記第１位相シフト素子は、前記第１トランジスタ出力端子と前記結合ノードとの間に電気接続されているマルチパス増幅器。
  2. 前記第１位相シフト素子が第１インダクタを具え、該第１インダクタの第１端子は前記第１トランジスタ出力端子に結合され、該第１インダクタの第２端子は前記結合ノードに結合されている、請求項１に記載のマルチパス増幅器。
  3. 前記第１インダクタが、前記半導体ダイと一体に形成された螺旋状インダクタである、請求項２に記載のマルチパス増幅器。
  4. 前記第１インダクタが、前記半導体ダイの上面に結合されたディスクリート・インダクタである、請求項２に記載のマルチパス増幅器。
  5. 前記第１インダクタが、０．１ナノヘンリーから２０ナノヘンリーまでの範囲内のインダクタンス値を有する、請求項２に記載のマルチパス増幅器。
  6. 前記第１トランジスタが第１電界効果トランジスタであり、第１ドレイン領域、第１ソース領域、及び第１ゲート端子を含み、前記第１ドレイン領域と前記第１ソース領域との間に第１ドレイン−ソース静電容量が存在し、前記第１ゲート端子が前記第１トランジスタ入力端子に結合され、前記第１ドレイン領域が前記第１トランジスタ出力端子に結合され、
    前記第２トランジスタが第２電界効果トランジスタであり、第２ドレイン領域、第２ソース領域、及び第２ゲート端子を含み、前記第２ドレイン領域と前記第２ソース領域との間に第２ドレイン−ソース静電容量が存在し、前記第２ゲート端子が前記第２トランジスタ入力端子に結合され、前記第２ドレイン領域が前記第２トランジスタ出力端子に結合され、
    前記第１ドレイン−ソース静電容量、前記第２ドレイン−ソース静電容量、及び前記インダクタが９０度の位相遅延を生じさせ、該９０度の位相遅延は、前記第１ドレイン領域と前記結合ノードとの間で伝送される無線周波数信号に与えられる、請求項２に記載のマルチパス増幅器。
  7. 前記第１トランジスタが、第１トランジスタ・フィンガーを含む第１電界効果トランジスタであり、該第１トランジスタ・フィンガーは、細長い第１ドレイン領域、細長い第１ソース領域、及び細長い第１ゲート端子を具え、前記第１ゲート端子は前記第１トランジスタ入力端子に結合され、前記第１ドレイン領域は前記第１トランジスタ出力端子に結合され、
    前記第２トランジスタが、第２トランジスタ・フィンガーを含む第２電界効果トランジスタであり、該第２トランジスタ・フィンガーは、細長い第２ドレイン領域、細長い第２ソース領域、及び細長い第２ゲート端子を具え、前記第２ゲート端子は前記第２トランジスタ入力端子に結合され、前記第２ドレイン領域は前記第２トランジスタ出力端子に結合されている、請求項１に記載のマルチパス増幅器。
  8. 前記第１トランジスタ・フィンガーの第１の長さが、前記第２トランジスタ・フィンガーの第２の長さよりも短い、請求項７に記載のマルチパス増幅器。
  9. 前記第１トランジスタ・フィンガー及び前記第２トランジスタ・フィンガーが入力端を有し、該入力端は第１直線に沿って整列し、該第１直線は、前記第１トランジスタ・フィンガーの前記第１の長さ及び前記第２トランジスタ・フィンガーの前記第２の長さに直交し、前記第２トランジスタ・フィンガーが出力端を有し、該出力端は第２直線に沿って整列し、該第２直線は、前記第１トランジスタ・フィンガーの前記第１の長さ及び前記第２トランジスタ・フィンガーの前記第２の長さに直交し、前記第１位相シフト素子が前記第１トランジスタ・フィンガーの出力端と前記第２の直線との間に配置されている、請求項８に記載のマルチパス増幅器。
  10. 前記第１トランジスタ・フィンガーの第１の長さが前記第２トランジスタ・フィンガーの第２の長さにほぼ等しい、請求項７に記載のマルチパス増幅器。
  11. 前記第１トランジスタ・フィンガーと前記第２トランジスタ・フィンガーとが互いに直に隣接する、請求項７に記載のマルチパス増幅器。
  12. 前記マルチパス増幅器がドハティ電力増幅器であり、前記第１トランジスタ・フィンガーがキャリア・フィンガーであり、前記第２トランジスタ・フィンガーがピーキング・フィンガーである、請求項７に記載のマルチパス増幅器。
  13. 前記マルチパス増幅器がドハティ電力増幅器であり、前記第１トランジスタ・フィンガーがピーキング・フィンガーであり、前記第２トランジスタ・フィンガーがキャリア・フィンガーである、請求項７に記載のマルチパス増幅器。
  14. 前記増幅器セルの各々が非対称増幅器セルである、請求項１に記載のマルチパス増幅器。
  15. 前記増幅器セルの各々が対称増幅器セルである、請求項１に記載のマルチパス増幅器。
  16. 前記少なくとも２つの増幅器セルが２個から５０個までの増幅器セルを含む、請求項１に記載のマルチパス増幅器。
  17. 前記増幅器セルの各々が、
    前記半導体ダイと一体に形成された第３トランジスタと、
    第２位相シフト素子とをさらに具え、
    前記第３トランジスタは第３トランジスタ入力端子及び第３トランジスタ出力端子を有し、該第３トランジスタ入力端子は第３増幅器入力端子に結合され、
    前記第２位相シフト素子は、前記第３トランジスタ出力端子とノードとの間に電気接続され、該ノードは前記第１トランジスタ出力端子と前記第１位相シフト素子との間にある、請求項１に記載のマルチパス増幅器。
  18. １つ以上の電磁絶縁機能体をさらに具え、該電磁絶縁機能体は前記第１トランジスタと前記第２トランジスタとの間に配置されている、請求項１に記載のマルチパス増幅器。
  19. １つ以上の電磁絶縁機能体をさらに具え、該電磁絶縁機能体は、前記少なくとも２つの増幅器セルのうちの隣接する増幅器セル間に配置されている、請求項１に記載のマルチパス増幅器。
  20. 半導体ダイと、
    前記半導体ダイの入力側に配置され、前記半導体ダイと一体に形成された第１入力信号マニホールドと、
    前記半導体ダイの前記入力側に配置され、前記半導体ダイと一体に形成された第２入力信号マニホールドと、
    前記半導体ダイの出力側に配置され、前記半導体ダイと一体に形成された出力信号マニホールドと、
    前記半導体ダイの前記入力側と前記出力側との間に、互いに隣接して配置された少なくとも２つの増幅器セルとを具えた増幅器であって、
    前記少なくとも２つの増幅器セルの各々は、
    前記半導体ダイと一体に形成された第１トランジスタと、
    前記半導体ダイと一体に形成された第２トランジスタと、
    結合ノードと、
    位相シフト素子とを含み、
    前記第１トランジスタは第１トランジスタ入力端子及び第１トランジスタ出力端子を有し、該第１トランジスタ入力端子は第１増幅器入力端子に結合され、
    前記第２トランジスタは第２トランジスタ入力端子及び第２トランジスタ出力端子を有し、該第２トランジスタ入力端子は第２増幅器入力端子に結合され、
    前記結合ノードは、前記第２トランジスタ出力端子及び増幅器出力端子に結合され、
    前記位相シフト素子は、前記第１トランジスタ出力端子と前記結合ノードとの間に電気接続されている増幅器。
  21. 前記増幅器がドハティ電力増幅器であり、前記第１トランジスタがキャリア増幅器及びピーキング増幅器の一方であり、前記第２トランジスタが前記キャリア増幅器及び前記ピーキング増幅器の他方である、請求項２０に記載の増幅器。
  22. 前記第１トランジスタが第１の細長い電界効果トランジスタ・フィンガーであり、
    前記第２トランジスタが第２の細長い電界効果トランジスタ・フィンガーであり、
    前記位相シフト素子がインダクタである、請求項２０に記載の増幅器。
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