JP2021034628A - 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の実装構造、及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2021034628A
JP2021034628A JP2019155128A JP2019155128A JP2021034628A JP 2021034628 A JP2021034628 A JP 2021034628A JP 2019155128 A JP2019155128 A JP 2019155128A JP 2019155128 A JP2019155128 A JP 2019155128A JP 2021034628 A JP2021034628 A JP 2021034628A
Authority
JP
Japan
Prior art keywords
resist
bump
semiconductor device
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019155128A
Other languages
English (en)
Other versions
JP7403083B2 (ja
Inventor
大輔 櫻井
Daisuke Sakurai
大輔 櫻井
清一 糸井
Seiichi Itoi
清一 糸井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2019155128A priority Critical patent/JP7403083B2/ja
Priority to CN202010840377.3A priority patent/CN112447657A/zh
Publication of JP2021034628A publication Critical patent/JP2021034628A/ja
Priority to JP2023202443A priority patent/JP2024009340A/ja
Application granted granted Critical
Publication of JP7403083B2 publication Critical patent/JP7403083B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】実装工程において脆弱な絶縁膜を有する半導体装置に与える応力を緩和し得る半導体装置を提供する。【解決手段】複数個の上記電極パッドの上に位置するバンプと、上記バンプを覆うレジストと、上記レジストの内部に、上記バンプと上記レジストの外部とを繋ぐ空気の抜け穴と、を有する半導体装置を用いる。また、複数個の上記電極パッドの上にバンプと、上記バンプを覆うレジストと、上記バンプと空気の抜け穴で連結されたダミーバンプと、を有する半導体装置を用いる。【選択図】図1

Description

本開示は、半導体装置、半導体装置の実装構造、及び半導体装置の製造方法に関する。
近年、半導体装置の高密度化と電極端子の多ピン化との両立を進めるために、半導体装置の電極端子間の狭ピッチ化及び電極端子の面積縮小化が図られている。電極端子間が狭ピッチ化され電極端子が面積縮小化された半導体装置の実装基板への実装技術の1つとして、フリップチップ実装が知られている。 フリップチップ実装においては、突起電極が、システムLSI、メモリ、CPUなどの半導体装置の電極端子上に形成され、実装基板の電極パッドに対して圧接・加熱される。すると、電極端子が実装基板の電極パッドにバンプ接続され、半導体装置が実装基板にフリップチップ実装される。半導体装置内のトランジスタの微細化に伴い、脆弱な低誘電膜が用いられるようになり、低応力の実装が求められている。
そこで、例えば金や銅などから成る先細りの微細金属バンプを用い、フェイスダウン実装工程において先端を塑性変形させ、固相拡散により接合する工法が提案されている。この方法によれば、先細りの微細金属バンプが変形することにより応力を緩和でき、脆弱な低誘電膜を有する半導体装置に対応できる。
先細りの微細金属バンプを形成する方法としては、微粒子とキャリアガスとを噴射して金属微粒子を堆積するガスデポジション法がある。(例えば、特許文献1参照)。しかしながら、この実施の形態では、円錐状の金属バンプを形成するためには、1個ずつのバンプに対し、金属微粒子とキャリアガスをノズルから電極部に噴射しなければならない。多ピンかつ大口径のウエハへ多数のバンプを形成するには、ウエハ全面を走査させ噴射する必要があるため、長い生産時間を要する問題があった。さらに、堆積した金属膜はマスク層と同時に剥離されるため、金や白金などの高価な金属から成る金属膜を廃棄したり、回収しなければならず、生産コストが上がるといった問題もあった。
そこで、生産性が良好かつ低コストで、さらに歩留まりや信頼性を向上させるバンプ形成方法として、ネガ型レジストをオーバー露光して逆テーパ状のレジストパターンを形成し、レジストパターンをマスクとして電解めっき法によりバンプを形成する方法が提案されている(例えば、特許文献2参照)。
図7(a)〜図7(c)は、従来の実施の形態の半導体装置の製造方法を概念的に示す断面図である。まず、図7(a)に示すように、シリコン基板101上に絶縁膜102、アルミパッド103、保護膜104を形成した後、バリアメタル105を形成する。次に、ネガ型のレジスト107を塗布する。そして、レジスト107に露光マスクを押し当て、露光する。ネガ型レジストでは、光が照射された部分は現像液に溶解せず、光が照射されていない部分は現像液に溶解する。ここで、露光時間を通常より長く、すなわちオーバー露光すると、現像後に断面形状が図7(b)のように逆テーパ形状の開口部を有するレジスト107になる。次にレジスト107をマスクとして、電解めっき液により電解めっきによりレジスト107の開口部を充填し、バンプ106の形状は、図7(c)に示すように、順テーパになる。
レジスト開口部を金属で充填する方法としては、めっき以外に流体を噴出しレジスト開口部に金属流体を充填する方法が提案されている。(例えば、特許文献3)。例えば溶融はんだなどの流体を収容可能なタンクと吐出ヘッドを含むヘッド部を有し、吐出ヘッドをレジスト開口部に近付け、圧力供給手段により流体に正圧を加え、開口部に注入する。溶融はんだの凝固点まで冷却することでバンプが形成できるとされる。
国際公開第2007/114314号 特開平4−217324号公報 国際公開2016/114275号
しかしながら、狭ピッチ化が進み、レジスト開口部がますます小さくなると、微小開口部への金属充填は困難である。特に、レジスト厚が厚く開口部が微細な場合、例えば、溶融はんだを吐出し微細開口部に充填する工程において粘性流体であるはんだの押し込み抵抗や表面張力が流体の吐出圧力を上回り、開口部底部の隅々まで充填することができない問題がある。
本発明は、上記の課題に鑑み、脆弱膜を有する半導体及び回路基板側に与える応力を緩和し得る半導体装置を安定して生産することが可能な製造方法を提供することを目的とする。
上記課題を解決するため、複数個の上記電極パッドの上に位置するバンプと、上記バンプを覆うレジストと、上記レジストの内部に、上記バンプと上記レジストの外部とを繋ぐ空気の抜け穴と、を有する半導体装置を用いる。
また、複数個の上記電極パッドの上にバンプと、上記バンプを覆うレジストと、上記バンプと空気の抜け穴で連結されたダミーバンプと、を有する半導体装置を用いる。
また、複数個の電極パッド上を覆うようにアンダーバンプメタル層を形成するアンダーバンプメタル層形成工程と、
上記アンダーバンプメタル層上を覆うレジストを形成するレジスト形成工程と、
上記レジストの複数個の上記電極パッドが形成されている領域に対して、上記レジストの上面側からナノインプリント型を押し当て、上記レジストに上記電極パッドに未到達の複数個の開口部を形成するレジスト開口工程と、
上記レジストに対して、上記レジストの上面側から光エネルギーを与えた後、熱処理を施して、上記レジストを硬化させるレジスト硬化工程と、
上記レジストを現像液と反応させて、上記電極パッド側に向かうに連れて上記開口部の開口幅が拡がるように、上記開口部を上記電極パッドまで到達させる現像工程と、
上記開口部の内に金属を充填して、バンプを形成する金属充填工程と、
上記レジストを剥離する剥離工程と、を備える半導体装置の製造方法であって、
上記レジスト開口において、ナノインプリント型にレジスト開口用の突起部とは別に、空気の抜け穴用の微小突起部を形成し、バンプと接続された空気の抜け穴を形成する半導体装置の製造方法を用いる。
また、複数個の電極パッド上に経路形成用接着剤を供給する工程と
複数個の上記電極パッド上を覆うようにアンダーバンプメタル層を形成するアンダーバンプメタル層形成工程と、
上記アンダーバンプメタル層上を覆うレジストを形成するレジスト形成工程と、
上記レジストの複数個の上記電極パッドが形成されている領域に対して、上記レジストの上面側からナノインプリント型を押し当て、上記レジストに上記電極パッドに未到達の複数個の開口部を形成するレジスト開口工程と、
上記レジストに対して、上記レジストの上面側から光エネルギーを与えた後、熱処理を施して、上記レジストを硬化させるレジスト硬化工程と、
上記レジストを現像液と反応させて、上記電極パッド側に向かうに連れて上記開口部の開口幅が拡がるように、上記開口部を上記電極パッドまで到達させる現像工程と、
上記開口部内に金属を充填して、バンプを形成する金属充填工程と、
上記レジストを剥離する剥離工程と、を備える半導体装置の製造方法であって、
上記レジスト硬化工程において、上記経路形成用接着剤が揮発し、抜け穴を形成する半導体装置の製造方法を用いる。
本開示に係る半導体装置によれば、実装工程において回路基板側に与える応力を緩和することが可能である。
(a)実施の形態1に係る半導体装置の断面図、(b)実施の形態1に係る半導体装置の平面図 (a)〜(g)実施の形態1に係る半導体装置の製造方法を説明する断面図 (a)実施の形態2に係る半導体装置の断面図、(b)実施の形態2に係る半導体装置の平面図 (a)〜(g)実施の形態2に係る半導体装置の製造方法を説明する断面図 実施の形態2に係る半導体装置の変形例を説明する斜視図 (a)実施の形態2に係る半導体装置の変形例に係る断面図、(b)実施の形態2の半導体装置の変形例に係る平面図 (a)〜(c)従来技術における半導体装置の製造方法を示す断面図
本開示は、上記の問題に鑑み、多ピン化・脆弱化が進む半導体装置において、実装時の応力を緩和する突起電極を備えた半導体装置の構造及び製造方法を提供する。以下、本開示の実施の形態について図面を参照しながら説明する。
本開示の一態様における更なる利点及び効果は、明細書及び図面から明らかにされる。かかる利点及び/又は効果は、いくつかの実施の形態並びに明細書及び図面に記載された特徴によってそれぞれ提供されるが、1つ又はそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
[実施の形態1]
<半導体装置の構造>
図1(a)〜図1(b)は、実施の形態1に係る半導体装置Uの構造を説明する断面図である。
図1(a)は、実装前の半導体装置Uの構造を示す断面図である。尚、以下では、部材の位置関係を説明するため、半導体装置Uの電極パッド2が形成された面の法線方向を上方向と称して説明する。但し、当該方向は、半導体装置Uの使用時の姿勢を示すものではない。
半導体装置Uは、装置本体1上に電極パッド2、絶縁膜3、アンダーバンプメタル層4、及びバンプ5がこの順に形成された構造を有する。電極パッド2の下層には脆弱な絶縁膜11を備える。
装置本体1は、例えば、トランジスタ、整流素子、センサ素子、発光素子又は受光素子等の半導体素子である。装置本体1は、例えば、シリコン、ガリウムヒ素、ガリウムナイトライド、シリコンカーバイド、インジウムガリウムヒ素、ガリウムナイトライド、又はインジウムリン等の半導体基板中に半導体素子が形成された構造を有する。尚、装置本体1は、ディスクリートデバイスであってでもよいし、モノリシックICであってもよい。
電極パッド2は、金属から成り、例えば金、銅、アルミニウム、アルミニウムシリコン、アルミニウム銅、タングステンなどから成る。尚、電極パッド2は、装置本体1上に複数個設けられている。
電極パッド2の上には開口部を有する絶縁膜3が設けられ、絶縁膜3の上にはアンダーバンプメタル層4、アンダーバンプメタル層4の上にはバンプ5が形成され、バンプ5と電極パッド2は電気的に導通されている。尚、バンプ5は、複数個の電極パッド2それぞれの上に形成されている。さらにバンプ5と接するようにレジスト8が形成されている。レジスト8には空気の抜け穴10が形成されており、空気の抜け穴10はバンプ5と接続されている。
アンダーバンプメタル層4は導電層であり、電極パッド2と電気的に接続されるように形成され、金属充填プロセスにおいて電極として使われる層である。例えば装置本体1全面にスパッタリング、蒸着法、めっき法により導電膜を形成した後、フォトリソグラフィーにより隣接した端子間が電極パッドごとに独立するように、端子間の導電膜を除去するとよい。金属充填プロセスが溶融はんだの充填プロセスである場合、アンダーバンプメタル層4は、はんだがぬれ、はんだがぬれた後拡散するような材料を用いると良い。アンダーバンプメタル層4は、例えば、Cu、Au−Ni、Au−Cu−Ni、Auなどから成る。電極パッド2は、例えば15μmのピッチで、直径10μmである。
ここで、バンプ5は、アンダーバンプメタル層4上に、界面に隙間は無く、一体となり形成されている。バンプ5は、導電材料から成り、例えば、SnAg、SnAgCu、Sn、In、SnAgBiIn,SnSb、SnZn、SnZnBi、AuSn、SnInなどのはんだ材料から成る。
レジスト8は、感光型の絶縁性接着剤であり、例えば、化学増幅型ネガ型感光レジストである。
図1(b)は、図1(a)に示す半導体装置Uの構造を示す平面図である。バンプ5が所定の間隔で配置され、レジスト8の表面からバンプ5の頭頂部が露出している。さらに、空気の抜け穴10がバンプ5の頭頂部を取り囲むようにバンプの直径方向にバンプ中心との距離を等間隔に保ちながら複数個、例えば4個形成されている。バンプ5の頭頂部の径は、例えば5〜8μm、空気の抜け穴10の径は例えば0.5〜2μmである。なお、空気の抜け穴10は、電極パッド2に垂直方向に略平行である。
<半導体装置の製造方法>
図2(a)〜図2(f)は、実施の形態1に係る半導体装置Uの製造方法を説明する断面図である。
まず、図2(a)に示されるアンダーバンプメタル層形成工程について述べる。
装置本体1の上面には、複数個の電極パッド2が形成されている。また、電極パッド2の上には電極パッド2の一部が露出するような開口部を有する絶縁膜3が形成されている。絶縁膜3は、例えばプラズマCVD、又は溶液のスピンコートで膜形成されている。絶縁膜3は、その後、熱処理された後、フォトリソグラフィ工程により開口部が形成される。これにより、絶縁膜3に形成された開口部から、電極パッド2の上面が露出した状態となる。
さらに、絶縁膜3及び電極パッド2の露出部を覆うようにアンダーバンプメタル層4を形成する。半導体装置Uは、例えばウエハの形態で供給される。例えば6インチ、8インチ、又は12インチの円形である。
アンダーバンプメタル層4は、薄い導電層であり、複数個の電極パッド2を覆うように装置本体1の上面全面に形成され、金属充填プロセスにおいて電極として使われる層である。金属充填プロセスが電気めっき形成プロセスである場合、アンダーバンプメタル層4は、電気めっきを形成するための下地層としても使われる。アンダーバンプメタル層4の材質は、例えば、Ni、W、Cr、Cu、Co、Ti、Auなどであってもよい。アンダーバンプメタル層4の厚みは、例えば、0.02〜2μmであってもよい。
図2(b)に、示されるレジスト形成工程について述べる。
アンダーバンプメタル層4が形成された後、アンダーバンプメタル層4の上にレジスト8が形成される。レジスト8は、例えば、スピンコート、バーコーター、スプレー、ジェットディスペンス等を用い、膜が均一になるように形成される。
次に、図2(c)に示されるレジスト開口工程について述べる。ナノインプリント型9に設けられた第1突起部9aと第2突起部9bの位置と半導体装置Uに設けられた電極パッド2の位置が合うように位置合わせを行い、第1突起部9aと第2突起部9bとを加熱・加圧手段によって軟化したレジスト8中に押し込む。さらに、ナノインプリント型9を、第1突起部9a、第2突起部9bと電極パッド2の間にレジスト8が残存する位置で止める。次に、ナノインプリント型9を引き上げ、レジスト8に第1開口部8a、第2開口部8bを形成させる(図2(d)参照)。ナノインプリント型9によって形成された第1開口部8aと第2開口部8bとは、垂直に開口している。尚、ナノインプリント型9は、複数個の電極パッド2それぞれに対応する位置に第1開口部8aが形成されるように、複数個の第1突起部9aを有している。そして、ナノインプリント型9によって形成された複数個の第1開口部8aと第2開口部8bとは、それぞれ、同一形状に形成される。
ここで、ナノインプリント型9は、レジスト8に形成される第1開口部8a、第2開口部8bと同等の寸法・形状の第1突起部9aと第2突起部9bとが片面に所定の間隔で設けられている転写用の型である。ナノインプリント型9には、電極パッド2に対向する位置に、第1突起部9aと第2突起部9bとが形成されている。第1突起部9aと第2突起部9bの形状は、例えば、円、四角形、八角形であってもよい。
ナノインプリント型9は、例えば、石英、ガラス、電鋳ニッケル、シリコン及びシリコーン樹脂の1つから形成されてもよく、また、複数を積層して形成されてもよい。例えば、ナノインプリント型9の上面に柔軟なシリコーン樹脂を用いると、半導体装置Uの反り・うねりを吸収することができ、好適である。ナノインプリント型9は、例えば、原版を作製した後、ナノインプリント型9の材料を流動させ硬化させることにより形成されてもよい。
ここで、作製される原版は、レジスト8に形成される第3開口部8cの間隔と等しい間隔で、第3開口部8cの開口径と同等の寸法の、複数の凹部を有する。原版は、例えば、シリコン、石英、又はガラスを、エッチングないしは放電加工することにより形成されてもよい。ナノインプリント型9の外形寸法は、半導体装置Uの外形寸法よりも大きければよい。また、ナノインプリント型9の形状は、例えば、矩形である。
次に、図2(d)に示されるレジスト硬化工程について述べる。図2(d)に示されるように、第3開口部8cが形成されたレジスト8全面に、レジスト8が反応する光エネルギーが与えられる。まず、レジスト8に光、例えば紫外線光を照射した後、レジスト8を加熱する。ここで、レジスト8において、レジスト8の上面に近い部分はアンダーバンプメタル層4に近い部分に比べて光エネルギー照射量が多いため、酸発生剤が多く反応し酸濃度が高くなる。次に、加熱手段により、架橋反応を発生させる。酸濃度に伴い、レジスト8の上面に近いほど架橋度は高くなり、アンダーバンプメタル層4に近いほど架橋度は低くなる。ここで、加熱手段としては、例えば、バッチ型オーブン、リフロー炉、誘導加熱、赤外線加熱、ホットプレートなどが用いられる。
次に、図2(e)に示される現像工程において、半導体装置Uが現像液に浸漬される。現像液が第1開口部8aに入り込むことにより、レジスト8の第1開口部8aの内壁の溶解が進み、底面方向に開口幅を拡大しながら逆テーパ状の第1開口部8aを形成する。
ここで、レジスト硬化工程において、光の到達量はレジスト8表面よりも第1開口部8a内部の方が低いため、レジスト8表面よりも第1開口部8aの内部の方が酸の発生量が少なくなり、レジスト8の架橋度が低くなる。そのため、第1開口部8aの内壁の方がレジスト8よりも溶解が促進される。
現像工程による第1開口部8aの形成工程については詳細を後述する。ここで、現像液は、レジスト8を溶解する作用を有する。現像液は、例えば、テトラメチルアンモニウムヒドロキシド、トリメチル−2−ヒドロキシエチルアンモニウムハイドロオキサイド水溶液であってもよい。さらに、第1開口部8a、8b、8cに入り込んだ現像液の残渣が、洗浄液により除去される。洗浄液は、例えば、純水である。一方、第2開口部8bは第1開口部8aよりも狭く現像液が入り込む量が少ないため、第1開口部8aに比べ第2開口部8bの穴の拡がり径は小さい。
次に、図2(f)に示される金属充填工程において半導体装置Uのレジスト8と接するように金属充填ユニット20を配置する。金属充填ユニット20は、溶融金属24が入ったタンク21と圧力発生源22と駆動制御装置23とから成る。駆動制御装置23によってタンク21の開口部とレジスト8の第1開口部8aの位置が合うようにタンク21の位置を移動させた後、圧力発生源22からタンク21に圧力を加えると、タンク21の先端から溶融金属24が供給され第1開口部8aは溶融金属24で充填される。溶融金属24は、例えば、はんだ、インジウム、金―スズなどの材料が用いられる。
図2(g)に示される冷却工程において、溶融金属24が凝固点以下に冷却されると、先鋭形状のバンプ5が形成される。
ここで、金属充填工程について説明する。溶融金属24を第1開口部8aに加圧注入する時に圧力の抜け穴である第2開口部8bから、圧縮された空気が通り抜ける。その後、溶融金属24はアンダーバンプメタル層4に濡れ拡がり、第1開口部8aの底面まで充填される。一方、溶融金属24は粘性を持った流体のため微小な空気の抜け穴である第2開口部8bには充填されず、空気の抜け道として残る。
<効果>
以上のように、本発明の実施の形態によれば、レジスト開口形状が微小なテーパ形状であっても、底部まで安定して充填することが可能になる。これによって、先端部が尖ったバンプを形成することができ、脆弱な半導体であっても、応力を緩和しながら接合することができる。
[実施の形態2]
実施の形態2は、空気の抜け穴が平面方向(電極パッド2に略平行)に接続されている点で実施の形態1と異なる。説明しない事項は実施の形態1と同様である。
<半導体装置の構造>
図3(a)〜図3(b)は、実施の形態2に係る半導体装置Uの構造を説明する概念図である。
図3(a)は半導体装置Uの断面図、図3(b)は半導体装置Uの平面図である。
図3(a)に示されるように、半導体装置Uは、装置本体1上に電極パッド2、絶縁膜3、アンダーバンプメタル層4、及びバンプ5ないしはダミーバンプ15がこの順に形成された構造を有する。電極パッド2の下層には脆弱な絶縁膜11を備える。
装置本体1は、例えば、半導体素子である。
電極パッド2は、金属から成り、例えば金、銅、アルミニウム、アルミニウムシリコン、アルミニウム銅、タングステンなどから成る。尚、電極パッド2は、装置本体1上に複数個設けられている。
電極パッド2の上にはアンダーバンプメタル層4、アンダーバンプメタル層4の上にはバンプ5が形成され、バンプ5と電極パッド2は電気的に導通されている。尚、バンプ5は、電極パッド2の上に複数個、例えば8個形成されている。さらにバンプ5を覆うにレジスト8が形成されている。レジスト8の内部には空気の抜け穴10が形成されており、空気の抜け穴10はバンプ5と接続されている。空気の抜け穴10は、空洞であっても、バンプ5と同一材料の金属が充填されていてもよい。さらに、ダミーバンプ15が同一の電極パッド2上に設けられている。ダミーバンプ15とバンプ5とは、空気の抜け穴10を通じて接続されている。
<半導体装置の製造方法>
図4(a)〜図4(f)は、実施の形態2に係る半導体装置Uの製造方法を説明する断面図である。
図4(a)に示されるように、経路形成用接着剤塗布工程において、経路形成用接着剤13を材料供給手段によって供給する。例えば、材料供給手段としては、ディスペンサ、スクリーン印刷機、マスクを用いた蒸着などを用いるとよい。経路形成用接着剤13を光または加熱手段により硬化または乾燥する。
経路形成用接着剤13は、レジスト8の硬化温度よりも沸点が低い成分を含んでいて、光または熱硬化型の接着剤ないしは親水材料である。光または熱硬化型の接着剤としては、例えば、エタノール、アルコール、グリコールエーテル、トルエン、キシレンなどの溶剤成分、アクリル、エポキシ、ウレタンなどの樹脂成分、無機フィラー、有機フィラーなどの絶縁フィラー成分などから成るとよい。親水材料は、例えば2,3−ジヒドロキシプロピルメタクリレート、ポリビニルアルコール、ポリミソキシオリゴエチレングリコールメタクリレート、カルボン酸塩、スルホン酸塩などを含む親水性ポリマーから成る。以下の工程を、光硬化型の接着剤を例に説明する。
図4(b)に示されるように、レジスト供給工程において、揮発性の経路形成用接着剤13を覆うように、例えばスピンコート、スクリーン印刷、ディスペンスによりレジスト8を供給する。レジスト8に紫外線照射または加熱手段により、硬化させる。
さらに、図4(c)に示されるように、ナノインプリント工程において、第1突起部9aが複数個設けられたナノインプリント型9をレジスト8に押し当てた後、剥離する。
さらに、図4(d)に示されるレジスト硬化工程において、光照射手段によりレジスト8に光を照射すると、レジスト8中に含まれた酸発生剤が反応し、酸が発生する。加熱手段によりレジスト8内で酸を拡散させ、レジスト8中に含まれた架橋剤と反応し架橋反応を促進する。ここで、加熱手段により、経路形成用接着剤13は揮発し、空気の抜け穴10が形成される。
次に、図4(e)に示される現像工程において、現像液によりレジスト開口孔は拡がり逆テーパ形状のレジスト開口部が形成される。
さらに、図4(f)に示される金属充填工程において、金属充填ユニット20を用いて、第1開口部8aに金属を充填しバンプ5を形成する。ここで、金属充填時に、空気は、空気の抜け穴10を通った後、ダミーバンプ15を通過し空気中に排出される。
次に、経路形成用接着剤が親水性ポリマーを用いた場合の工程について説明する。経路形成用接着剤は、上記工程と同様に供給した後、乾燥させる。経路形成用接着剤が描画されたパターンのみ親水機能が生じる。さらに、現像工程において、現像液が親水機能が発現したパターン部に浸透していき、溶解することで、空気の抜け穴10が形成される。
本発明の実施の形態によれば、より微小な逆テーパ開口部への金属充填が可能になる。
<実施の形態2における変形例>
図5は、実施の形態2に係る半導体装置Uの構造を説明する立体図である。
半導体装置Uには、複数個の電極パッド2上にそれぞれバンプ5が形成されている。バンプ5に隣接し、ダミーパッド25が形成されている。上記実施の形態2における製造方法と同様に空気の抜け穴10を伴うバンプを形成した後、レジスト8を剥離することにより、上記構造が形成される。ここで、電極パッド2が独立されて設けられた点で上記実施の形態2と異なる。
図6は、実施の形態2の変形例に係る半導体装置Uの製造方法におけるはんだ充填工程を説明する概念図である。図6(a)のように、図6(a)は半導体装置Uの断面図、図6(b)は半導体装置Uの平面図である。
図6(a)に示されるように、半導体装置Uは、装置本体1上に電極パッド2、絶縁膜3、アンダーバンプメタル層4、及びバンプ5ないしはダミーバンプ15がこの順に形成された構造を有する。電極パッド2の下層には脆弱な絶縁膜11を備える。
装置本体1は、例えば、半導体素子である。
電極パッド2は、金属から成り、例えば金、銅、アルミニウム、アルミニウムシリコン、アルミニウム銅、タングステンなどから成る。尚、電極パッド2は、装置本体1上に複数個設けられている。
電極パッド2の上にはアンダーバンプメタル層4、アンダーバンプメタル層4の上にはバンプ5が形成され、バンプ5と電極パッド2は電気的に導通されている。尚、バンプ5は、電極パッド2の上に1個ずつ形成されている。さらにバンプ5を覆うにレジスト8が形成されている。レジスト8の内部には空気の抜け穴10が形成されており、空気の抜け穴10はバンプ5と接続されている。空気の抜け穴10は、空洞であっても、バンプ5と同一材料の金属が充填されていてもよい。さらに、ダミーバンプ15が同一平面のダミーパッド25上に設けられている。ダミーバンプ15とバンプ5とは、空気の抜け穴10を通じて接続されている。
図6(b)のように、電極パッド2はダミーパッド25を含め、一定の距離間隔で配置されており、隣接するパッド2間は直線形状の空気の抜け穴10によって接合されており、さらにダミーパッド25に繋がる経路が形成されている。最もダミーパッド25から離れた位置から順に溶融はんだを充填すると、ダミーバンプ15から空気を逃がすことができる。ダミーバンプ15を配置することによってダミーバンプ15は、第1開口部8aと同じ形状・寸法で形成されるため、レジスト開口工程と同時にダミーバンプ15を形成することができる。そのために、ダミーバンプを形成するための生産工程が不要になり、生産性を向上することができる。
<効果>
以上のように、実施の形態2によれば、より微小な突起状バンプを形成することが可能となり、半導体装置Uを回路基板に実装する際、半導体装置U内の絶縁膜11に対して作用する応力をより一層緩和することが可能である。これによって、製造歩留まりを向上することが可能になる。
上記の説明において金属充填工程は、溶融はんだの充填としたが、これに限られない。ナノペースト、導電ペーストやめっきの充填であっても、同様の効果が得られる。
本開示に係る半導体装置によれば、実装工程において半導体装置に与える応力を緩和することが可能である。
1 装置本体
2 電極パッド
3 絶縁膜
4 アンダーバンプメタル層
5 バンプ
8 レジスト
8a 第1開口部
8b 第2開口部
8c 第3開口部
9 ナノインプリント型
9a 第1突起部
9b 第2突起部
U 半導体装置
10 空気の抜け穴
11 絶縁膜
13 経路形成用接着剤
15 ダミーバンプ
20 金属充填ユニット
21 タンク
22 圧力発生源
23 駆動制御装置
24 溶融金属
25 ダミーパッド
IC モノリシック
101 シリコン基板
102 絶縁膜
103 アルミパッド
104 保護膜
105 バリアメタル
106 バンプ
107 レジスト

Claims (8)

  1. 複数個の電極パッドの上に位置するバンプと、
    前記バンプを覆うレジストと、
    前記レジストの内部に、前記バンプと前記レジストの外部とを繋ぐ空気の抜け穴と、を有する半導体装置。
  2. 前記空気の抜け穴は、前記バンプの周囲に複数個設けられた請求項1記載の半導体素子。
  3. 前記空気の抜け穴は、電極パッドに略垂直である請求項1又は2記載の半導体素子。
  4. 複数個の前記電極パッドの上にバンプと、
    前記バンプを覆うレジストと、
    前記バンプと空気の抜け穴で連結されたダミーバンプと、を有する半導体装置。
  5. 前記ダミーバンプは、複数の前記バンプと前記空気の抜け穴で接続される請求項4記載の半導体素子。
  6. 前記空気の抜け穴は、電極パッドに略平行である請求項4又は5記載の半導体素子。
  7. 複数個の電極パッド上を覆うようにアンダーバンプメタル層を形成するアンダーバンプメタル層形成工程と、
    前記アンダーバンプメタル層上を覆うレジストを形成するレジスト形成工程と、
    前記レジストの複数個の前記電極パッドが形成されている領域に対して、前記レジストの上面側からナノインプリント型を押し当て、前記レジストに前記電極パッドに未到達の複数個の開口部を形成するレジスト開口工程と、
    前記レジストに対して、前記レジストの上面側から光エネルギーを与えた後、熱処理を施して、前記レジストを硬化させるレジスト硬化工程と、
    前記レジストを現像液と反応させて、前記電極パッド側に向かうに連れて前記開口部の開口幅が拡がるように、前記開口部を前記電極パッドまで到達させる現像工程と、
    前記開口部の内に金属を充填して、バンプを形成する金属充填工程と、
    前記レジストを剥離する剥離工程と、を備える半導体装置の製造方法であって、
    前記レジスト開口において、ナノインプリント型にレジスト開口用の突起部とは別に、空気の抜け穴用の微小突起部を形成し、バンプと接続された空気の抜け穴を形成する半導体装置の製造方法。
  8. 複数個の電極パッド上に経路形成用接着剤を供給する工程と
    複数個の前記電極パッド上を覆うようにアンダーバンプメタル層を形成するアンダーバンプメタル層形成工程と、
    前記アンダーバンプメタル層上を覆うレジストを形成するレジスト形成工程と、
    前記レジストの複数個の前記電極パッドが形成されている領域に対して、前記レジストの上面側からナノインプリント型を押し当て、前記レジストに前記電極パッドに未到達の複数個の開口部を形成するレジスト開口工程と、
    前記レジストに対して、前記レジストの上面側から光エネルギーを与えた後、熱処理を施して、前記レジストを硬化させるレジスト硬化工程と、
    前記レジストを現像液と反応させて、前記電極パッド側に向かうに連れて前記開口部の開口幅が拡がるように、前記開口部を前記電極パッドまで到達させる現像工程と、
    前記開口部の内に金属を充填して、バンプを形成する金属充填工程と、
    前記レジストを剥離する剥離工程と、を備える半導体装置の製造方法であって、
    前記レジスト硬化工程において、前記経路形成用接着剤が揮発し、抜け穴を形成する半導体装置の製造方法。
JP2019155128A 2019-08-28 2019-08-28 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法 Active JP7403083B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019155128A JP7403083B2 (ja) 2019-08-28 2019-08-28 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
CN202010840377.3A CN112447657A (zh) 2019-08-28 2020-08-19 半导体装置以及半导体装置的制造方法
JP2023202443A JP2024009340A (ja) 2019-08-28 2023-11-30 半導体装置の製造方法および製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019155128A JP7403083B2 (ja) 2019-08-28 2019-08-28 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023202443A Division JP2024009340A (ja) 2019-08-28 2023-11-30 半導体装置の製造方法および製造装置

Publications (2)

Publication Number Publication Date
JP2021034628A true JP2021034628A (ja) 2021-03-01
JP7403083B2 JP7403083B2 (ja) 2023-12-22

Family

ID=74677731

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019155128A Active JP7403083B2 (ja) 2019-08-28 2019-08-28 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
JP2023202443A Pending JP2024009340A (ja) 2019-08-28 2023-11-30 半導体装置の製造方法および製造装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023202443A Pending JP2024009340A (ja) 2019-08-28 2023-11-30 半導体装置の製造方法および製造装置

Country Status (2)

Country Link
JP (2) JP7403083B2 (ja)
CN (1) CN112447657A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119700A1 (ja) * 2021-12-21 2023-06-29 パナソニックIpマネジメント株式会社 バンプ製造方法及びそれに用いるインプリント型

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214418A (ja) * 1998-01-20 1999-08-06 Oki Electric Ind Co Ltd 半導体装置の半田バンプの形成方法
JP2009220493A (ja) * 2008-03-18 2009-10-01 Nec Electronics Corp 金属ペースト印刷方法およびメタルマスク
JP2019102763A (ja) * 2017-12-08 2019-06-24 パナソニックIpマネジメント株式会社 半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015079648A1 (ja) 2013-11-29 2015-06-04 パナソニックIpマネジメント株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214418A (ja) * 1998-01-20 1999-08-06 Oki Electric Ind Co Ltd 半導体装置の半田バンプの形成方法
JP2009220493A (ja) * 2008-03-18 2009-10-01 Nec Electronics Corp 金属ペースト印刷方法およびメタルマスク
JP2019102763A (ja) * 2017-12-08 2019-06-24 パナソニックIpマネジメント株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119700A1 (ja) * 2021-12-21 2023-06-29 パナソニックIpマネジメント株式会社 バンプ製造方法及びそれに用いるインプリント型

Also Published As

Publication number Publication date
JP2024009340A (ja) 2024-01-19
CN112447657A (zh) 2021-03-05
JP7403083B2 (ja) 2023-12-22

Similar Documents

Publication Publication Date Title
US6190940B1 (en) Flip chip assembly of semiconductor IC chips
US5819406A (en) Method for forming an electrical circuit member
US7002250B2 (en) Semiconductor module
US6586322B1 (en) Method of making a bump on a substrate using multiple photoresist layers
US5746868A (en) Method of manufacturing multilayer circuit substrate
CN107134414B (zh) 半导体装置及其制造方法、倒装芯片型半导体装置及其制造方法
US7410090B2 (en) Conductive bonding material fill techniques
US7694869B2 (en) Universal mold for injection molding of solder
US20090196000A1 (en) System, apparatus, and method for advanced solder bumping
JP2024009340A (ja) 半導体装置の製造方法および製造装置
KR20240023575A (ko) 반도체 장치의 제조 방법
JP2001332658A (ja) 半導体集積回路装置およびその製造方法
US20070155154A1 (en) System and method for solder bumping using a disposable mask and a barrier layer
JP5672652B2 (ja) 半導体素子用基板の製造方法および半導体装置
TWI788520B (zh) 半導體裝置的製造方法、半導體裝置的製造裝置、及半導體裝置
US20210066239A1 (en) Packaged semiconductor devices with uniform solder joints
KR20020062346A (ko) 범프 형성방법 및 범프 형성장치
JP7194921B2 (ja) 半導体装置の製造方法
WO2024116844A1 (ja) 半導体装置及びその製造方法
JP7357243B2 (ja) 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
US20230089483A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP2007095894A (ja) 半導体装置及びその製造方法
JPH10112474A (ja) 半導体装置、半導体装置の製造方法、接点の形成方法、および電子装置の製造方法
JP2011119453A (ja) 突起電極、電子装置、半導体装置、及び電子装置の製造方法
JP2009059771A (ja) ウエハレベルチップサイズパッケージ及びその製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20211019

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20211025

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231130

R151 Written notification of patent or utility model registration

Ref document number: 7403083

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151