JP2021034543A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１絶縁部と、第２電極と、ゲート電極と、第２絶縁部と、第３電極と、を有する。第２電極は、第１絶縁部中に設けられ、第２方向において第１半導体領域と対向する部分を有する。ゲート電極は、第１絶縁部中に設けられ、第２方向においてゲート絶縁層を介して第２半導体領域と対向し、第２電極と電気的に分離されている。第２絶縁部は、第１絶縁部と連なる。第２絶縁部の第１方向における長さは、第１半導体領域と第２電極との間の第１絶縁部の厚さよりも長い。第２絶縁部の第２方向における長さは、第１絶縁部の厚さの２倍よりも短い。第３電極は、第２半導体領域、第３半導体領域、及び第２電極と電気的に接続されている。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられている。半導体装置のオン抵抗は、低いことが望ましい。
特開２０１０−１４７４７５号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１絶縁部と、第２電極と、ゲート電極と、第２絶縁部と、第３電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。前記第１絶縁部は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並んでいる。前記第２電極は、前記第１絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有する。前記ゲート電極は、前記第１絶縁部中に設けられ、前記第２方向においてゲート絶縁層を介して前記第２半導体領域と対向し、前記第２電極と電気的に分離されている。前記第２絶縁部は、前記第１絶縁部と連なる。前記第２絶縁部の前記第１方向における長さは、前記第１半導体領域と前記第２電極との間の前記第１絶縁部の厚さよりも長い。前記第２絶縁部の前記第２方向における長さは、前記第１絶縁部の厚さの２倍よりも短い。前記第３電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第２電極と電気的に接続されている。
第１実施形態に係る半導体装置を表す平面図である。 図１のII−II断面を含む斜視断面図である。 図２のフィールドプレート電極近傍を拡大した断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１１の部分XIIを表す平面図である。 図１２のXIII−XIII断面図である。 図１２のXIV−XIV断面図である。 図１２のXV-XV断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のII−II断面を含む斜視断面図である。
第１実施形態に係る半導体装置は、例えばＭＯＳＦＥＴである。図１及び図２に表したように、第１実施形態に係る半導体装置１００は、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ｐ＋形コンタクト領域５、ゲート電極１０、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、ソース電極１３（第３電極）、ゲートパッド１４、第１絶縁部２１、第２絶縁部２２、及び接続部３１を有する。
以下の各実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極１１からｎ−形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極１１からｎ−形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極１１とｎ−形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソース電極１３及びゲートパッド１４が設けられている。ソース電極１３とゲートパッド１４は、互いに電気的に分離されている。図１では、ソース電極１３の下に設けられたゲート電極１０がドットを付して表されている。図１に表したように、ゲート電極１０は第２方向Ｄ２において複数設けられ、各ゲート電極１０が第３方向Ｄ３に延びている。この例では、第３方向Ｄ３は、第２方向Ｄ２に対して垂直である。
図２に表したように、半導体装置１００の下面には、ドレイン電極１１が設けられている。ドレイン電極１１の上には、ｎ＋形ドレイン領域４を介してｎ−形ドリフト領域１が設けられている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域４を介してドレイン電極１１と電気的に接続されている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域５は、ｐ形ベース領域２の上に選択的に設けられている。
第１絶縁部２１は、第２方向Ｄ２において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と並んでいる。ゲート電極１０及びＦＰ電極１２は、第１絶縁部２１中に設けられている。ＦＰ電極１２は、第２方向Ｄ２においてｎ−形ドリフト領域１と対向している。ゲート電極１０は、ＦＰ電極１２の上に設けられている。ゲート電極１０は、第２方向Ｄ２において、第１絶縁部２１の一部であるゲート絶縁層１０ａを介して、ｐ形ベース領域２と対向している。半導体装置１００では、ゲート電極１０は、ゲート絶縁層１０ａを介してｎ−形ドリフト領域１の一部及びｎ＋形ソース領域３の一部とさらに対向している。ゲート電極１０とＦＰ電極１２との間には、第１絶縁部２１の一部が設けられている。これにより、ゲート電極１０とＦＰ電極１２は、互いに電気的に分離されている。
第２絶縁部２２は、第１絶縁部２１の下に設けられ、第１絶縁部２１と連なっている。ＦＰ電極１２は、第１絶縁部２１の中にのみ設けられている。すなわち、ＦＰ電極１２は、第２絶縁部２２の中には設けられていない。
ソース電極１３は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域５、及びゲート電極１０の上に設けられ、ｎ＋形ソース領域３、ｐ＋形コンタクト領域５、ＦＰ電極１２と電気的に接続されている。半導体装置１００では、１つのｐ形ベース領域２の上に、１つのｐ＋形コンタクト領域５及び２つのｎ＋形ソース領域３が設けられている。ｐ＋形コンタクト領域５は、ｎ＋形ソース領域３よりも下方に位置している。接続部３１の一部は、第２方向Ｄ２において、ｎ＋形ソース領域３同士の間に位置する。ｎ＋形ソース領域３及びｐ＋形コンタクト領域５は、接続部３１を介して、ソース電極１３と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域５及び接続部３１を介してソース電極１３と電気的に接続されている。ゲート電極１０は、ソース電極１３とは電気的に分離され、ゲートパッド１４と電気的に接続されている。
例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域５、ゲート電極１０、ＦＰ電極１２、第１絶縁部２１、及び第２絶縁部２２は、第２方向Ｄ２において複数設けられ、それぞれが、第３方向Ｄ３に延びている。また、ｎ−形ドリフト領域１は、第１部分１ａ及び第２部分１ｂを有する。第１部分１ａは、第２方向Ｄ２において隣り合う第１絶縁部２１同士の間に位置する。第２部分１ｂは、第２方向Ｄ２において隣り合う第２絶縁部２２同士の間に位置する。複数の第１部分１ａと複数の第１絶縁部２１が、第２方向Ｄ２において交互に設けられている。複数の第２部分１ｂと複数の第２絶縁部２２が、第２方向Ｄ２において交互に設けられている。
図３は、図２のＦＰ電極１２近傍を拡大した断面図である。
図３に表したように、第２絶縁部２２の第１方向Ｄ１における長さＬ１は、ｎ−形ドリフト領域１とＦＰ電極１２との間の第１絶縁部２１の厚さＴ１よりも長い。また、第２絶縁部２２の第２方向Ｄ２における長さＬ２は、厚さＴ１の２倍よりも短い。長さＬ２が第１方向Ｄ１において変化している場合、第２方向Ｄ２において最も長い部分の長さを、長さＬ２として用いる。
第１絶縁部２１と第２絶縁部２２の境界は、例えば以下のように定めることができる。
第１絶縁部２１は、一対の側面Ｓ１及び一対の湾曲面Ｓ２を有する。第２絶縁部２２は、一対の側面Ｓ３を有する。側面Ｓ１は、第１方向Ｄ１に沿う。すなわち、側面Ｓ１の第１方向Ｄ１に対する傾きは、側面Ｓ１の第２方向Ｄ２に対する傾きよりも小さい。湾曲面Ｓ２の上端は、第１方向Ｄ１に沿い、側面Ｓ１と連なる。湾曲面Ｓ２の下端は、第２方向Ｄ２に沿い、側面Ｓ３と連なる。すなわち、湾曲面Ｓ２の第１方向Ｄ１に対する傾きは、下方に向かうほど、大きくなっている。一方、側面Ｓ３の上端の第１方向Ｄ１に対する傾きは、側面Ｓ３の上端の第２方向Ｄ２に対する傾きよりも小さい。従って、湾曲面Ｓ２と側面Ｓ３との間には、第１方向Ｄ１に対する傾きが第２方向Ｄ２に対する傾きよりも小さくなる点Ｐが存在する。一対の湾曲面Ｓ２と一対の側面Ｓ３との間で、それぞれ点Ｐを求める。これらの点Ｐを結んで得られる面を、第１絶縁部２１と第２絶縁部２２の境界と定義できる。第２絶縁部２２の長さＬ１は、この境界を基準にして求めることができる。
第２絶縁部２２の長さＬ２が厚さＴ１の２倍より短いと、長さＬ２は、第１絶縁部２１の第１方向Ｄ１における長さＬ３よりも短い。このため、ｎ−形ドリフト領域１については、図２に表したように、第２部分１ｂの第２方向Ｄ２における長さＬ４が、第１部分１ａの第２方向Ｄ２における長さＬ５よりも長い。長さＬ４及びＬ５のそれぞれが第１方向Ｄ１において変化している場合、第２方向Ｄ２において最も長い部分の長さを、それぞれ長さＬ４及びＬ５として用いる。
半導体装置１００の動作について説明する。
ソース電極１３に対してドレイン電極１１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１３からドレイン電極１１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極１３に対してドレイン電極１１に印加される正電圧が増大する。正電圧の増大により、第１絶縁部２１とｎ−形ドリフト領域１との界面からｎ−形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ＋形ドレイン領域４、及びｐ＋形コンタクト領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及びＦＰ電極１２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁部２１及び第２絶縁部２２は、酸化シリコンなどの酸化物系の絶縁材料を含む。
ドレイン電極１１、ソース電極１３、及びゲートパッド１４は、アルミニウム又は銅などの金属を含む。
接続部３１は、タングステンなどの金属を含む。
第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図４〜図８は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。図４〜図８は、第１方向Ｄ１及び第２方向Ｄ２に平行な断面における製造工程を表す。
ｎ＋形半導体層４ｓと、ｎ−形半導体層１ｓと、を有する半導体基板Ｓｕｂを用意する。ｎ−形半導体層１ｓの上に絶縁層ＩＬ１を形成し、フォトリソグラフィにより絶縁層ＩＬ１をパターニングする。絶縁層ＩＬ１をマスクとして用いて、ｎ−形半導体層１ｓの一部を除去し、図４（ａ）に表したように開口ＯＰ１を形成する。開口ＯＰ１は、第２方向Ｄ２において複数形成され、各開口ＯＰ１が第３方向Ｄ３に延びている。
熱酸化により、複数の開口ＯＰ１の内面に沿って、複数の絶縁層ＩＬ２をそれぞれ形成する。反応性イオンエッチング（ＲＩＥ）などの異方性エッチングにより、開口ＯＰ１の側面に設けられた絶縁層ＩＬ２を残しつつ、開口ＯＰ１の底部に設けられた絶縁層ＩＬ２を除去する。これにより、図４（ｂ）に表したように、開口ＯＰ１の底部にてｎ−形半導体層１ｓが露出する。
絶縁層ＩＬ１及びＩＬ２をマスクとして用いて、開口ＯＰ１の底部に露出したｎ−形半導体層１ｓを除去する。これにより、図５（ａ）に表したように、開口ＯＰ１の底部に、開口ＯＰ２が形成される。開口ＯＰ２の幅（第２方向Ｄ２における寸法）Ｗ２は、開口ＯＰ１の幅Ｗ１よりも狭い。また、開口ＯＰ２の幅Ｗ２は、後に形成される絶縁層ＩＬ３の厚さＴ２の２倍よりも狭い。
絶縁層ＩＬ１及びＩＬ２を除去する。これにより、絶縁層ＩＬ１及びＩＬ２に覆われていたｎ−形半導体層１ｓの表面が露出する。熱酸化により、図５（ｂ）に表したように、ｎ−形半導体層１ｓの表面に沿って絶縁層ＩＬ３を形成する。絶縁層ＩＬ３は、化学気相堆積（ＣＶＤ）により形成しても良い。上述した通り、開口ＯＰ２の幅Ｗ２は、絶縁層ＩＬ３の厚さＴ２の２倍よりも狭い。このため、開口ＯＰ２の両側面から第２方向Ｄ２に沿って形成される絶縁層ＩＬ３により、開口ＯＰ２が埋め込まれる。絶縁層ＩＬ３の厚さＴ２は、図３に表した第１絶縁部２１の厚さＴ１と対応し、厚さＴ１と実質的に同じである。
絶縁層ＩＬ３の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、それぞれの開口ＯＰ１の内側にＦＰ電極１２を形成する。図６（ａ）に表したように、絶縁層ＩＬ３の上に、複数のＦＰ電極１２を覆う絶縁層ＩＬ４を形成する。
絶縁層ＩＬ３及びＩＬ４の上面を後退させる。これにより、ｎ−形半導体層１ｓの表面の一部及びｐ形ベース領域２の表面が露出する。熱酸化により、図６（ｂ）に表したように、露出したｎ−形半導体層１ｓ及びｐ形ベース領域２の表面に沿って絶縁層ＩＬ５を形成する。
絶縁層ＩＬ５の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、それぞれの開口ＯＰ１の内側にゲート電極１０を形成する。ｎ−形半導体層１ｓの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。このとき、ゲート電極１０の下端は、ｎ−形半導体層１ｓとｐ形ベース領域２との界面よりも下方に位置する。ｐ形ベース領域２の表面にｎ形不純物をイオン注入し、図７（ａ）に表したように、ｎ＋形ソース領域３を形成する。
絶縁層ＩＬ５の上に、複数のゲート電極１０を覆う絶縁層ＩＬ６を形成する。絶縁層ＩＬ６、絶縁層ＩＬ５、ｎ＋形ソース領域３、及びｐ形ベース領域２のそれぞれの一部を除去し、ｐ形ベース領域２に達する開口ＯＰ３を形成する。複数の開口ＯＰ３を通して、複数のｐ形ベース領域２にｐ形不純物をそれぞれイオン注入し、図７（ｂ）に表したように、複数のｐ＋形コンタクト領域５を形成する。
絶縁層ＩＬ６の上に、タングステンを含む金属層を形成し、複数の開口ＯＰ３を埋め込む。この金属層の上面を後退させることで、複数のｎ＋形ソース領域３及び複数のｐ＋形コンタクト領域５とそれぞれ接続された複数の接続部３１が形成される。絶縁層ＩＬ６及び複数の接続部３１の上に、アルミニウムを含む金属層を形成する。この金属層をパターニングすることで、図８（ａ）に表したソース電極１３と、不図示のゲートパッド１４と、が形成される。
ｎ＋形半導体層４ｓが所定の厚さになるまで、ｎ＋形半導体層４ｓの裏面を研削する。その後、図８（ｂ）に表したように、ｎ＋形半導体層４ｓの裏面にドレイン電極１１を形成する。以上の工程により、図１〜図３に表した半導体装置１００が製造される。
上述した製造工程において、各構成要素の形成には、化学気相堆積（ＣＶＤ）又はスパッタリングを用いることができる。各構成要素の一部の除去には、ウェットエッチング、ケミカルドライエッチング（ＣＤＥ）、又は反応性イオンエッチング（ＲＩＥ）を用いることができる。各構成要素の上面の後退には、ウェットエッチング、ＣＤＥ、又は化学機械研磨（ＣＭＰ）を用いることができる。
第１実施形態の効果を説明する。
第１実施形態に係る半導体装置１００は、第１絶縁部２１の下において、第１絶縁部２１と連なる第２絶縁部２２を有する。第１絶縁部２１及び第２絶縁部２２は、図５（ａ）に表したように、半導体の熱酸化又は酸化物のＣＶＤにより形成される。これらの方法により形成された第１絶縁部２１及び第２絶縁部２２は、圧縮応力を有する。このため、第１絶縁部２１及び第２絶縁部２２を形成した際、第１絶縁部２１同士の間、及び第２絶縁部２２同士の間に位置するｎ−形半導体層１ｓに、第１絶縁部２１及び第２絶縁部２２の圧縮応力圧縮応力によって、第１方向Ｄ１に引っ張り応力が加わる。この引っ張り応力は、半導体装置１００の製造が完了した後も残存する。この結果、図２に表した半導体装置１００において、第１絶縁部２１同士の間、及び第２絶縁部２２同士の間に位置するｎ−形ドリフト領域１には、引っ張りひずみが生じる。
半導体装置１００がオン状態のとき、キャリアは第１方向Ｄ１に沿って流れる。換言すると、引っ張りひずみは、キャリアが流れる方向に沿って生じる。キャリアが流れる方向に沿って引っ張りひずみが生じると、キャリアの移動度が向上する。すなわち、ｎ−形ドリフト領域１に引っ張りひずみが生じることで、半導体装置１００のオン抵抗を低減できる。例えば、第１絶縁部２１及び第２絶縁部２２の両方が設けられることで、第１絶縁部２１のみしか設けられていない場合に比べて、ｎ−形ドリフト領域１のより広い範囲に引っ張りひずみを発生させることができる。
第２絶縁部２２の第１方向Ｄ１における長さＬ１は、ｎ−形ドリフト領域１とＦＰ電極１２との間の第１絶縁部２１の厚さＴ１よりも長い。これにより、第２絶縁部２２同士の間においてｎ−形ドリフト領域１に生じるひずみを大きくできる。例えば、長さＬ１が厚さＴ１よりも短いと、第２絶縁部２２から離れた領域では、十分な引っ張りひずみが生じず、キャリアの移動度の向上が小さい。
また、第２絶縁部２２が設けられていると、第１絶縁部２１よりも下方の領域において、電流が流れる経路が狭くなる。半導体装置１００では、第２絶縁部２２の第２方向Ｄ２における長さＬ２が、厚さＴ１の２倍よりも短い。このため、ｎ−形ドリフト領域１の第２部分１ｂの長さＬ４を、ｎ−形ドリフト領域１の第１部分１ａの長さＬ５よりも長くできる。これにより、第２絶縁部２２が設けられている場合でも、第２絶縁部２２同士の間における電流経路の幅が狭くなることを抑制できる。
すなわち、上述した長さＬ１、長さＬ２、及び厚さＴ１の関係によれば、第２絶縁部２２に起因した引っ張りひずみに基づくオン抵抗の低減の効果を、第２絶縁部２２を設けることによるオン抵抗の増加の効果よりも大きくできる。従って、第１絶縁部２１のみしか設けられていない場合に比べて、半導体装置１００のオン抵抗を低減できる。
さらに、長さＬ２が厚さＴ１の２倍よりも短いと、図５（ｂ）に表したように、第１絶縁部２１の一部を形成すると同時に、第２絶縁部２２を形成できる。これにより、半導体装置１００をより容易に製造できるようになる。
第２絶縁部２２の下端がｎ＋形ドレイン領域４に達するように、第２絶縁部２２が設けられていても良い。好ましくは、第２絶縁部２２の下端は、図２に表したように、第１方向Ｄ１においてｎ＋形ドレイン領域４から離れている。第２絶縁部２２がｎ＋形ドレイン領域４から離れていると、第２絶縁部２２よりも下方において、電流経路の幅がより広くなる。また、第２絶縁部２２の形成が容易となり、半導体装置１００の歩留まりを向上できる。
以下は、好ましい寸法比の一例である。
ＦＰ電極１２の第１方向Ｄ１における長さＬ６（図３に示す）に対する長さＬ１の比は、０．５以上２．０以下である。ＦＰ電極１２の第２方向Ｄ２における長さＬ７に対する長さＬ２の比は、０．５以上２．０以下である。ドレイン電極１１とｐ形ベース領域２との間の第１方向Ｄ１における距離Ｄｉ１（図２に示す）に対する、ドレイン電極１１と第２絶縁部２２との間の第１方向Ｄ１における距離Ｄｉ２の比は、０．１以上０．５以下である。
長さＬ６に対する長さＬ１の比については、比が小さすぎると、発生するひずみが小さくなり、オン抵抗の低減効果が小さくなる。一方で、比が大きすぎると、電流経路の幅が狭くなり、電流経路が狭小になる。この結果、オン抵抗が増加する。
長さＬ７に対する長さＬ２の比については、比が小さすぎると、発生するひずみが小さくなり、オン抵抗の低減効果が小さくなる。一方で、比が大きすぎると、電流経路が狭小になり、オン抵抗が増加する。
距離Ｄｉ１に対する距離Ｄｉ２の比については、比が小さすぎると、電流経路が狭小となり、オン抵抗が増加する。一方で、比が大きすぎると、発生するひずみが小さくなり、オン抵抗の低減効果が小さくなる。
長さＬ６に対する長さＬ１の比、長さＬ７に対する長さＬ２の比、及び距離Ｄｉ１に対する距離Ｄｉ２の比の少なくともいずれかが、上述した範囲にあることで、電流経路の狭小化に起因したオン抵抗の増加に対する、引っ張りひずみに起因したオン抵抗の低減の割合を、より大きくできる。これにより、半導体装置１００のオン抵抗をさらに低減することができる。また、３つの比の全てが上述した範囲にあることで、オン抵抗をより一層低減できる。
（第１変形例）
図９は、第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
図９に表した半導体装置１１０では、複数の第２絶縁部２２の少なくとも一部に、ボイドＶが設けられている。ボイドＶは、第２絶縁部２２の内部に存在する空洞である。例えば、ボイドＶの第１方向Ｄ１における寸法は、ボイドＶの第２方向Ｄ２における寸法よりも長い。ボイドＶは、第１方向Ｄ１に沿って線状に設けられていても良い。
ボイドＶが設けられていると、第２絶縁部２２からｎ−形ドリフト領域１に加わる応力が緩和される。例えば、ボイドＶが大きいほど、応力がより緩和される。ボイドＶを第２絶縁部２２に設けることで、ｎ−形ドリフト領域１に加わる応力を調整できる。
ボイドＶを形成するためには、例えば、図５（ａ）に表した工程において、絶縁層ＩＬ３をＣＶＤにより形成する。このとき、成膜条件を供給律速よりの条件にすることで、開口ＯＰ２の上端付近における酸化物の堆積速度を、開口ＯＰ２の中部における酸化物の堆積速度よりも大きくできる。この結果、開口ＯＰ２の内部に材料が完全に堆積していない状態で、開口ＯＰ２の上端が閉塞される。これにより、開口ＯＰ２内に設けられた絶縁層ＩＬ３の内部にボイドＶを形成できる。
ただし、より小さな第２絶縁部２２によって、より大きなひずみをｎ−形ドリフト領域１に発生させるためには、第２絶縁部２２にボイドＶが無いことが好ましい。ボイドＶの形成を抑制するためには、開口ＯＰ２の側面が第１方向Ｄ１に対して傾斜していることが好ましい。開口ＯＰ２の側面を傾斜させることで、開口ＯＰ２の内部に材料が完全に堆積していない状態で、開口ＯＰ２の上端が閉塞することを抑制できる。開口ＯＰ２の側面が第１方向Ｄ１に対して傾斜している場合、第２絶縁部２２の第２方向Ｄ２における長さは、下方に向かうほど短くなる。
（第２変形例）
図１０は、第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
図１０に表した半導体装置１２０では、１つの第１絶縁部２１の下に、複数の第２絶縁部２２が設けられている。複数の第２絶縁部２２は、第３方向Ｄ３において互いに離れている。このため、半導体装置１００がオン状態のとき、第３方向Ｄ３において隣り合う第２絶縁部２２同士の間をキャリアが移動できる。
第２変形例に係る半導体装置１２０によれば、半導体装置１００に比べて、第１絶縁部２１の下方における電流経路の幅をより広くできる。このため、第２変形例によれば、オン抵抗をより低減できる。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置を表す平面図である。
図１２は、図１１の部分XIIを表す平面図である。図１２では、ソース電極１３、絶縁層４１、及び絶縁層４２が省略されている。
図１３は、図１２のXIII−XIII断面図である。図１４は、図１２のXIV−XIV断面図である。図１５は、図１２のXV-XV断面図である。
第２実施形態に係る半導体装置２００は、半導体装置１００と比べて、ゲート配線層１５、接続部３２、接続部３３、絶縁層４１、及び絶縁層４２をさらに有する。
図１２〜図１５に表したように、半導体装置２００では、ゲート電極１０、ＦＰ電極１２、第１絶縁部２１、及び第２絶縁部２２が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。図１２に表したように、第１方向Ｄ１から見たときのゲート電極１０の形状は、環状である。ＦＰ電極１２は、ゲート電極１０の内側に位置する。ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域５は、第２方向Ｄ２及び第３方向Ｄ３において、各第１絶縁部２１の周りに設けられている。
図１３に表したように、ゲート配線層１５は、ゲート電極１０の上に絶縁層４１を介して設けられている。接続部３２は、ゲート電極１０とゲート配線層１５との間に設けられ、ゲート電極１０とゲート配線層１５を電気的に接続している。ソース電極１３は、ゲート配線層１５の上に絶縁層４２を介して設けられている。接続部３３は、ＦＰ電極１２とソース電極１３との間に設けられ、ＦＰ電極１２とソース電極１３とを電気的に接続している。接続部３１は、ゲート配線層１５が設けられていない位置において、ｎ＋形ソース領域３及びｐ＋形コンタクト領域５をソース電極１３と電気的に接続している。
図１２に表したように、ゲート配線層１５は、第３方向Ｄ３において複数設けられ、各ゲート配線層１５は、第２方向Ｄ２に延びている。各ゲート配線層１５は、第２方向Ｄ２に並んだゲート電極１０の上に設けられ、第２方向Ｄ２に並んだゲート電極１０と電気的に接続されている。図１３に表したように、ソース電極１３は、複数のゲート配線層１５の上に絶縁層４２を介して設けられている。
ゲートパッド１４は、例えば図１１に表したように、絶縁層４２の上に設けられ、ソース電極１３から離れている。ゲート配線層１５とゲートパッド１４は、絶縁層４２を貫通する不図示の接続部により、互いに電気的に接続される。又は、ゲートパッド１４は、絶縁層４１の上に設けられていても良い。この場合、ゲートパッド１４は、ソース電極１３よりも下方に位置する。
図１４に表したように、半導体装置２００においても、第２絶縁部２２の第１方向Ｄ１における長さＬ１は、ｎ−形ドリフト領域１とＦＰ電極１２との間の第１絶縁部２１の厚さＴ１よりも長い。第２絶縁部２２の第２方向Ｄ２における長さＬ２は、厚さＴ１の２倍よりも短い。また、図１５に表したように、第２絶縁部２２の第３方向Ｄ３における長さＬ８は、厚さＴ１の２倍よりも短い。
ｎ−形ドリフト領域１は、図１４及び図１５に表したように、第１部分１ａ〜第４部分１ｄを有する。第１部分１ａは、第２方向Ｄ２において隣り合う第１絶縁部２１同士の間に位置する。第２部分１ｂは、第２方向Ｄ２において隣り合う第２絶縁部２２同士の間に位置する。第３部分１ｃは、第３方向Ｄ３において隣り合う第１絶縁部２１同士の間に位置する。第４部分１ｄは、第３方向Ｄ３において隣り合う第２絶縁部２２同士の間に位置する。
第２部分１ｂの第２方向Ｄ２における長さＬ４は、第１部分１ａの第２方向Ｄ２における長さＬ５よりも長い。第４部分１ｄの第３方向Ｄ３における長さＬ９は、第３部分１ｃの第３方向Ｄ３における長さＬ１０よりも長い。
第２実施形態によれば、ゲート電極１０が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。この構造によれば、半導体装置２００がオン状態のとき、各ゲート電極１０の周囲にチャネルが形成される。このため、半導体装置１００に比べて、単位面積あたりのチャネルの面積を増大させることができ、オン抵抗をさらに低減できる。
さらに、第１実施形態と同様に、第１絶縁部２１の下に第２絶縁部２２が設けられることで、第２絶縁部２２同士の間のｎ−形ドリフト領域１に引っ張りひずみを発生させることができる。また、長さＬ１は、厚さＴ１よりも長い。長さＬ２及びＬ８のそれぞれは、厚さＴ１の２倍よりも短い。この関係によれば、第２絶縁部２２による引っ張りひずみに基づくオン抵抗の低減の効果を、第２絶縁部２２を設けることによるオン抵抗の増加の効果よりも大きくできる。従って、第１絶縁部２１のみしか設けられていない場合に比べて、半導体装置２００のオン抵抗を低減できる。
また、長さＬ２及びＬ８のそれぞれが厚さＴ１の２倍よりも短いと、第２絶縁部２２の形成が容易となり、半導体装置２００の歩留まりを向上できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形ドリフト領域、 １ａ 第１部分、 １ｂ 第２部分、 １ｃ 第３部分、 １ｄ 第４部分、 １ｓ ｎ−形半導体層、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｎ＋形ドレイン領域、 ４ｓ ｎ＋形半導体層、 ５ ｐ＋形コンタクト領域、 １０ ゲート電極、 １０ａ ゲート絶縁層、 １１ ドレイン電極、 １２ フィールドプレート電極、 １３ ソース電極、 １４ ゲートパッド、 １５ ゲート配線層、 ２１ 第１絶縁部、 ２２ 第２絶縁部、 ３１〜３３ 接続部、 ４１，４２ 絶縁層、 １００，１１０，１２０，２００ 半導体装置、 ＩＬ１〜ＩＬ６ 絶縁層、 ＯＰ１〜ＯＰ３ 開口、 Ｓ１ 側面、 Ｓ２ 湾曲面、 Ｓ３ 側面、 Ｓｕｂ 半導体基板、 Ｖ ボイド

Claims (11)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ第１絶縁部と、
    前記第１絶縁部中に設けられ、前記第２方向において前記第１半導体領域と対向する部分を有する第２電極と、
    前記第１絶縁部中に設けられ、前記第２方向においてゲート絶縁層を介して前記第２半導体領域と対向し、前記第２電極と電気的に分離されたゲート電極と、
    前記第１絶縁部と連なり、前記第１方向における長さが前記第１半導体領域と前記第２電極との間の前記第１絶縁部の厚さよりも長く、前記第２方向における長さが前記第１絶縁部の厚さの２倍よりも短い第２絶縁部と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第２電極と電気的に接続された第３電極と、
    を備えた半導体装置。
  2. 前記第１電極と前記第１半導体領域との間に設けられた第１導電形の第４半導体領域をさらに備え、
    前記第４半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、
    前記第２絶縁部の下端は、前記第１方向において前記第４半導体領域から離れている請求項１記載の半導体装置。
  3. 前記第２絶縁部の前記第２方向における長さは、下方に向かうほど短い請求項１又は２に記載の半導体装置。
  4. 前記第１絶縁部、前記第２絶縁部、前記ゲート電極、及び前記第２電極のそれぞれは、前記第２方向において複数設けられ、
    前記第１半導体領域は、
    前記第２方向において隣り合う前記第１絶縁部同士の間に位置する第１部分と、
    前記第２方向において隣り合う前記第２絶縁部同士の間に位置する第２部分と、
    を有し、
    前記第２部分の前記第２方向における長さは、前記第１部分の前記第２方向における長さよりも長い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁部、前記第２絶縁部、前記ゲート電極、及び前記第２電極のそれぞれは、さらに、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向において複数設けられ、
    前記第２絶縁部の前記第３方向における長さは、前記第１絶縁部の厚さの２倍よりも短い請求項４記載の半導体装置。
  6. 前記第１半導体領域は、
    前記第３方向において隣り合う前記第１絶縁部同士の間に位置する第３部分と、
    前記第３方向において隣り合う前記第２絶縁部同士の間に位置する第４部分と、
    を有し、
    前記第４部分の前記第３方向における長さは、前記第３部分の前記第３方向における長さよりも長い請求項５記載の半導体装置。
  7. 前記第２絶縁部にボイドが設けられた請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１絶縁部及び前記第２絶縁部は、酸化シリコンを含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第２電極の前記第１方向における長さに対する、前記第２絶縁部の前記第１方向における前記長さの比は、０．５以上２．０以下である請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第２電極の前記第２方向における長さに対する、前記第２絶縁部の前記第２方向における前記長さの比は、０．５以上２．０以下である請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１電極と前記第２半導体領域との間の前記第１方向における距離に対する、前記第１電極と前記第２絶縁部との間の前記第１方向における距離の比は、０．１以上０．５以下である請求項１〜１０のいずれか１つに記載の半導体装置。
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