JP2021005835A - 回路装置 - Google Patents
回路装置 Download PDFInfo
- Publication number
- JP2021005835A JP2021005835A JP2019119844A JP2019119844A JP2021005835A JP 2021005835 A JP2021005835 A JP 2021005835A JP 2019119844 A JP2019119844 A JP 2019119844A JP 2019119844 A JP2019119844 A JP 2019119844A JP 2021005835 A JP2021005835 A JP 2021005835A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- circuit
- input
- detected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
以下、図1から図6を参照し第1実施形態を説明する。図2に示すように、車両内には複数の電子制御装置1、2(以下、ECUと称す)が設けられており、これらのECU1、2は、一対のバス通信線3(信号線相当)により接続されている。
MOSトランジスタNM1がオンすると、バイアス電圧BIAS1にゲート電位が固定されたMOSトランジスタPM1もオン状態となる。このため、MOSトランジスタNM2及びNM4によるカレントミラー回路が、抵抗R10の通電電流に比例した電流をノードN4を通じて、抵抗R2及び抵抗R3の共通接続ノードNoから引き抜くことになり、第2分圧抵抗6bのノードNoに生じる基準電圧Vforceを減少させることができる。これに伴い、ノードNiの電圧も低く保持できるようになり、ノードNo及びNiの異常な変動を抑制できる。
MOSトランジスタPM3がオンすると、バイアス電圧BIAS2にゲート電位が固定されたMOSトランジスタNM3もオン状態となる。このため、MOSトランジスタPM2及びPM4によるカレントミラー回路が、抵抗R11の通電電流に比例した電流をノードN3を通じて、抵抗R5及びR6の共通接続ノードNoに供給することになり、第2分圧抵抗6bのノードNoに生じる基準電圧Vforceを上昇させることができる。これに伴い、ノードNiの電圧を高く保持できるようになり、ノードNo及びNiの異常な変動を抑制できる。
特許文献1記載のクランプ回路の技術を適用した場合、図5に示すように、過大振幅信号が端子4a及び4bに入力されると、基準電圧Vaを必要なノードに印加したとしても同相でクランプすることになる。このため、コンパレータ5の同相入力範囲を広く確保できなくなり、過大振幅信号が与えられるとコンパレータ5が誤動作してしまう可能性があった。
本実施形態によれば、基準電圧変動回路7は、圧縮回路6により圧縮された電圧VsenceをノードNiから検出し当該検出電圧Vsenceの位相とは逆位相に変化させるようにノードNoに基準電圧Vforceを印加している。このため、過大振幅信号が混入されたとしても、過大振幅信号を圧縮回路6により圧縮して検出された検出電圧Vsenceとは逆位相で基準電圧Vforceを変化させることができ、同相入力電圧範囲を拡大でき、コンパレータ5の誤動作を極力防止できる。
またバイアス電圧BIAS1、BIAS2を変更設定することで、正常範囲Vmin〜Vmaxを変更設定できる。例えば、図1に示すMOSトランジスタPM1のバイアス電圧BIAS1と、MOSトランジスタNM3のバイアス電圧BIAS2とを同一レベルとするように当該バイアス電圧BIAS1、BIAS2を調整しても良い。
図7に示す回路装置204には基準電圧制御回路207が構成されている。基準電圧制御回路207は、基準電圧生成回路11、昇降圧電源回路12、抵抗R12、R13、ダイオードD1及びD2を備える。基準電圧生成回路11には電源電圧VCCが与えられており、基準電圧生成回路11は、電源電圧VCCに基づいて高精度な基準電圧(例えば、VCC/2)を生成し、昇降圧電源回路12に出力する。昇降圧電源回路12は、ノードNiの検出電圧Vsenceを入力し、この検出電圧Vsenceに基づいて基準電圧VCC/2を昇圧又は降圧して出力電圧Voutとする。
また基準電圧生成回路11は、基準電圧としてVCC/2の1つの電圧だけ出力する形態を示したが、これに限定されるものではなく、例えばVCC×9/20、VCC×11/20のような2つの電圧を出力するように構成し、さらに昇降圧電源回路12は、その2電圧の範囲内では出力電圧Voutのノードを開放(オープン)とすると共に、その2電圧の範囲外では昇降圧電源回路12を動作させるように構成しても良い。これにより、第1実施形態と同様の作用効果を得られ、コンパレータ5の同相入力範囲を広くできる。
図8に示す回路装置304には基準電圧制御回路307が構成される。基準電圧制御回路307は、基準電圧変動回路7、及びバッファアンプ13を備える。バッファアンプ13は、基準電圧変動回路7の後段に接続されており、基準電圧変動回路7が出力する基準電圧Vforceについて電流ドライブ能力を上げながらノードNoに出力する。これ以外の動作は、前述実施形態と同様である。本実施形態によっても前述実施形態と同様の作用効果を得られる。
図9に示す回路装置404には基準電圧制御回路407が構成されている。基準電圧制御回路407は、基準電圧変動回路7、オペアンプ14、Pチャネル型のMOSトランジスタPM5及びPM6、抵抗R12〜R14、ダイオードD1及びD2を備える。
図10に示す回路装置504には基準電圧制御回路507が構成されている。基準電圧制御回路507は、基準電圧変動回路7a、複数のPチャネル型のMOSトランジスタPM11、PM12、PM13、複数のNチャネル型のMOSトランジスタNM11、NM12、NM13、抵抗R11〜R16、ダイオードD1及びD2を備える。
本開示は、前述実施形態の構成に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
前述実施形態は、ECU1又は2のCANトランシーバの受信端の回路装置4、204、304、404、504に適用した形態を示したが、これに限定されるものではない。また回路装置4、204、304、404、504として差動信号を受信する形態を示したが、これに限定されるものでもない。
Claims (4)
- 一対の信号線を通じて伝送される電圧を入力する入力部(4a、4b)と、
所定の同相入力範囲の特性で動作するコンパレータ(5)と、
前記入力部に入力された電圧を前記コンパレータの前記同相入力範囲となるように第1分圧抵抗(6a)により圧縮する圧縮回路(6)と、
前記圧縮回路により圧縮された電圧を検出した検出電圧(Vsence)の位相を逆位相に変化させるように前記第1分圧抵抗に並列接続された第2分圧抵抗(6b)に対して印加する基準電圧を変動させる基準電圧制御回路(7;207;307;407;507)と、
を備える回路装置。 - 前記基準電圧制御回路は、
前記入力部の入力電圧が変動する範囲内において、前記検出電圧が増加するに従って前記基準電圧を減少させると共に前記検出電圧が減少するに従って前記基準電圧を増加させる請求項1記載の回路装置。 - 前記入力部の入力電圧が変動する範囲内の一部の正常範囲では前記基準電圧制御回路が非動作状態となることで、前記圧縮回路により前記検出電圧が増加するに従って前記基準電圧が増加すると共に前記検出電圧が減少するに従って前記基準電圧が減少し、
前記正常範囲の外において前記基準電圧制御回路が動作し、前記基準電圧制御回路は前記検出電圧が増加するに従って前記基準電圧を減少させると共に前記検出電圧が減少するに従って前記基準電圧を増加させる請求項1記載の回路装置。 - 前記基準電圧制御回路は、
前記第1分圧抵抗に生じる前記検出電圧が増加し所定の上限電圧に達するとオンする第1トランジスタ(NM1)と、
前記第1トランジスタがオンすることで前記第2分圧抵抗に生じる前記基準電圧を減少させる第2トランジスタ(NM4)と、
前記第1分圧抵抗に生じる前記検出電圧が減少し所定の下限電圧に達するとオンする第3トランジスタ(PM3)と、
前記第3トランジスタがオンすることで前記第2分圧抵抗に生じる前記基準電圧を増加させる第4トランジスタ(PM4)と、
を備える請求項1から3の何れか一項に記載の回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019119844A JP7200850B2 (ja) | 2019-06-27 | 2019-06-27 | 回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019119844A JP7200850B2 (ja) | 2019-06-27 | 2019-06-27 | 回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021005835A true JP2021005835A (ja) | 2021-01-14 |
JP7200850B2 JP7200850B2 (ja) | 2023-01-10 |
Family
ID=74099471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019119844A Active JP7200850B2 (ja) | 2019-06-27 | 2019-06-27 | 回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7200850B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022154015A1 (ja) | 2021-01-18 | 2022-07-21 | 株式会社フジミインコーポレーテッド | 研磨用組成物 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314398A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2004006361A (ja) * | 2003-05-22 | 2004-01-08 | Mitsubishi Materials Corp | サージアブソーバの製造方法 |
JP2011146904A (ja) * | 2010-01-14 | 2011-07-28 | Renesas Electronics Corp | 受信回路 |
JP2015008423A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 差動レシーバ、それを用いた電子機器、産業機器 |
JP2018033130A (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3849835B2 (ja) | 1999-06-23 | 2006-11-22 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2019
- 2019-06-27 JP JP2019119844A patent/JP7200850B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314398A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2004006361A (ja) * | 2003-05-22 | 2004-01-08 | Mitsubishi Materials Corp | サージアブソーバの製造方法 |
JP2011146904A (ja) * | 2010-01-14 | 2011-07-28 | Renesas Electronics Corp | 受信回路 |
JP2015008423A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 差動レシーバ、それを用いた電子機器、産業機器 |
JP2018033130A (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022154015A1 (ja) | 2021-01-18 | 2022-07-21 | 株式会社フジミインコーポレーテッド | 研磨用組成物 |
Also Published As
Publication number | Publication date |
---|---|
JP7200850B2 (ja) | 2023-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6262568B1 (en) | Common mode bias generator | |
US20050253569A1 (en) | Voltage regulator | |
US6570367B2 (en) | Voltage generator with standby operating mode | |
WO2005071511A1 (ja) | 過電流検出回路及びそれを備えたレギュレータ | |
US20080116945A1 (en) | Power-on reset circuit | |
US9455628B2 (en) | Voltage regulator with overshoot suppression circuit and capability to stop overshoot suppression | |
US10666320B2 (en) | Ringing suppression circuit | |
US7038538B2 (en) | Folded cascode high voltage operational amplifier with class AB source follower output stage | |
US5442312A (en) | Integrated circuit for generating a reset signal | |
US20070064953A1 (en) | Speaker protection circuit | |
JP2021005835A (ja) | 回路装置 | |
US10666244B2 (en) | Comparator and oscillation circuit | |
WO2018020782A1 (ja) | リンギング抑制回路 | |
US10797704B2 (en) | Differential signal transfer systems and associated methods | |
US7728651B2 (en) | Drive circuit, voltage conversion device and audio system | |
US5434521A (en) | Integrated comparator circuit | |
KR101978672B1 (ko) | 모듈형 smps의 병렬 결선 회로 장치 및 그 구동 제어 방법 | |
JP6665717B2 (ja) | レギュレータ回路および半導体集積回路装置 | |
US7683591B2 (en) | Semiconductor device with voltage variation detector | |
JP2017068472A (ja) | ボルテージレギュレータ | |
JP6740882B2 (ja) | 回路装置 | |
US20240231405A1 (en) | Input circuit having adaptive voltage-receiving mechanism | |
KR100675274B1 (ko) | 입력 회로 및 방법 | |
JP2008521115A (ja) | 基準電圧をフィルタリングするための装置及びこの種の装置を備える携帯電話 | |
CN114448400A (zh) | 具有多位准输出的输出电路与其比较电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220705 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220802 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221205 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7200850 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |