JP2020537443A - 切替可能なｂｉａｓ回路を有する増幅器 - Google Patents

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Abstract

(A)トランジスタ(11)と、(B)トランジスタにバイアス電流(Idd)を設定するためのバイアス回路(12)であり、バイアス電流が当該バイアス回路に供給される基準電流(Iref)に従った電流レベルを有する、バイアス回路と、(C)バイアス電流レベルコントローラ(13)と、を有する回路が提供される。バイアス電流レベルコントローラは、 (i)各々が、カスコード構成で接続されたMOS FETとGaN FETとを備える複数のスイッチ(20a−20c)と、 (ii)複数の電流源(24a−24c)を備え、複数の電流源の各々が電圧源(Vdd2)と複数のスイッチのうち対応するスイッチの間に接続された、電流源回路(24)と、を備える。電流源回路は、MOS FETのゲートに供給されるバイナリ制御信号(B0−B2)に応答して、電流源によって生成された電流を組み合わせ、組み合わされた電流が、前記バイアス回路に供給される基準電流(Iref)をもたらす。

Description

本開示は、一般に、切替可能な電流バイアス回路に関し、比較的高いスタンドオフ電圧（standoff voltage）を有し、より詳細には、比較的低電圧の相補型金属酸化物半導体（CMOS）制御回路を用いて制御可能な窒化ガリウム（GaN）増幅器用の切替可能な電流バイアス回路に関する。
当該技術分野で知られているように、GaNヘテロ接合電子移動トランジスタ（HEMT）デバイスは、多くの無線周波数増幅器への用途があり、また、数十ボルトから数百ボルトの範囲のスタンドオフ（ドレイン供給）電圧を有するパワーエレクトロニクス用途に活路を見出している。これらの用途（アプリケーション）では、HEMTの静止バイアス条件をいくつかの条件の１つに設定する必要がある場合がある。例えば、増幅アプリケーションでは、クラスA、A/B、B及びスタンバイ(オフ)バイアス条件の間で切り替える必要がある場合がある。また、バイアス分類又は静止電流条件は、HEMTプロセス変動の存在下で達成されることが必要である。さらに、多重バイアス・シナリオでは、高電圧HEMTのバイアス点を設定するために使用される電圧コマンド信号が、低電圧CMOS回路などのインターフェース回路から得られることが望ましい。典型的には、これらの信号は、2.5ボルト以下であり、下にある回路は、GaN HEMTの高供給電圧に耐えることができない。
本開示に従った回路は、(A)トランジスタ(11)と、(B)トランジスタにバイアス電流(Idd)を設定するためのバイアス回路(12)であり、バイアス電流が当該バイアス回路に供給される基準電流(Iref)に従った電流レベルを有する、バイアス回路と、(C)バイアス電流レベルコントローラ(13)と、を有する。バイアス電流レベルコントローラは、 (i)各々が、カスコード構成で接続されたMOS FETとGaN FETとを備える複数のスイッチ(20a−20c)と、 (ii)複数の電流源(24a−24c)を備え、複数の電流源の各々が電圧源(Vdd2)と複数のスイッチのうち対応するスイッチの間に接続された、電流源回路(24)と、を備える。電流源回路は、MOS FETのゲートに供給されるバイナリ制御信号(B0−B2)に応答して、電流源によって生成された電流を組み合わせ、組み合わされた電流が、前記バイアス回路に供給される基準電流(Iref)をもたらす。
一実施形態では、複数の電流源の各々は、異なる電流レベルを生成する。
一実施形態では、バイナリ制御信号は、低電圧レベル又は高電圧レベルから選択されたいずれか１つを有し、電圧源は、高電圧レベルよりも大きい電圧を有する。
一実施形態では、 前記バイナリ制御信号は、第1の範囲の電圧R1の間で変化し、前記スイッチの各々の出力における電圧は、第2の範囲の電圧R2の間で変化し、R2は、R1より大きい。
一実施形態において、増幅器のトランジスタは、GaN空乏モード（depletion mode）HEMT FETである。
一実施形態に従った回路は、増幅器(11)と、該増幅器のためのバイアス電流(Idd)を設定するバイアス回路(12)と、バイアス電流レベルコントローラ(13)とを含む。前記増幅器が
ソース電極と、ドレイン電極と、入力信号に結合するためのゲート電極とを有するトランジスタであり、前記ソース電極及び前記ドレイン電極の一方が基準電位(G)に結合され、前記ソース電極及び前記ドレイン電極の他方が前記基準電位よりも正である電位(Vdd1)に結合された、トランジスタ(Q1)を含む。前記バイアス電流が、前記増幅器の前記ソース電極と前記ドレイン電極との間を通過し、前記バイアス回路に供給される基準電流(Iref)に応じた電流レベルを有する。前記バイアス電流レベルコントローラが、複数のスイッチ(20a−20c)であり、各々がカスコード構成で接続され、前記基準電位(G)に結合されたMOS FET及びGaN FETを備える、複数のスイッチと；複数の電流源(I0−I2)を備える電流切替回路(24)であり、前記電流源の各々は、電圧源(Vdd2)と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流切替回路は、前記複数の電流源のうち対応する電流源の前記MOS FETのゲートに供給されるデジタルワードの複数のビット (B0−B2)のうちの対応する１ビットに応答して前記電流源によって生成された電流(I0−I2)を組み合わせ、前記組み合わされた電流が前記バイアス回路へと供給される前記基準電流(Iref)を提供する、電流切替可能バイアス電流 (24)と；を含む。
一実施形態に従った回路は、トランジスタ(11)と；前記トランジスタのためにバイアス電流を設定するためのバイアス回路(12)であり、前記バイアス電流は当該バイアス回路に供給される基準電流に従った電流レベルを有する、バイアス回路と；バイアス電流レベルコントローラと(13)；を備える。前記バイアス電流レベルコントローラは、複数のスイッチ(20a−20c)と；複数の電流源(I0−I2)を備える電流源回路(24)であり、前記電流源の各々は、電圧源(Vdd2)と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流源回路は、前記複数のスイッチのうちの対応するスイッチに供給されるバイナリ制御信号に応答して、前記電流源の各々によって生成される電流を組み合わせ、前記組み合わされた電流は、前記バイアス回路に供給される前記基準電流を供給する、電流源回路と；を含む。前記バイナリ制御信号は、第1の範囲の電圧R1の間で変化し、前記スイッチの各々の出力における電圧は、第2の範囲の電圧R2の間で変化し、R2は、R1より大きい。
このような構成では、電流切替バイアス回路にHEMT FETが提供される。カスコード構成スイッチは、低電圧MOSFET及び高電圧GaN HEMTを含み、典型的には、Nビットデジタル制御信号を提供するシリコンCMOSコントローラ（＜2.5ボルト）によって生成される低電圧信号を可能にし、それによって、GaN HEMTに所望のバイアス電流を設定し、このようなFETが高ドレイン電源電圧で動作し、それによって、FETが、例えば、クラスA、A/B、B、及びスタンバイ(オフ)バイアス条件の間でスイッチングすることを可能にする。
一実施形態に従ったトランジスタのための切替可能電流バイアス回路は、複数のN個のカスコード構成スイッチであり、各々にNビットデジタルワードのうちの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続されたMOS FET及びGaN FETを含む、複数のN個のカスコード構成スイッチと；複数のN個の電流源を備える電流源回路であり、前記N個の電流源の各々が、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続されている、電流源回路と；増幅器と；を含む。前記N個のカスコード構成スイッチの各々は、前記N個のカスコード構成スイッチのうちの1個に供給されるビットに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御する。前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力において生成される電流を組み合わせ、前記組み合わされた電流は、出力バス上で生成される。前記増幅器が、トランジスタと、出力バスに接続され、前記組み合わされた電流に供給されるバイアス回路と、を有する。前記トランジスタには、前記組み合わされた電流に従った電流レベルを有するバイアス電流が供給される。
一実施形態に従った、トランジスタのための切替可能電流バイアス回路は、電流切替ＤＡＣと、増幅器とを備える。前記電流切替ＤＡＣ(16)は、Nビットデジタルワードを生成するための、バイアス電流制御信号が供給されるコントローラであり、Nは制御信号によって選択される１より大きい整数であり、２Ｎバイアス電流レベルの１つが前記バイアス電流制御信号により選択される、コントローラと；複数のN個のカスコード構成スイッチ(20a−20c)であり、各々に、前記Nビットデジタルワードの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続した、MOS FET及びGaN FETを含む、N個のカスコード構成スイッチと；複数のN個の電流源を備える電流源回路(24a−24c)であり、前記N個の電流源の各々は、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続され、前記複数のN個の電流源の各々は、電圧供給バス(28)と出力バス(30)との間に接続される、電流源回路；を含む。前記N個のカスコード構成スイッチの各々が、前記コントローラによって生成された前記Nビットデジタルワードに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御する。前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力に生成される電流を組み合わせ、前記組み合わされた電流が前記出力バス上に生成される。前記増幅器は、前記トランジスタと；前記出力バスに接続されたバイアス回路と；を含む。前記出力バス上の前記組み合わされた電流(Iref)が前記トランジスタのためのバイアス電流(Idd)を設定し、前記バイアス電流が第２の電圧源からトランジスタに通過し、前記トランジスタに供給される前記バイアス電流が前記出力バス上の前記組み合わされた電流に従う電流レベルを有する。
本開示の1つ以上の実施形態の詳細は、図１及び以下の説明に記載される。本開示の他の特徴、目的、及び利点は、明細書及び図面、ならびに特許請求の範囲から明らかであろう。
本開示による切替可能電流バイアス回路を有する増幅器の簡略化された概略図である。
ここで図を参照すると、増幅器11とバイアス回路12とバイアス電流レベルコントローラ13とを有する回路10が示されている。増幅器11、ここでは無線周波数増幅器(RF Amp)は、HEMT GaN空乏（ディプリーション）モードトランジスタQ1を含む。HEMT GaN空乏モードトランジスタQ1は、基準電位、ここでは接地電位に結合されたソース電極と；インダクタL2を介して基準電位よりも正の電位Vdd1（例えば、ここでは、＋28ボルト)に結合されたドレイン電極であり、図示のように、キャパシタC2を通過した後に増幅RF出力を提供するドレイン電極と；入力信号、ここでは図示のようにキャパシタC1を介したRF入力に結合するゲート電極と；を備える。図示のように、トランジスタQ1のソース電極はグラウンド（接地）に接続されていることに留意されたい。
バイアス回路12は、図示のように配置されたバイアス回路（HEMT GaN空乏モードトランジスタQ2、Q3、Q4、及びGaNダイオードD1〜Dn）を含む。バイアス回路12は、切替可能バイアス電流回路13及び切替可能バイアス電流回路13からの供給電流Irefに結合され、Vdd2（ここでは＋28ボルト）とVss(ここでは−8ボルト)との間に接続される。なお、ダイオード部Dは、複数のn個の直列接続されたGaNダイオードD1〜Dnを含んでおり、n個は、使用される電圧（例えば、Vdd2は＋28ボルト、Vssは−8.0ボルト）に応じて選択される直列のダイオードの数である。バイアス回路12のFET Q2は、FET Q1と共に電流ミラーを形成し、切替可能バイアス電流回路13からバイアス回路12に供給される電流Irefが、増幅器11のFET Q1のバイアス電流Iddのレベルを設定するためにミラー（競映）されることに留意されたい。また、FET Q3、ダイオードD1-Dn、及びFET Q4は、FET Q2のドレインにおける信号をFET Q2のゲートに戻すソースフォロアネットワークを形成することに留意されたい。
切替可能バイアス電流回路13は、電流スイッチングDAC 16を含む。DAC 16は、Nビットワードを供給される。Nは1より大きい整数であり、ここで、例えばNは３であり、３ビットのデジタルワードはB0 B1 B2である。ここで、B0は最下位ビットであり、B2は最上位ビットである。DAC 16は、複数のNカスコード構成のスイッチ20a〜20cを含む。複数のN個のカスコード接続されたスイッチ20a〜20cの各々は、Nビットのデジタルワードの対応するビットB0〜B3によって供給される。かくして、スイッチ20aには最下位ビットB0が供給され、スイッチ20bにはビットB1が供給され、スイッチ20cには最上位ビットB3が供給される。スイッチ20a〜20cの各々はそれぞれ、図示のように、接地と出力端子22a〜22cとの間でカスコード構成で接続された空乏モードGaN FET QGaN及びMOS FET QMOSを含む。より詳細には、GaN FET QGaNのゲートは接地に接続され、CMOS FET QMOSがnMOS FETである場合には、そのようなnMOS FETのソースもグラウンドに接続されるが、CMOS FET QMOSがpMOS FETである場合には、そのようなpMOS FETのドレインがグラウンドに接続される。図示のように、ビットB0〜B2は、それぞれスイッチ20a〜20cのCMOS FETSのゲートに接続されていることに留意されたい。ここで、数ビットのうちの1つビットの論理状態が論理１である場合には、この論理１のビットが供給されるスイッチ20a〜20cの1つが、それに接続された出力端子22a〜22cの１つに、接地に向かう電圧を発生させる。数ビットの１ビットの論理状態が論理0である場合には、この論理0のビットが供給されるスイッチ20a〜20cの1つが、それに接続された出力端子22a〜22cの1つに、＋28ボルトの電圧を発生させる。
DAC 16は、図示のように、複数のN個の電流源24a〜24cを備える電流源回路24を含む。N個の電流源24a〜24cの各々が、図示のように、それぞれ、N個のカスコード構成されたスイッチ20a〜20cのうちの１つに対応する、出力端子22a〜22cのうちの対応する1つに接続される。複数のN個の電流源24a〜24cの各々は、ここでは＋28ボルトの電圧供給バス28と出力バス30との間に接続されている。出力バス30は、GaN FET Q3のゲート及びGaN FET Q2のドレインに接続される。GaN FET Q2のソースは接地に接続される。GaN FET Q3のドレインはVdd2に接続される。GaN FET Q3のソースは、ダイオード部Dを介して、FET Q2のゲートに接続され、インダクタL1を介してGaN FET Q1のゲートに接続され、かつ、GaN FET Q4のドレインに接続される。図示のように、GaN FET Q4のゲート及びソースは、互いに接続され、−Vssに接続される。
N個のカスコード構成されたスイッチ20a〜20cの各々は、それに接続された出力端子22a〜22cの1出力端子上に発生する電圧に応じて、電流源24a〜24cのうち対応する1つの電流源の「オン」又は「オフ」の状態を選択的に制御する。より詳細には、出力端子22a〜22cにおける電圧が+28ボルトの場合、電流源24a〜24cのうち対応する1つの電流源が「オン」の状態となる。それに対して、出力端子22a〜22cにおける電圧が接地に向かう場合、電流源24a〜24cの対応する1つの電流源が「オフ」の状態となる。
N個の電流源24a〜24cの各々は、図示のように、それぞれ、一対の空乏モードGaN FET Qa1、Qb1乃至Qa3、Qa3を含む。Qa1−Qa3のゲートは、図示のようにQa1-Qa3のソースにそれぞれ接続され、また図示のようにQb1-Qb3のゲートにそれぞれ接続されている。Qa1、Qb1乃至Qa3、Qa3のドレインは、図示のようにVdd2に接続されている。Qb1−Qb3のソースは、図示のようにそれぞれ電流ソースI0−I2に接続されている。
電流源回路24は、出力端子22a〜22c上の「オン」状態に応答して、それぞれ電流源回路24a〜24cの出力で生成された電流I0〜I2を組み合わせ、そのような組み合わせ電流ΣI0、I1、I2;(I0+I1+I2)が、バイアス回路12へと供給される基準電流Irefとして出力バス30上に生成される。基準電流Irefは、バイアス回路12によって、インダクタL2を介してFET Q1に供給されるドレイン電流Iddへとミラーリングされる。この例では、バイナリ又は論理信号又はビットB0〜B2の電圧は、論理0状態を表す0ボルト(若しくは接地)又は論理1状態を表す＋2.5ボルトである。上述のように、論理１がMOS FET QMOSのゲートに供給される場合、そのようなMOS FETは導通状態又は「オン」状態にされ、電流がカスコードGaNトランジスタを通って流れることができる。他方、論理0がMOS FETのゲートに供給される場合、そのようなMOS FET QGaNは「オフ」状態又は非導通状態にされ、カスコードGaNトランジスタを通って電流が流れることができない。
より詳細には、ここでは、GaN FET Qa1のサイズは、Qb1をオン及びオフにするのに十分な電圧スイングを提供するように、スイッチ20aのカスコード接続されたGaN/CMOS対及びQb1のゲートに対してスケーリングされる。FET Qb1のソース出力は、電流源I０である。ここで、GaN FET Qa2のサイズは、Qb2をオン及びオフにするのに十分な電圧スイングを提供するように、スイッチ20bのカスコード接続されたGaN/CMOS対及びQb2のゲートに対してスケールされる。ここで、GaN FET Qa3のサイズは、Qb3をオン及びオフにするのに十分な電圧スイングを提供するように、スイッチ20cのカスコード接続されたGaN/CMOS対及びQb3のゲートに対してスケールされる。上述のように、Qb1−Qb3のソースは、それぞれ、図示のように電流源I0−I2に接続される。これらの電流源I0−I3は、例えば、抵抗器、飽和状態の半導体抵抗器、又は電流源として構成されたトランジスタのような、任意の従来の設計のものであってよい。電流スイッチ24a〜24cの各々におけるこれらの電流源は、異なる量の電流を供給することができ、それにより、出力22a〜22cの電圧によってそれぞれの導電状態に置かれたときに、N個の電流源24a〜24cの各々が、共通の電流バス30上に異なる量の電流を生成する。空乏FET Qb1−Qb3は、代表的には、電流源I0−I3に対してそれぞれスケールされ、それにより、トランジスタQb1-Qb3の線形動作条件に留まる。ここで、例えば＋2.5ボルトの電圧がそれぞれ出力端子20a〜20cのうちの接続された1端子上に生成され、導通状態又は「オン」状態に置かれた場合に、例えば電流源24aは75ミリアンペアを生成し、電流源24bは150ミリアンペアを生成し、電流源24cは275ミリアンペアを生成する。そうではなく、出力端子22a〜22cの接続された1端子上にほぼ＋28ボルトの電圧が生成される場合に、N個の電流源24a〜24cの各々は、それぞれ非導通状態又は「オフ」状態になる。ここで、この例では、ビットB0が論理0である場合、出力22a上の電圧は約28ボルトであり、電流源24aは導通条件に置かれ、コモン電流バス30に75ミリアンペアを供給する。ビットB0が論理1である場合、出力22a上の電圧はほぼ接地(ゼロボルト)であり、電流源24aは非導通条件に置かれ、したがって、電流源24aはコモン電流バス30に電流を通さない。ビットB1が論理0である場合、出力22b上の電圧はほぼ28ボルトであり、電流源24bは導通条件に置かれ、コモン電流バス30に150ミリアンペアを供給する。ビットB1が論理1である場合、出力22b上の電圧はほぼゼロボルトであり、電流源24bは非導通条件にあり、電流源24bはコモン電流バス30に電流を通さない。ビットB2が論理0である場合、出力22c上の電圧はほぼ28ボルトであり、電流源24cは導通状態に置かれ、コモン電流バス30に275ミリアンペアを供給する。ビットB2が論理1の場合、出力22c上の電圧はほぼゼロボルトであり、電流源24cは非導通状態にあり、したがって電流源24cはコモン電流バス30に電流を通さない。以下の表１を参照する。
Figure 2020537443
 表１は、ビット B0、B1、B2の論理状態とコモン電流バス30上の基準電流Irefとの関係を示す。ビットB0〜B1の電圧スイングは、接地と+2.5ボルトとの間であり、一方、出力24a〜24cの電圧スイングは、＋28ボルトとゼロボルトとの間であることに留意されたい。従って、バイナリ制御信号B0〜B2は、第１の範囲の電圧R1（ゼロ〜＋2.5ボルト）の間（ゼロボルトと＋2.5ボルトとの間）で変化し、スイッチの出力における電圧は、第２の範囲の電圧R2（ゼロ〜＋28ボルト）の間（ゼロボルトと＋28ボルトとの間）で変化する。ここで、R2は、R1より大きい。
バイアス電流レベルコントローラ13によって生成されたバス30上の電流Irefは、FET Q2を通過して接地に到達し、バイアス回路12によってFET Q1にミラーリングされ、Irefに比例（∝）する電流、すなわちIrefのＫ倍の電流をFET Q1に生成する。Ｋは、FET Q1の単位ゲート周辺（unit gate periphery）のFET Q2の単位ゲート周辺に対する比である。この電流K×Irefは、Vdd1からインダクタL2を通過し、次いでFET Q1を通過して接地に到達する。かくして、バス30上の電流Irefは、Nビットデジタル制御信号によって選択され、それによって、増幅器11のFET Q1のソース電極とドレイン電極との間を通過するバイアス電流Iddを設定し、それはK×Irefに従う電流レベルを有する。従って、Nビットデジタル制御信号を使用して、GaN HEMT Q1に所望のバイアス電流を設定することができ、このようなFET Q1が高ドレイン供給電圧Vdd1で動作し、それによって、FET Q1が、例えば、クラスA、A/B、B及びスタンバイ(オフ)バイアス条件の間で切り替えることを可能にする。
本開示による回路は、トランジスタ(11)と；該トランジスタにバイアス電流(Idd)を設定するためのバイアス回路(12)であり、前記バイアス電流は、前記バイアス回路へと供給される基準電流(Iref)に従う電流レベルを有する、バイアス回路と；バイアス電流レベルコントローラ(13)と；を有し、前記バイアス電流レベルコントローラ(13)が、複数のスイッチ(20a−20c)であり、各々がカスコード構成で接続されたMOS FET及びGaN FETを備える、複数のスイッチと；複数の電流源(I0−I2)を備える電流源回路(24)であり、前記電流源の各々は、電圧源(Vdd2)と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流源回路は、前記MOS FETのゲートに供給されるバイナリ制御信号(B0−B2)に応答して前記電流源によって生成された電流(I0−I2)を組み合わせ、前記組み合わされた電流が前記バイアス回路へと供給される前記基準電流(Iref)を提供する、電流源回路(24)と；を含むことに留意されたい。当該回路は、前記複数のビットの各々は、低電圧レベル又は高電圧レベルの選択されたいずれか１つを有し、前記電圧源は、前記高電圧レベルよりも大きい電圧を有するという特徴を有しても良い。
本開示による回路は、増幅器(11)と、該増幅器のためのバイアス電流(Idd)を設定するバイアス回路(12)と、バイアス電流レベルコントローラ(13)とを含み、前記増幅器が、ソース電極と、ドレイン電極と、入力信号に結合するためのゲート電極とを有するトランジスタであり、前記ソース電極及び前記ドレイン電極の一方が基準電位(G)に結合され、前記ソース電極及び前記ドレイン電極の他方が前記基準電位よりも正である電位(Vdd1)に結合された、トランジスタ(Q1)を含み、前記バイアス電流が、前記増幅器の前記ソース電極と前記ドレイン電極との間を通過し、前記バイアス回路に供給される基準電流(Iref)に応じた電流レベルを有し、前記バイアス電流レベルコントローラが、複数のスイッチ(20a−20c)であり、各々がカスコード構成で接続され、前記基準電位(G)に結合されたMOS FET及びGaN FETを備える、複数のスイッチと；複数の電流源(I0−I2)を備える電流切替回路(24)であり、前記電流源の各々は、電圧源(Vdd2)と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流切替回路は、前記複数の電流源のうち対応する電流源の前記MOS FETのゲートに供給されるデジタルワードの複数のビット (B0−B2)のうちの対応する１ビットに応答して前記電流源によって生成された電流(I0−I2)を組み合わせ、前記組み合わされた電流が前記バイアス回路へと供給される前記基準電流(Iref)を提供する、電流切替可能バイアス電流 (24)と；を含むことに留意されたい。
本開示による、トランジスタのためのスイッチ可能電流バイアス回路は、複数のN個のカスコード構成スイッチであり、各々にNビットデジタルワードのうちの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続されたMOS FET及びGaN FETを含む、複数のN個のカスコード構成スイッチと；複数のN個の電流源を備える電流源回路であり、前記N個の電流源の各々が、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続されている、電流源回路と；増幅器と；を含み、前記N個のカスコード構成スイッチの各々は、前記N個のカスコード構成スイッチのうちの1個に供給されるビットに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御し；前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力において生成される電流を組み合わせ、前記組み合わされた電流は、出力バス上で生成され；前記増幅器が、トランジスタと、出力バスに接続され、前記組み合わされた電流に供給されるバイアス回路とを有し、前記トランジスタには、前記組み合わされた電流に従った電流レベルを有するバイアス電流が供給されることに留意されたい。
本開示によるトランジスタ用のスイッチング電流バイアス回路はまた、電流切替ＤＡＣと、増幅器とを備える。前記電流切替ＤＡＣ(16)は、Nビットデジタルワードを生成するための、バイアス電流制御信号が供給されるコントローラであり、Nは制御信号によって選択される１より大きい整数であり、２Ｎバイアス電流レベルの１つが前記バイアス電流制御信号により選択される、コントローラと；複数のN個のカスコード構成スイッチ(20a−20c)であり、各々に、前記Nビットデジタルワードの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続した、MOS FET及びGaN FETを含む、N個のカスコード構成スイッチと；複数のN個の電流源を備える電流源回路(24a−24c)であり、前記N個の電流源の各々は、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続され、前記複数のN個の電流源の各々は、電圧供給バス(28)と出力バス(30)との間に接続される、電流源回路；を含む。前記N個のカスコード構成スイッチの各々が、前記コントローラによって生成された前記Nビットデジタルワードに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御し；前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力に生成される電流を組み合わせ、前記組み合わされた電流が前記出力バス上に生成される。前記増幅器は、前記トランジスタと；前記出力バスに接続されたバイアス回路と；を含む。前記出力バス上の前記組み合わされた電流(Iref)が前記トランジスタのためのバイアス電流(Idd)を設定し、前記バイアス電流が第２の電圧源からトランジスタに通過し、前記トランジスタに供給される前記バイアス電流が前記出力バス上の前記組み合わされた電流に従う電流レベルを有することに留意されたい。
本開示による回路は、トランジスタ(11)と；前記トランジスタのためにバイアス電流を設定するためのバイアス回路(12)であり、前記バイアス電流は当該バイアス回路に供給される基準電流に従った電流レベルを有する、バイアス回路と；バイアス電流レベルコントローラと(13)；を備える。前記バイアス電流レベルコントローラは：複数のスイッチ(20a−20c)と；複数の電流源(I0−I2)を備える電流源回路(24)であり、前記電流源の各々は、電圧源(Vdd2)と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流源回路は、前記複数のスイッチのうちの対応するスイッチに供給されるバイナリ制御信号に応答して、前記電流源の各々によって生成される電流を組み合わせ、前記組み合わされた電流は、前記バイアス回路に供給される前記基準電流を供給する、電流源回路と；を含む。前記バイナリ制御信号は、第1の範囲の電圧R1の間で変化し、前記スイッチの各々の出力における電圧は、第2の範囲の電圧R2の間で変化し、R2は、R1より大きいことに留意されたい。当該回路は、前記スイッチの各々が、カスコード構成で接続されたMOS FET及びGaN FETを含むという特徴有しても良い。
本開示の多くの実施形態を記述してきた。ではあるが、本開示の技術思想及び範囲から逸脱せずに、種々の改変がなされてもよいということを理解されたい。例えば、MOS FETは、ここでは、nMOSデバイスとして説明されるが、それらは、pMOSであってもよく、その場合、論理1はゼロであり、論理0は、-2.5ボルトである。さらに、回路10は、空乏モードGaN FETを用いて説明したが、回路は、エンハンスメントモードFETを用いて動作するように修正することができる。したがって、他の態様は特許請求の範囲の範囲内にある。

Claims (7)

  1. トランジスタと；
    該トランジスタにバイアス電流を設定するためのバイアス回路であり、前記バイアス電流は、前記バイアス回路へと供給される基準電流に従う電流レベルを有する、バイアス回路と；
    バイアス電流レベルコントローラと；
    を有する回路であって、
    前記バイアス電流レベルコントローラが：
    複数のスイッチであり、各々がカスコード構成で接続されたMOS FET及びGaN FETを備える、複数のスイッチと；
    複数の電流源を備える電流源回路であり、前記電流源の各々は、電圧源と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流源回路は、前記MOS FETのゲートに供給されるバイナリ制御信号に応答して前記電流源によって生成された電流を組み合わせ、前記組み合わされた電流が前記バイアス回路へと供給される前記基準電流を提供する、電流源回路と；
    を含む、ことを特徴とする回路。
  2. 増幅器と、該増幅器のためのバイアス電流を設定するバイアス回路と、バイアス電流レベルコントローラとを含む回路であって、
    前記増幅器が：
    ソース電極と、ドレイン電極と、入力信号に結合するためのゲート電極とを有するトランジスタであり、前記ソース電極及び前記ドレイン電極の一方が基準電位に結合され、前記ソース電極及び前記ドレイン電極の他方が前記基準電位よりも正である電位に結合された、トランジスタを含み、
    前記バイアス電流が、前記増幅器の前記ソース電極と前記ドレイン電極との間を通過し、前記バイアス回路に供給される基準電流に応じた電流レベルを有し、
    前記バイアス電流レベルコントローラが、
    複数のスイッチであり、各々がカスコード構成で接続され、前記基準電位に結合されたMOS FET及びGaN FETを備える、複数のスイッチと；
    複数の電流源を備える電流切替回路であり、前記電流源の各々は、電圧源と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流切替回路は、前記複数の電流源のうち対応する電流源の前記MOS FETのゲートに供給されるデジタルワードの複数のビット のうちの対応する１ビットに応答して前記電流源によって生成された電流を組み合わせ、前記組み合わされた電流が前記バイアス回路へと供給される前記基準電流を提供する、電流切替可能バイアス電流 と；
    を含む、
    回路。
  3. 前記複数のビットの各々は、低電圧レベル又は高電圧レベルの選択されたいずれか１つを有し、前記電圧源は、前記高電圧レベルよりも大きい電圧を有する、請求項１に記載の回路。
  4. トランジスタのための切替可能電流バイアス回路であって：
    複数のN個のカスコード構成スイッチであり、各々にNビットデジタルワードのうちの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続されたMOS FET及びGaN FETを含む、複数のN個のカスコード構成スイッチと；
    複数のN個の電流源を備える電流源回路であり、前記N個の電流源の各々が、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続されている、電流源回路と；
    増幅器と；
    を含み、
    前記N個のカスコード構成スイッチの各々は、前記N個のカスコード構成スイッチのうちの1個に供給されるビットに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御し；
    前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力において生成される電流を組み合わせ、前記組み合わされた電流は、出力バス上で生成され；
    前記増幅器が：
    トランジスタと、
    出力バスに接続され、前記組み合わされた電流に供給されるバイアス回路と、
    を有し、
    前記トランジスタには、前記組み合わされた電流に従った電流レベルを有するバイアス電流が供給される、
    ことを特徴とする切替可能電流バイアス回路。
  5. 電流切替ＤＡＣと、増幅器とを備えたトランジスタのための切替可能電流バイアス回路であって、
    前記電流切替ＤＡＣは、
    Nビットデジタルワードを生成するための、バイアス電流制御信号が供給されるコントローラであり、Nは制御信号によって選択される１より大きい整数であり、２Ｎバイアス電流レベルの１つが前記バイアス電流制御信号により選択される、コントローラと；
    複数のN個のカスコード構成スイッチであり、各々に、前記Nビットデジタルワードの対応するビットが供給され、前記スイッチの各々が、接地と出力端子との間のカスコード構成で接続した、MOS FET及びGaN FETを含む、N個のカスコード構成スイッチと；
    複数のN個の電流源を備える電流源回路であり、前記N個の電流源の各々は、前記N個のカスコード構成スイッチのうちの対応するスイッチの出力端子に接続され、前記複数のN個の電流源の各々は、電圧供給バスと出力バスとの間に接続される、電流源回路；
    を含み、
    前記N個のカスコード構成スイッチの各々が、前記コントローラによって生成された前記Nビットデジタルワードに従って、前記N個の電流源のうちの対応する電流源の「オン」又は「オフ」状態を選択的に制御し；
    前記電流源回路は、前記「オン」又は「オフ」状態に応答して前記電流源回路の出力に生成される電流を組み合わせ、前記組み合わされた電流が前記出力バス上に生成され；
    前記増幅器は：
    前記トランジスタと；
    前記出力バスに接続されたバイアス回路と；
    を含み、
    前記出力バス上の前記組み合わされた電流が前記トランジスタのためのバイアス電流を設定し、前記バイアス電流が第２の電圧源からトランジスタに通過し、前記トランジスタに供給される前記バイアス電流が前記出力バス上の前記組み合わされた電流に従う電流レベルを有する、
    ことを特徴とする切替可能電流バイアス回路。
  6. トランジスタと；
    前記トランジスタのためにバイアス電流を設定するためのバイアス回路であり、前記バイアス電流は当該バイアス回路に供給される基準電流に従った電流レベルを有する、バイアス回路と；
    バイアス電流レベルコントローラと；
    を備えた回路であって、
    前記バイアス電流レベルコントローラは：
    複数のスイッチと；
    複数の電流源を備える電流源回路であり、前記電流源の各々は、電圧源と前記複数のスイッチのうちの対応するスイッチとの間に接続され、当該電流源回路は、前記複数のスイッチのうちの対応するスイッチに供給されるバイナリ制御信号に応答して、前記電流源の各々によって生成される電流を組み合わせ、前記組み合わされた電流は、前記バイアス回路に供給される前記基準電流を供給する、電流源回路と；
    を含み、
    前記バイナリ制御信号は、第1の範囲の電圧R1の間で変化し、前記スイッチの各々の出力における電圧は、第2の範囲の電圧R2の間で変化し、R2は、R1より大きい、
    ことを特徴とする回路。
  7. 前記スイッチの各々が、カスコード構成で接続されたMOS FET及びGaN FETを含む、請求項６に記載の回路。
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