JP2020522165A - ビットブロックストリーム・ビットエラー検出方法およびデバイス - Google Patents

ビットブロックストリーム・ビットエラー検出方法およびデバイス Download PDF

Info

Publication number
JP2020522165A
JP2020522165A JP2019564840A JP2019564840A JP2020522165A JP 2020522165 A JP2020522165 A JP 2020522165A JP 2019564840 A JP2019564840 A JP 2019564840A JP 2019564840 A JP2019564840 A JP 2019564840A JP 2020522165 A JP2020522165 A JP 2020522165A
Authority
JP
Japan
Prior art keywords
bit
check result
parity check
block
bit block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019564840A
Other languages
English (en)
Other versions
JP7047233B2 (ja
Inventor
ジャン、シャオジュン
ジョン、キウェン
フアン、ジン
ジャ、ミン
Original Assignee
ホアウェイ・テクノロジーズ・カンパニー・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ホアウェイ・テクノロジーズ・カンパニー・リミテッド filed Critical ホアウェイ・テクノロジーズ・カンパニー・リミテッド
Priority claimed from PCT/CN2018/086326 external-priority patent/WO2018214743A1/zh
Publication of JP2020522165A publication Critical patent/JP2020522165A/ja
Application granted granted Critical
Publication of JP7047233B2 publication Critical patent/JP7047233B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/102—Error in check bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/091—Parallel or block-wise CRC computation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H04L1/0063—Single parity check
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computing Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、搬送効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法およびデバイスを開示する。この方法は、第１境界ビットブロックを送信する段階であって、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用される、段階と、Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である、段階と、第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階であって、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される、段階とを備える。

Description

本願は通信技術の分野、特にビットブロックストリーム・ビットエラー検出方法およびデバイスに関する。
先行技術では、パケット（ＰＡＣＫＥＴ）に基づいてビットエラー検出を実行する複数の方法が提案されている。例えば、パケットに基づいて巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ、ＣＲＣ）検出が実行される。各イーサネット（登録商標）パケットのフレーム検査シーケンス（Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ、ＦＣＳ）フィールド（ＣＲＣ−３２）に基づいてエラーパケットが決定され、ある期間におけるパケットエラー率の統計を収集することによりユーザチャネルの質が評価され得る。しかしながら、上述の方式では、ビットエラー率（Ｂｉｔ ｅｒｒｏｒ ｒａｔｉｏ、ＢＥＲ）を正しく測定することができない。ユーザサービスパケットがないときにＢＥＲを測定することができないか、ユーザサービスパケットがほとんどないときにＢＥＲの検出に長い時間がかかる。
例えば、イーサネットパケットにおける１個のＦＣＳ検査エラーが１個のｂｉｔエラーとみなされる場合は、少なくとも１００,０００個のイーサネットパケットを継続的に送信、受信および検出して、１＊ｅ−５のＢＥＲを評価する必要がある。ユーザサービス帯域幅が１０Ｍｂｐｓである場合は、イーサネットパケットがフルトラフィックで送信され、イーサネットパケットの長さが２５６Ｂであり、検出時間が少なくとも２２．０８秒である。ユーザサービス帯域幅が１００Ｋｂｐｓのみであり、イーサネットパケットの長さが２５６Ｂである場合は、検出時間が少なくとも３６．８分（２，２０８秒）である。
表１に示すように、ＦＣＳが４バイトを占有する。従って、上述の方法の別の問題は、比較的多い数の固定フレームバイトが占有され、比較的低いベアラ効率がもたらされることである。ＣＲＣ−３２検査が導入される場合は、最小パケットが６４Ｂであるときにベアラ効率が６．２５％低下するか、最大パケットが１５１８Ｂであるときにベアラ効率が０．２６３％低下する。
加えて、先行技術では、フレーム単位でビットインタリーブパリティ（Ｂｉｔ ｉｎｔｅｒｌｅａｖｉｎｇ ｐａｒｉｔｙ、ＢＩＰ）を使用するビットエラー検出方法が更に提案されている。例えば、ＢＩＰ検査オーバヘッドバイトが同期デジタルハイアラーキＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ、ＳＤＨ）／光伝送ネットワーク（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ、ＯＴＮ）のフレーム構造で設定される。従って、この方法のベアラ効率は厳格であり、ユーザ要件に従って検査アルゴリズムを動的に定義することができない。例えば、ＢＩＰ−８をＢＩＰ−４に下げることも、ＢＩＰ−１６に上げることもできない。
現在、この業界では第５世代（５Ｇ）通信技術が広く研究されており、確定的な低レイテンシ、信頼性およびセキュリティ分離技術が、５Ｇが早急に取り組むべき重要な課題になっている。Ｘ−Ｅｔｈｅｒｎｅｔ（登録商標）（略してＸ−Ｅ）は、Ｅｔｈｅｒｎｅｔ物理層、例えば、６４／６６ｂｉｔ ｂｌｏｃｋに基づくビットブロックスイッチング技術であり、確定的な超低レイテンシという技術的特徴を有する。Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングに基づいて、Ｘ−Ｅｔｈｅｒｎｅｔは、上述のビットエラー検出方法を使用することによりビットエラー検出を実行することができる。例えば、以下の２つの方法が含まれ得る。
方法１：パケットベースのＣＲＣ検出方法を使用することにより、Ｘ−Ｅが幾つかのｂｉｔを配置してブロックごとにＣＲＣ検査を実行する。例えば、６６ｂｉｔ ｂｌｏｃｋについては、４個または８個のｂｉｔを設定して他の６０個または５６個のｂｉｔに対するＣＲＣ検査を実行し得る。
方法２：ＳＤＨ／ＯＴＮ方式を使用することにより、１バイトまたは幾つかのｂｉｔを配置してブロックごとにＢＩＰ検査を実行する。例えば、６６ｂｉｔ ｂｌｏｃｋについては、２〜８個のｂｉｔが他の６２〜５６個のｂｉｔに対するＢＩＰ検査を実行するように設定され得る。
上述の２つの方法が実装され得るが、デバイス内の処理ユニットがこれらの方法のどちらかでブロックごとに操作を実行する必要があるので、これらの方法は実装するのが難しい。加えて、上述の２つの方法のベアラ効率は比較的低い。例えば、ＢＩＰ−４／ＣＲＣ−４検査が各ブロックで実行される場合にベアラ効率が６．２５％低下するか、ＢＩＰ−８／ＣＲＣ−８検査が各ブロックで実行される場合にベアラ効率が１２．５％低下する。
本願の実施形態は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法およびデバイスを提供する。
第１態様によれば、ビットブロックストリーム・ビットエラー検出方法が提供される。この方法は、第１境界ビットブロックを送信する段階であって、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、段階と、Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である、段階と、第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階であって、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される、段階とを備える。
従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消することができる。
被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、上述の方法はビットブロック伝送端により実行され得ることを理解されたい。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、被検査ビットブロックストリームの経路はエンドツーエンド経路である。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、被検査ビットブロックストリームの経路は、一端が接続されていない経路である。本願を通じて、ビットブロック伝送端を伝送デバイスと称する。従って、本願のこの実施形態は、エンドツーエンド経路でのビットエラー検出を実行するために使用できるだけでなく、非エンドツーエンド経路、例えば、計画された予約経路、１：１接続保護グループの保護経路、または別の特別な目的のための経路でのビットエラー検出を実行するためにも使用することができる。被検査ビットブロックストリームの経路がビットブロック伝送端の後の第１中間デバイスからビットブロック受信端の前の第２中間デバイスまでであるとき、上述の方法は第１中間デバイスにより実行され得る。被検査ビットブロックストリームの経路は、両端が接続されていない経路である。
考えられる設計において、各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、第１境界ビットブロックを送信する段階は、第１デバイスに第１境界ビットブロックを送信する段階を有し、Ｉ番目のビットブロックを順次送信する段階は、第１デバイスにＩ番目のビットブロックを順次送信する段階を有し、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階は、以下の２つの事例を含み得る。（１）第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果が第１デバイスに送信される。従って、上述の実装において、第１パリティ検査結果および第２パリティ検査結果は、２個の境界ビットブロック、および２個の境界ビットブロック間のＮ個のビットブロックと共に第１デバイスに送信される。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、ここでの第１デバイスはビットブロック受信端であってよい。または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、または、被検査ビットブロックストリームの経路がビットブロック伝送端の後の第１中間デバイスからビットブロック受信端の前の第２中間デバイスであるとき、ここでの第１デバイスは中間デバイスであってもよい。（２）第２境界ビットブロックが第１デバイスに送信され、第１パリティ検査結果および第２パリティ検査結果が第２デバイスに送信される。ここでの第２デバイスはＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスであってよいことを認識されたい。加えて、本明細書ではこれら２つの方式が同時に使用され得る。すなわち、第１パリティ検査結果および第２パリティ検査結果は、第１デバイスおよび第２デバイスの両方に送信される。従って、本願のこの実施形態は、ビットエラー検出を実装するための任意選択的な方式を２つ提供するものであり、ビットエラー検出がより柔軟かつ効率的になり、実装するのに簡単かつ便利である。
考えられる設計において、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階は、第１の時点で第２境界ビットブロックを送信し、第２の時点で第１パリティ検査結果および第２パリティ検査結果を送信することであって、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じである、送信することを行うといった幾つかの考えられる方式で実装される。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶される。
従って、ビットブロックストリーム内のビットブロックがＮ個ごとに１個のグループを形成すると仮定すれば、ｉ番目の境界ビットブロックが、ｉ番目のグループ内のＮ個のビットブロックに対応する第１パリティ検査結果および第２パリティ検査結果を記憶し、（ｉ＋１）番目の境界ビットブロックが、（ｉ＋１）番目のグループ内のＮ個のビットブロックに対応する第１パリティ検査結果および第２パリティ検査結果を記憶する。ここで、（ｉ＋１）番目のグループ内のＮ個のビットブロックはｉ番目の境界ビットブロックと（ｉ＋１）番目の境界ビットブロックとの間のビットブロックであり、ｉは正の整数である。
本願で述べる境界ビットブロックは、新たに挿入されるビットブロックであってよく、新しい境界ビットブロックが挿入されるとき、第１ビットブロックを削除してユーザ帯域幅への影響を低減させることができ、第１ビットブロックは、Ｎ個のビットブロックの伝送プロセスでＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得るビットブロックであることを理解されたい。例えば、６４／６６ｂｉｔ ｂｌｏｃｋストリームについては、第１ビットブロックが空きブロックであってよい。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出される。ここで、予め設定された検査アルゴリズムは、第１ビットブロックがＮ個のビットブロックに追加されるか、Ｎ個のビットブロックから除去されるときに、第１パリティ検査結果および第２パリティ検査結果を変わらぬまま維持するために使用され、第１ビットブロックは、Ｎ個のビットブロックの伝送プロセスでＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得るビットブロックである。従って、本願のこの実施形態で提供する予め設定された検査アルゴリズムを使用することにより、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロック（例えば、ＩＤＬＥ Ｂｌｏｃｋ）を第１パリティ検査結果および第２パリティ検査結果が許容し得ること、および、第１ビットブロックで発生するビットエラーの検出も可能であることが保証され得る。
考えられる設計において、予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムである。ここで、ｘは連続するビットインタリーブされたビットの数を示し、ｘは第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２である。例えば、予め設定された検査アルゴリズムは８ＢＩＰ−８アルゴリズムまたは１６ＢＩＰ−４アルゴリズムであってよい。ｘＢＩＰ−ｙアルゴリズムを使用して第１パリティ検査結果および第２パリティ検査結果を決定する具体的な方法は、Ｎ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録すること、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、ｙビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む、取得することである。従って、本願のこの実施形態で提供するｘＢＩＰ−ｙアルゴリズムを使用することにより、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロックが許容され得る。この方法は簡単かつ便利である。
考えられる設計において、予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、ｚ個の監視セクションにそれぞれ対応する連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、ｆｌｅｘＢＩＰ−ｚアルゴリズムを使用して第１パリティ検査結果および第２パリティ検査結果を決定する具体的な方法は、Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、Ｎ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得することであって、ｚビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む、取得することである。従って、本願のこの実施形態で提供するｆｌｅｘＢＩＰ−ｚアルゴリズムを使用することにより、第１パリティ検査結果および第２パリティ検査結果をより柔軟かつ簡単に決定することができ、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロックを許容することができる。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果を決定する段階は、第１検査結果セットを決定する段階であって、第１検査結果セットがｙビット監視符号を含むか、第１検査結果セットがｚビット監視符号を含む、段階を有し、第１パリティ検査結果および第２パリティ検査結果を送信する段階は、第１検査結果セットを送信する段階を有する。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出が完全に実装され得る。
第２態様によれば、ビットブロックストリーム・ビットエラー検出方法が提供される。この方法は、第１境界ビットブロックを受信する段階であって、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である、段階と、第２境界ビットブロックを受信する段階であって、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される、段階と、第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す、段階とを備える。従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消することができる。
被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、図１３の段階がビットブロック受信端により実行され得ること、または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、もしくは、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、上述の方法は中間デバイスにより実行され得ることを理解されたい。本願を通じて、ビットブロック受信端を受信デバイスと称する。
ここでのＮ個のビットブロックは、伝送デバイスが第１パリティ検査結果および第２パリティ検査結果を決定するときに、第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックであることを認識されたい。任意選択的な実施形態において、第１境界ビットブロックを送信した後、伝送デバイスはＮ個のビットブロックを順次送信し、次に、Ｎ個のビットブロックに基づいて第１パリティ検査結果および第２パリティ検査結果を算出し、これら２個の結果を第２境界ビットブロックに記憶し、第２境界ビットブロックを送信する。しかしながら、伝送デバイスから受信デバイスまでの経路が非同期ノードを通過する必要があることを考慮すると、第１ビットブロックがＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得る。第１境界ビットブロックを受信した後、受信デバイスはＴ個のビットブロックを順次受信し、次に、Ｎ＝Ｔ、またはＮ＞Ｔ（第１ビットブロックがＮ個のビットブロックに挿入されることを意味する）、またはＮ＜Ｔ（第１ビットブロックがＮ個のビットブロックから削除されることを意味する）といった３つの事例が発生し得る。
考えられる設計において、この方法は、第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに第３パリティ検査結果および第４パリティ検査結果を送信する段階であって、第２デバイスは第１パリティ検査結果および第２パリティ検査結果を記憶する、段階を更に備える。ここでの第２デバイスは、ＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスであってよいことを認識されたい。加えて、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第３パリティ検査結果および第４パリティ検査結果は第２デバイスに送信されてもよい。従って、第２デバイスは、伝送デバイスにより送信される第１パリティ検査結果および第２パリティ検査結果と受信デバイスにより送信される第３パリティ検査結果および第４パリティ検査結果とを受信してよく、第２デバイスはこれら２個の結果セットに基づいて、ビットブロックストリームの伝送プロセスでビットエラーが存在するかどうかを判断する。従って、本願のこの実施形態は、第３者デバイス、例えば、ＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスによるビットエラー検出の実装を提供するものであり、ビットエラー検出がより柔軟かつ効率的になり、実装するのに簡単かつ便利である。
考えられる設計において、各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、第２境界ビットブロックを受信する段階は、第１の時点で第２境界ビットブロックを受信する段階を有し、第１パリティ検査結果および第２パリティ検査結果を受信することは、第２の時点で第１パリティ検査結果および第２パリティ検査結果を受信することであって、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じである、受信することを含む。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶される。
考えられる設計において、第３パリティ検査結果および第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、予め設定された検査アルゴリズムは、第１ビットブロックがＴ個のビットブロックに追加されるか、Ｔ個のビットブロックから除去されるときに、第３パリティ検査結果および第４パリティ検査結果を変わらぬまま維持するために使用され、第１ビットブロックは、Ｔ個のビットブロックの伝送プロセスでＴ個のビットブロックに挿入され得る、または、Ｔ個のビットブロックから削除され得るビットブロックである。従って、本願のこの実施形態で提供する予め設定された検査アルゴリズムを使用することにより、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロック（例えば、ＩＤＬＥ Ｂｌｏｃｋ）を第１パリティ検査結果および第２パリティ検査結果が許容し得ること、および、第１ビットブロックで発生するビットエラーの検出も可能であることが保証され得る。
加えて、受信デバイスが第３パリティ検査結果および第４パリティ検査結果を決定するときに使用される予め設定されたアルゴリズムが、伝送デバイスが第１パリティ検査結果および第２パリティ検査結果を決定するときに使用される予め設定されたアルゴリズムと同じであることを理解されたい。同じ部分については改めて説明しない。
考えられる設計において、予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムである。ここで、ｘは連続するビットインタリーブされたビットの数を示し、ｘは第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２である。
第３パリティ検査結果および第４パリティ検査結果を決定する段階は、Ｔ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録する段階と、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得する段階であって、ｙビット監視符号は第３パリティ検査結果および第４パリティ検査結果を含む、段階とを含む。従って、本願のこの実施形態で提供するｘＢＩＰ−ｙアルゴリズムを使用することにより、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロックが許容され得る。この方法は簡単かつ便利である。
考えられる設計において、予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、ｚ個の監視セクションにそれぞれ対応する連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、第３パリティ検査結果および第４パリティ検査結果を決定する段階は、Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、Ｔ個のビットブロック内の第１ペイロードビットから、各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録する段階と、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得する段階であって、ｚビット監視符号は第３パリティ検査結果および第４パリティ検査結果を含む、段階とを有する。従って、本願のこの実施形態で提供するｆｌｅｘＢＩＰ−ｚアルゴリズムを使用することにより、第１パリティ検査結果および第２パリティ検査結果をより柔軟かつ簡単に決定でき、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロックを許容することができる。
考えられる設計において、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階は、第１パリティ検査結果が第３パリティ検査結果と同じであり、第２パリティ検査結果が第４パリティ検査結果と同じであると判断される場合に、Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、第１パリティ検査結果が第３パリティ検査結果とは異なる、および／または、第２パリティ検査結果が第４パリティ検査結果とは異なると判断される場合に、Ｔ個のビットブロックにビットエラーが存在すると判断する段階を有する。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果を受信することは、第１検査結果セットを受信することであって、第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第１検査結果セットに含まれるｙビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む、受信することを含み、第３パリティ検査結果および第４パリティ検査結果を決定する段階は、第２検査結果セットを決定する段階であって、第２パリティ検査結果はｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第３パリティ検査結果を含む、段階を有し、第１パリティ検査結果および第２パリティ検査結果が受信されるときに、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階は、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出が完全に実装され得る。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果を受信することは、第１検査結果セットを受信することであって、第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、第１検査結果セットに含まれるｚビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む、受信することを含み、第３パリティ検査結果および第４パリティ検査結果を決定する段階は、第２検査結果セットを決定する段階であって、第２検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｚビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む、段階を有し、第１パリティ検査結果および第２パリティ検査結果が受信されるときに、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階は、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出が完全に実装され得る。
考えられる設計において、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階は、第１検査結果セットが第２検査結果セットと同じであると判断される場合に、Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、第１検査結果セットが第２検査結果セットとは異なると判断される場合に、Ｔ個のビットブロックにビットエラーが存在すると判断する段階を含む。
第３態様によれば、ビットブロックストリーム・ビットエラー検出方法が提供される。この方法は、第１デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、第１デバイスが被検出セクションに基づいて第１検査結果を算出する段階と、第１デバイスが第１検査結果およびビットブロックストリームを送信する段階とを備える。例えば、第１デバイスが第１検査結果を算出するときに使用されるアルゴリズムがＣＲＣ−ｘまたはＢＩＰ−ｘであってよい。第１検査結果はＢとして記録され、Ｂは１バイトまたは複数バイトであってよい。従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスにほとんど影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率をＳＤＨ／ＯＴＮのベアラ効率に近づけ、先行技術で提供されるビットエラー検出方法よりも優れたベアラ効率にし、実装手順を簡単にし、実装を容易にする。
考えられる設計において、ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、第１デバイスが第１検査結果およびビットブロックストリームを送信する段階は、第１デバイスが第２デバイスに第１検査結果およびビットブロックストリームを送信する段階、または、第１デバイスが第３デバイスに第１検査結果を送信し、第２デバイスにビットブロックストリームを送信する段階を有する。従って、本願のこの実施形態は、第３者デバイス、例えば、ＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスによるビットエラー検出の実装を提供するものであり、ビットエラー検出がより柔軟かつ効率的になり、実装するのに簡単かつ便利である。
考えられる設計において、第１デバイスが第２デバイスに第１検査結果およびビットブロックストリームを送信する段階の前に、方法は、第１デバイスが第１検査結果を終了ブロックに記憶して更新済みの終了ブロックを取得する段階、または、第１デバイスが第１検査結果を検査結果記憶ブロックに記憶し、ビットブロックストリーム内の任意の第１ビットブロックを削除する段階であって、検査結果記憶ブロックは、終了ブロックの前に配置される新たに追加されたブロックであり、第１ビットブロックは、ビットブロックストリームの伝送プロセスでビットブロックストリームに挿入され得る、または、ビットブロックストリームから削除され得るビットブロックである、段階を更に備える。従って、本願のこの実施形態は、第１検査結果を記憶する方法を２つ提供する。これらの記憶方法はより柔軟であり、実装するのに簡単かつ便利である。
考えられる設計において、 第１デバイスが第１検査結果を終了ブロックに記憶して更新済みの終了ブロックを取得する段階は、第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいときに、第１デバイスが終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、終了ブロックの後の新たに追加されたブロックに終了バイトを移動させ、ビットブロックストリーム内の任意の第１ビットブロックを削除し、終了バイトが移動後に配置される新たに追加されたブロックを更新済みの終了ブロックとして使用する段階、または、第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、第１デバイスが終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを後方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する段階を有し、ターゲットバイトの数は、１に終了ブロック内の終了バイトの後に配置されるバイトの数を加えたものである。従って、本願のこの実施形態で提供する方法を使用することにより、実装を簡単かつ便利にする。
第４態様によれば、ビットブロックストリーム・ビットエラー検出方法が提供される。この方法は、第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、第２デバイスが被検出セクションに基づいて第２検査結果を算出する段階と、第２デバイスが第１検査結果を受信するときに、第２デバイスが第１検査結果および第２検査結果に基づいて、被検出セクションにビットエラーが存在するかどうかを判断する段階とを備える。従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスにほとんど影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率をＳＤＨ／ＯＴＮのベアラ効率に近づけ、先行技術で提供されるビットエラー検出方法よりも優れたベアラ効率にし、実装手順を簡単にし、実装を容易にする。
第２デバイスが第２検査結果を算出するときに使用されるアルゴリズムが、第１デバイスが第１検査結果を算出するときに使用されるものと同じである。
考えられる設計において、ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階は、３つの考えられる事例を含む。（１）第２デバイスが第１検査結果を受信し、第１検査結果が終了ブロックに記憶される場合は、第２デバイスは第２検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。（２）第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、更新済みのビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。上述の２つの事例において、第１検査結果は開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれる。従って、まず第１検査結果を削除する必要があり、残存部分を被検出検出として使用する。加えて、第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。同時に、ユーザ帯域幅への影響を低減させるべく、第１ビットブロックを終了ブロックの後に追加する必要がある。（３）第２デバイスが第１検査結果を受信しない場合は、第２デバイスはビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。この場合は、第１検査結果が開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれないことから、これらのバイトは被検出セクションとして直接使用され得る。
考えられる設計において、この方法は、第２デバイスが第１検査結果を受信しない場合に、第２デバイスが第３デバイスに第２検査結果を送信する段階であって、第３デバイスは第１検査結果を記憶する、段階を更に備える。従って、本願のこの実施形態は、第１検査結果を記憶する方法を２つ提供する。これらの記憶方法はより柔軟であり、実装するのに簡単かつ便利である。
考えられる設計において、第２デバイスが第１検査結果および第２検査結果に基づいて、被検出セクションにビットエラーが存在するかどうかを判断する段階は、第１検査結果が第２検査結果と同じであると第２デバイスが判断した場合に、被検出セクションにビットエラーが存在しないと判断する段階、または、第１検査結果が第２検査結果とは異なると第２デバイスが判断した場合に、被検出セクションにビットエラーが存在すると判断する段階を有する。
考えられる設計において、第２デバイスが第１検査結果を終了ブロックから削除して更新済みの終了ブロックを取得することは、第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいときに、第２デバイスが、第１検査結果により占有されるバイトの数に基づいて終了ブロックの前のビットブロックに終了バイトを移動させ、新しい第１ビットブロックをビットブロックストリームに追加し、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること、または、第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、第２デバイスが、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを前方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用することを有する。ここで、ターゲットバイトの数は、１に終了ブロック内の終了バイトの前に配置されるバイトの数を加えたものである。従って、本願のこの実施形態で提供する方法を使用することにより、実装を簡単かつ便利にする。
第５態様によれば、プロセッサと送受信機とを含むビットブロックストリーム・ビットエラー検出デバイスが提供される。ここで、送受信機は、ビットブロックストリームを送信するように構成され、プロセッサは、送受信機により送信されたビットブロックストリームに基づいて第１態様または第１態様の任意の考えられる実装に係る上述の方法を完了するように構成される。
第６態様によれば、プロセッサと送受信機とを含むビットブロックストリーム・ビットエラー検出デバイスが提供される。ここで、送受信機は、ビットブロックストリームを受信するように構成され、プロセッサは、送受信機により受信されたビットブロックストリームに基づいて第２態様または第２態様の任意の考えられる実装に係る上述の方法を完了するように構成される。
第７態様によれば、プロセッサと送受信機とを含むビットブロックストリーム・ビットエラー検出デバイスが提供される。ここで、送受信機は、ビットブロックストリームを送信するように構成され、プロセッサは、送受信機により送信されたビットブロックストリームに基づいて第１態様または第１態様の任意の考えられる実装に係る上述の方法を完了するように構成される。
第８態様によれば、プロセッサと送受信機とを含むビットブロックストリーム・ビットエラー検出デバイスが提供される。ここで、送受信機は、ビットブロックストリームを受信するように構成され、プロセッサは、送受信機により受信されたビットブロックストリームに基づいて第２態様または第２態様の任意の考えられる実装に係る上述の方法を完了するように構成される。
本願の実施形態は、Ｍ１／Ｍ２ビットブロックストリームを転送するための新しいデバイスを提供する。ここで、ビットエラー率（Ｂｉｔ ｅｒｒｏｒ ｒａｔｉｏ、ＢＥＲ）ユニット、略してＢＥＲとも称されるビットエラー検出ユニットがデバイスに新たに追加される。このユニットは、検査結果を算出し、ビットエラーを検出するように構成される。ＰＥデバイスがｕＡｄｐｔ、Ｌ１．５ｓｗｉｔｃｈ、ｎＡｄｐｔおよびＢＥＲを含む。ＰＥデバイスの一端がユーザ機器に接続され、インタフェースがＵＮＩであり、他端がネットワークデバイスに接続され、インタフェースがＮＮＩである。図２３ａおよび図２３ｂに示すように、ＰデバイスがｕＡｄｐｔ、Ｌ１．５ｓｗｉｔｃｈ、ｎＡｄｐｔおよびＢＥＲを含み、Ｐデバイスの両端がネットワークデバイスに接続され、インタフェースがＮＮＩである。
本願の実施形態は、パケットベアラ製品、例えば、Ｘ−Ｅ特徴が計画通りに提供されることになっているＩＰＲＡＮまたはＰＴＮデバイスを更に提供する。図２４は、本願で提供するパケットベアラ製品を示している。ここでのインタフェースボードは、ボックス型デバイスのインタフェースカードまたはフレーム状機器のラインカードのインタフェースチップであってよい。
代替的に、本願の実施形態はパケットベアラ製品を更に提供する。図２５に示すように、本願はＢＥＲのチップ内蔵が可能になるＳＤｘｘｘｘなどの新しいチップを提供する。または、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ）またはネットワークプロセッサ（Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｏｒ、ＮＰ）をＳＤｙｙｙｙなどの既存のインタフェースチップと主要な制御配電盤との間に追加して、ＦＰＧＡまたはＮＰを使用することによりＢＥＲの機能を実装する。
第９態様によれば、本願はコンピュータ可読記憶媒体を提供する。ここで、コンピュータ可読記憶媒体は命令を記憶し、この命令は、コンピュータで実行されるとき、第１態様または第１態様の任意の考えられる設計に従ってコンピュータが上述の方法を実行することを可能にする。
第１０態様によれば、本願は、命令を含むコンピュータプログラム製品を更に提供する。ここで、この命令は、コンピュータで実行されるとき、第１態様または第１態様の任意の考えられる設計に従ってコンピュータが上述の方法を実行することを可能にする。
本願の実施形態に係る６４／６６ｂｉｔ符号化の符号タイプ定義の概略図である。
本願の実施形態に係る空きブロックの符号タイプ定義の概略図である。
本願の実施形態に係るＰＥデバイスの概略構造図１である。
本願の実施形態に係るＰデバイスの概略構造図１である。
本願の実施形態に係るＸ−Ｅ技術を使用したネットワーキングおよび転送の概略図である。
本願の実施形態に係るＢＩＰ−８の基本理念の概略図である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出方法１を示している。
本願の実施形態に係る第２境界ビットブロックの位置および符号タイプ定義の概略図である。
本願の実施形態に従って第１ビットブロックを挿入することに関する概略図である。
本願の実施形態に係る８ＢＩＰ−８の基本理念の概略図である。
本願の実施形態に係る１６ＢＩＰ−４の基本理念の概略図である。
本願の実施形態に係るｆｌｅｘＢＩＰ−８の基本理念の概略図である。
本願の実施形態に係るｆｌｅｘＢＩＰ−９の基本理念の概略図である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出方法２を示している。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出方法３を示している。
本願の実施形態に係る６４／６６ビットストリームの概略図である。
本願の実施形態に係る純粋なデータブロックＤの符号タイプ定義の概略図である。
本願の実施形態に係る開始ブロックの符号タイプ定義の概略図である。
本願の実施形態に係る終了ブロックの符号タイプ定義の概略図である。
本願の実施形態に従って第１デバイスが第１検査結果を終了ブロックに記憶することに関する概略図である。
第１デバイスがＣＲＣ−８またはＢＩＰ−８を使用することにより第１検査結果Ｂを算出し、本願の実施形態に従って第１検査結果Ｂを終了ブロックに挿入することに関する概略図である。
本願の実施形態に従って第１デバイスが終了ブロックの前の新たに追加されたビットブロックに第１検査結果Ｂを挿入することに関する概略図である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出方法４を示している。
本願の実施形態に従って第２デバイスが第１検査結果Ｂを終了ブロックから削除することに関する概略図である。
本願の実施形態に係るＰＥデバイスの概略構造図２である。
本願の実施形態に係るＰデバイスの概略構造図２である。
本願の実施形態に係るパケットベアラ製品の概略構造図１である。
本願の実施形態に係るパケットベアラ製品の概略構造図２である。
本願の実施形態に係る、被検査ビットブロックストリームの経路がエンドツーエンド経路であるビットエラー検出の概略図である。
本願の実施形態に係る、被検査ビットブロックストリームの経路が非エンドツーエンド経路であるビットエラー検出の概略図１である。
本願の実施形態に係る、被検査ビットブロックストリームの経路が非エンドツーエンド経路であるビットエラー検出の概略図２である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出デバイスの概略構造図１である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出デバイスの概略構造図２である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出デバイスの概略構造図３である。
本願の実施形態に係るビットブロックストリーム・ビットエラー検出デバイスの概略構造図４である。
以下では、添付の図面を参照しながら本願の実施形態について説明する。
本願の実施形態で述べるビットブロックはＭ１／Ｍ２ビットブロック（Ｂｉｔ ｂｌｏｃｋ）であり、Ｍ１／Ｍ２ ｂｉｔは符号化方式を表す。ここで、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
Ｅｔｈｅｒｎｅｔ物理層リンクで転送されるのはＭ１／Ｍ２ビットブロックストリームである。例えば、１Ｇ Ｅｔｈｅｒｎｅｔは８／１０ｂｉｔ符号化を使用し、１ＧＥ物理層リンクで転送されるのは８／１０ｂｉｔ ｂｌｏｃｋストリームであり、１０ＧＥ／４０ＧＥ／１００ＧＥは６４／６６ｂｉｔ符号化を使用し、１０ＧＥ／４０ＧＥ／１００ＧＥ物理層リンクで転送されるのは６４／６６ｂｉｔ ｂｌｏｃｋストリームである。将来のＥｔｈｅｒｎｅｔ技術の進歩に伴い、他の符号化方式、例えば、１２８／１３０ｂｉｔ符号化および２５６／２５８ｂｉｔ符号化などが出現し得る。説明を容易にするため、Ｍ１／Ｍ２ビットブロックストリームは本願の全ての実施形態で使用される。
Ｌ１．５スイッチングＭ１／Ｍ２ビットブロックストリームには、複数の異なるタイプのビットブロックが存在し、これらのビットブロックは規格に明確に定義される。図１に示すように、以下では説明のため、６４／６６ｂｉｔ符号化の符号タイプ定義を例として使用する。図１では、ヘッダにおける２個のｂｉｔ「１０」または「０１」が６４／６６ｂｉｔ ｂｌｏｃｋの同期ヘッダビットであり、同期ヘッダビットの後の６４個のｂｉｔがペイロードデータまたはプロトコルを搬送するために使用される。図１には１６個の符号タイプ定義がある。各行がビットブロックの符号タイプ定義を表す。ここで、Ｄ０からＤ７はデータバイトを表し、Ｃ０からＣ７は制御バイトを表し、Ｓ０は開始バイトを表し、Ｔ０からＴ７は終了バイトを表し、行２は空きブロック（ＩＤＬＥ Ｂｌｏｃｋ）の符号タイプ定義に対応し、空きブロックは、図２に具体的に示す／Ｉ／で表されてよい。行７は開始ブロックの符号タイプ定義に対応し、開始ブロックは／ｓ／で表されてよく、行９から１６は８個の終了ブロックの符号タイプ定義にそれぞれ対応し、これら８個の終了ブロックは／Ｔ／で一様に表されてよい。
更に、Ｘ−Ｅ技術的ハイアラーキでは、図３ａおよび図３ａに示すデバイスが、Ｍ１／Ｍ２ビットブロックストリームを転送するために使用される。具体的に言うと、図３ａおよび図３ｂに示すように、ＰＥデバイスおよびＰデバイスが含まれる。ＰＥデバイスはプロバイダエッジデバイスを表し、ＰＥデバイスの一端がユーザ機器に接続され、インタフェースがユーザ側インタフェース（Ｕｓｅｒ ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ、ＵＮＩ）であり、他端がネットワークデバイスに接続され、インタフェースがＮＮＩである。Ｐデバイスはネットワークデバイスを表し、Ｐデバイスの両端がネットワークデバイスに接続され、インタフェースがネットワーク間インタフェース（Ｎｅｔｗｏｒｋ ｔｏ Ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ、ＮＮＩ）またはネットワーク内のデバイス間のインタフェースである。
図３ａを例として使用する。クライアント信号適応ユニット（ｕＡｄｐｔ）はＸ−Ｅ技術的ハイアラーキのユーザ側処理ユニットを表し、ユーザサービス信号にアクセスし、符号タイプ変換およびレート適応を実装するように構成される。ネットワーク信号適応ユニット（ｎＡｄｐｔ）はＸ−Ｅ技術的ハイアラーキのネットワーク側処理ユニットを表し、ネットワーク側にデバイス内のサービス信号を送信し、対応する機能処理を完了するか、ネットワーク側サービス信号を受信し、デバイス内の別の処理ユニットに信号を伝送するように構成される。Ｌ１．５ｓｗｉｔｃｈまたはＸ−Ｅｔｈｅｒｎｅｔ ｓｗｉｔｃｈ、すなわち、Ｘ−Ｅｔｈｅｒｎｅｔ ｒｅｌａｙ（すなわち、中間ノードで転送）がスイッチングユニットとして具現化される。
図４は、Ｘ−Ｅ技術を使用したネットワーキングおよび転送の概略図である。図４に示す経路はＸ−Ｅエンドツーエンド転送経路である。
加えて、以下では、本願の実施形態で使用する２つの一般的な検査アルゴリズムについて簡単に説明する。
（１）ＢＩＰ−ｘ：被検査信号をＸ個の検査ブロックに分割することを基本理念とするＢＩＰベースのアルゴリズム。例えば、ＳＤＨはＢＩＰ−１６、ＢＩＰ−８およびＢＩＰ−２を使用し、ＯＴＮはＢＩＰ−８を使用する。
例えば、図５を参照すると、ＢＩＰ−８に示す８ビット監視符号の生成プロセスについて、以下のように簡単に説明することができる。ビットストリームの全ての被検査ビットを、各グループが８個のビットである一連の８ビットシーケンス符号グループに分割する。ＢＩＰ−８符号を第１列として使用し、第１の８ビットシーケンスを第２列として使用するなどして、監視行列を形成する。次に、全ての８ビットシーケンス符号グループの第１ビットおよびＢＩＰ−８符号の第１ビットが第１監視符号グループ（行列の第１行）を形成し、全ての８ビットシーケンス符号グループの第２ビットおよびＢＩＰ−８符号の第２ビットが第２監視符号グループ（行列の第２行）を形成するなどである。最後に、ＢＩＰ−８符号の第１ビットが第１監視符号グループに関する偶数パリティ検査を提供し（すなわち、監視符号グループ内のビットの数を偶数に維持し）、ＢＩＰ−８符号の第２ビットが第２監視符号グループに関する偶数パリティ検査を提供するなどである。本明細書では奇数パリティ検査が代替的に使用され得ることを認識されたい。
（２）ＣＲＣ−ｘ：標準化されたＣＲＣアルゴリズムがＣＲＣ−４、ＣＲＣ−８、ＣＲＣ−１６およびＣＲＣ−３２などを含むＣＲＣベースのアルゴリズム。Ｘビット巡回検査が被検査信号に使用され、ＣＲＣ−３２がＥｔｈｅｒｎｅｔフレームまたはパケットに使用され、ＣＲＣ−３２結果が当該フレームまたは当該パケット最後のＦＣＳフィールド（４バイト）に記憶される。
図６を参照すると、本願の実施形態は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法を提供する。この方法は以下の段階を含む。
段階６００：第１境界ビットブロックを送信する。ここで、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である。
段階６１０：Ｉ番目のビットブロックを順次送信する。ここで、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である。
段階６２０：第１パリティ検査結果および第２パリティ検査結果を決定する。ここでは、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい。
段階６３０：第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する。ここで、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される。
被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、図６の段階がビットブロック伝送端により実行され得ることを理解されたい。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、被検査ビットブロックストリームの経路はエンドツーエンド経路である。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、被検査ビットブロックストリームの経路は、一端が接続されていない経路である。本願を通じて、ビットブロック伝送端を伝送デバイスと称する。
従って、本願のこの実施形態は、エンドツーエンド経路でのビットエラー検出を実行するために使用できるだけでなく、非エンドツーエンド経路、例えば、計画された予約経路、１：１接続保護グループの保護経路、または別の特別な目的のための経路でのビットエラー検出を実行するためにも使用することができる。
被検査ビットブロックストリームの経路がビットブロック伝送端の後の第１中間デバイスからビットブロック受信端の前の第２中間デバイスまでであるとき、図６の段階は第１中間デバイスにより実行され得る。被検査ビットブロックストリームの経路は、両端が接続されていない経路である。
段階６００、段階６１０および段階６３０について、本願のこの実施形態は以下の２つの考えられる実装を提供する。
第１の考えられる実装：第１デバイスに第１境界ビットブロックを送信し、第１デバイスにＩ番目のビットブロックを順次送信し、第１デバイスに第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する。
従って、上述の実装において、第１パリティ検査結果、第２パリティ検査結果、２個の境界ビットブロック、および２個の境界ビットブロック間のＮ個のビットブロックは共に第１デバイスに送信される。被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、ここでの第１デバイスはビットブロック受信端であってよい。または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、または、被検査ビットブロックストリームの経路がビットブロック伝送端の後の第１中間デバイスからビットブロック受信端の前の第２中間デバイスであるとき、ここでの第１デバイスは中間デバイスと称することもできる。
第２の考えられる実装：第１デバイスに第１境界ビットブロックを送信すること、第１デバイスにＩ番目のビットブロックを順次送信すること、および、第１デバイスに第２境界ビットブロックを送信し、第２デバイスに第１パリティ検査結果および第２パリティ検査結果を送信することを行う。
ここでの第２デバイスはＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスであってよいことを認識されたい。
加えて、本明細書ではこれら２つの方式が同時に使用され得る。すなわち、第１パリティ検査結果および第２パリティ検査結果は、第１デバイスだけでなく、第２デバイスにも送信される。
更に、第２境界ビットブロックは第１の時点で送信され、第１パリティ検査結果および第２パリティ検査結果は第２の時点で送信され、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じであることを理解されたい。
第１パリティ検査結果の検査対象はＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットであってよく、第２パリティ検査結果の検査対象はＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットであってよい。考えられる実装において、Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含むことに加えて、第１パリティ検査結果の検査対象は第１境界ビットブロックのｍ個の連続ビットを更に含んでよく、第２境界ビットブロックのｍ個の連続ビットを更に含んでよい。同様に、Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含むことに加えて、第２パリティ検査結果の検査対象は第１境界ビットブロックのｎ個の連続ビットを更に含んでよく、第２境界ビットブロックのｎ個の連続ビットを更に含んでよい。
考えられる実装において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶され得る。従って、ビットブロックストリーム内のビットブロックがＮ個ごとに１個のグループを形成すると仮定すれば、ｉ番目の境界ビットブロックが、ｉ番目のグループ内のＮ個のビットブロックに対応する第１パリティ検査結果および第２パリティ検査結果を記憶し、（ｉ＋１）番目の境界ビットブロックが、（ｉ＋１）番目のグループ内のＮ個のビットブロックに対応する第１パリティ検査結果および第２パリティ検査結果を記憶する。ここで、（ｉ＋１）番目のグループ内のＮ個のビットブロックはｉ番目の境界ビットブロックと（ｉ＋１）番目の境界ビットブロックとの間のビットブロックであり、ｉは正の整数である。
本願で述べる境界ビットブロックは、新たに挿入されるビットブロックであってよいことを理解されたい。新しい境界ビットブロックが挿入されるとき、第１ビットブロックが削除され得る。ここで、第１ビットブロックは、Ｎ個のビットブロックの伝送プロセスでＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得るビットブロックである。例えば、６４／６６ｂｉｔ ｂｌｏｃｋストリームについては、第１ビットブロックが空きブロックであってよい。
任意選択的な実施形態において、図７に示すように、６４／６６ｂｉｔ ｂｌｏｃｋストリームを例として使用する。第１パリティ検査結果および第２パリティ検査結果が決定された後、第２境界ビットブロックは図１の行８におけるビットブロック符号タイプ定義に対応する。具体的に言うと、ビットブロックのタイプが０ｘ４Ｂであり、ビットブロックの符号Ｏが０ｘ０６であり、第１パリティ検査結果および第２パリティ検査結果はビットブロックの３個のデータフィールドに記憶され、占有されていないデータフィールドビットが二進のゼロでパディングされる。従って、第２境界ビットブロックがＮ個のビットブロックに挿入された後、空きブロックが削除されてユーザ帯域幅への影響が低減され得る。
Ｍ１／Ｍ２ビットブロックストリームが伝送プロセスで非同期ノードを通過する（受信ブロックがノードクロックおよび伝送クロックと完全に同期されないかもしれないことを意味する）ことを考慮すると、通常は第１ビットブロックが挿入または削除されて周波数効果がなくなる。例えば、図８に示すように、空きブロックを挿入または削除することにより６４／６６ｂｉｔ ｂｌｏｃｋストリームが実装される。従って、段階６２０で第１パリティ検査結果および第２パリティ検査結果が決定されるとき、既存のＢＩＰ−ｘアルゴリズムガ使用される場合は、第１パリティ検査結果および第２パリティ検査結果は伝送プロセスにおける第１ビットブロックの挿入または削除の影響を受けるかもしれない。
本願のこの実施形態において、第１パリティ検査結果および第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出される。ここで、予め設定された検査アルゴリズムは、第１ビットブロックがＮ個のビットブロックに追加されるか、Ｎ個のビットブロックから除去されるときに、第１パリティ検査結果および第２パリティ検査結果を変わらぬまま維持するために使用される。
具体的に言うと、伝送プロセスで挿入または削除される１つまたは複数の第１ビットブロック（例えば、ＩＤＬＥ Ｂｌｏｃｋ）を第１パリティ検査結果および第２パリティ検査結果が許容し得ること、および、第１ビットブロックで発生するビットエラーの検出も可能であることを保証すべく、本願では既存のＢＩＰアルゴリズムが改善される。既存のＢＩＰアルゴリズムは、限定されるわけではないが、以下の２つのアルゴリズムを含み得る。
アルゴリズム１：予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムである。ここで、ｘは連続するビットインタリーブされたビットの数を示し、ｘは第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２である。
Ｎ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットがｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録され、奇数パリティ検査または偶数パリティ検査を使用することにより１ビット監視符号が監視セクションごとに決定されてｙビット監視符号が取得され、ｙビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む。
第１パリティ検査結果および第２パリティ検査結果が算出されるとき、各ビットブロック内の同期ヘッダビットは含まれないことを理解されたい。
任意選択的な実施形態において、図９に示すように、既存のＢＩＰ−ｘアルゴリズムはｘＢＩＰ−ｙアルゴリズムの特別な事例（すなわち、ｘ＝１であるシナリオ）としてみなされ得る。図８は、６４／６６ｂｉｔ ｂｌｏｃｋに８ＢＩＰ−８アルゴリズムを使用することに関する概略図である。Ｂ０からＢ７は、使用される８ＢＩＰ−８アルゴリズムに含まれる８個の監視符号（検査符号とも称される）である。ここでは、各監視符号が１個の監視セクションに対応して、対応する監視セクションに含まれるビットに関する奇数パリティ検査または偶数パリティ検査を提供する。各監視セクションが各ビットブロックの８個の連続ビットに対応する。例えば、第１監視セクションが各ビットブロックの第１ペイロードビットから第８ペイロードビットに対応し、第２監視セクションが各ビットブロックの第９ペイロードビットから第１６ペイロードビットに対応し、…、第８監視セクションが各ビットブロックの第５７ペイロードビットから第６４ペイロードビットに対応する。具体的に言うと、挿入される空きブロックの第１バイトが０ｘ１ｅであり、他のバイトがゼロである。空きブロックの第１バイトは８ＢＩＰ−８の第１監視セクションに入り、他のバイトは第２〜第８監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有し、他のフィールドはゼロであり、０個の二進の１を有する。従って、何個の空きブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ７の検査結果は影響を受けない。
任意選択的な実施形態において、図１０に示すように、図１０は、６４／６６ｂｉｔ ｂｌｏｃｋに１６ＢＩＰ−４アルゴリズムを使用することに関する概略図である。Ｂ０からＢ３は、使用される１６ＢＩＰ−４アルゴリズムに含まれる４個の監視符号（検査符号とも称される）である。ここでは、各監視符号が１個の監視セクションに対応して、対応する監視セクションに含まれるビットに関する奇数パリティ検査または偶数パリティ検査を提供する。各監視セクションが各ビットブロックの１６個の連続ビットに対応する。例えば、第１監視セクションが各ビットブロックの第１ペイロードビットから第１６ペイロードビットに対応し、第２監視セクションが各ビットブロックの第１７ペイロードビットから第３２ペイロードビットに対応し、第３監視セクションが各ビットブロックの第３３ペイロードビットから第４８ペイロードビットに対応し、第４監視セクションが各ビットブロックの第４９ペイロードビットから第６４ペイロードビットに対応する。
アルゴリズム２：予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、ｚ個の監視セクションにそれぞれ対応する連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２である。
Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、Ｎ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットは第１監視セクションに記録され、Ａ１個の連続ビットの後のＡ２個の連続ビットは第２監視セクションに記録され、Ａ２個の連続ビットの後のＡ３個の連続ビットは第３監視セクションに記録され、奇数パリティ検査または偶数パリティ検査を使用することにより１ビット監視符号が監視セクションごとに決定されてｚビット監視符号が取得され、ｚビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む。
任意選択的な実施形態において、図１１ａに示すように、図１１ａは、６４／６６ｂｉｔ ｂｌｏｃｋにｆｌｅｘＢＩＰ−８アルゴリズムを使用することに関する概略図である。Ｂ０からＢ７は、使用されるｆｌｅｘＢＩＰ−８アルゴリズムに含まれる８個の監視符号である。ここでは、各監視符号が１個の監視セクションに対応して、対応する監視セクションに含まれるビットに関する奇数パリティ検査または偶数パリティ検査を提供する。第１監視セクションが各ビットブロックの第１ペイロードビットから第８ペイロードビットに対応し、第２監視セクションが各ビットブロックの第９ペイロードビットから第１８ペイロードビットに対応し、第３監視セクションが各ビットブロックの第１９ペイロードビットから第２４ペイロードビットに対応し、第４監視セクションが各ビットブロックの第２５ペイロードビットから第３３ペイロードビットに対応し、第５監視セクションが各ビットブロックの第３４ペイロードビットから第４０ペイロードビットに対応し、第６監視セクションが各ビットブロックの第４１ペイロードビットから第４８ペイロードビットに対応し、第７監視セクションが各ビットブロックの第４９ペイロードビットから第５８ペイロードビットに対応し、第８監視セクションが各ビットブロックの第５９ペイロードビットから第６４ペイロードビットに対応する。
任意選択的な実施形態において、図１１ｂに示すように、図１１ｂは６４／６６ｂｉｔ ｂｌｏｃｋにｆｌｅｘＢＩＰ−９アルゴリズムを使用することに関する概略図である。Ｂ０からＢ８は、使用されるｆｌｅｘＢＩＰ−９アルゴリズムに含まれる９個の監視符号である。ここでは、各監視符号が１個の監視セクションに対応して、対応する監視セクションに含まれるビットに関する奇数パリティ検査または偶数パリティ検査を提供する。第１監視セクションが各ビットブロックの第１ペイロードビットから第８ペイロードビットの範囲にある合計７個のビットに対応し、第２監視セクションが各ビットブロックの第９ペイロードビットから第１５ペイロードビットの範囲にある合計７個のビットに対応し、第３監視セクションが各ビットブロックの第１６ペイロードビットから第２２ペイロードビットの範囲にある合計７個のビットに対応し、第４監視セクションが各ビットブロックの第２３ペイロードビットから第２９ペイロードビットの範囲にある合計７個のビットに対応し、第５監視セクションが各ビットブロックの第３０ペイロードビットから第３６ペイロードビットの範囲にある合計７個のビットに対応し、第６監視セクションが各ビットブロックの第３７ペイロードビットから第４３ペイロードビットの範囲にある合計７個のビットに対応し、第７監視セクションが各ビットブロックの第４４ペイロードビットから第５０ペイロードビットの範囲にある合計７個のビットに対応し、第８監視セクションが各ビットブロックの第５１ペイロードビットから第５７ペイロードビットの範囲にある合計７個のビットに対応し、第９監視セクションが各ビットブロックの第５８ペイロードビットから第６４ペイロードビットの範囲にある合計７個のビットに対応する。
段階６２０で第１パリティ検査結果および第２パリティ検査結果が決定されるとき、第１パリティ検査結果の検査対象はＮ個のビットブロックと段階６００の第１境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループの何れか１つがｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第１パリティ検査結果を形成する。第２パリティ検査結果の検査対象はＮ個のビットブロックと段階６００の第１境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループのうち、第１パリティ検査結果により選択される１個のグループとは異なる他の８個のグループの何れか１つが、ｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第２パリティ検査結果を形成する。
段階６２０で第１パリティ検査結果および第２パリティ検査結果が決定されるとき、第１パリティ検査結果の検査対象はＮ個のビットブロックと段階６３０の第２境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループの何れか１つがｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第１パリティ検査結果を形成する。第２パリティ検査結果の検査対象はＮ個のビットブロックと段階６３０の第２境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループのうち、第１パリティ検査結果により選択される１個のグループとは異なる他の８個のグループの何れか１つが、ｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第２パリティ検査結果を形成する。
以下の段階１２３０で第３パリティ検査結果および第４パリティ検査結果が決定されるとき、第３パリティ検査結果の検査対象がＴ個のビットブロックと段階１２００の第１境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループの何れか１つがｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第３パリティ検査結果を形成する。第４パリティ検査結果の検査対象がＴ個のビットブロックと段階６００の第１境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループのうち、第３パリティ検査結果により選択される１個のグループとは異なる他の８個のグループの何れか１つが、ｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第４パリティ検査結果を形成する。
段階１２３０で第３パリティ検査結果および第４パリティ検査結果が決定されるとき、第３パリティ検査結果の検査対象はＴ個のビットブロックと段階１２２０の第２境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループの何れか１つがｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第３パリティ検査結果を形成する。第４パリティ検査結果の検査対象はＴ個のビットブロックと段階１２２０の第２境界ビットブロックとを含み、各ビットブロックの９個の連続ビットグループのうち、第３パリティ検査結果により選択される１個のグループとは異なる他の８個のグループの何れか１つが、ｆｌｅｘＢＩＰ−９アルゴリズムに対応する検査領域に入ることにより、最後に、第４パリティ検査結果を形成する。
具体的に言うと、挿入されるビットブロックは空きブロック（ＩＤＬＥ Ｂｌｏｃｋ）であり、空きブロックの第１バイトが０ｘ１ｅであり、他のバイトがゼロである。空きブロックの第１バイトはｆｌｅｘＢＩＰ−９の第１監視セクションに入り、他のバイトが７個の連続ビットによりグループ化され、第２〜第９監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有し、他のフィールドはゼロであり、０個の二進の１を有する。従って、何個の空きブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ８の検査結果は影響を受けない。
具体的に言うと、挿入されるビットブロックが低電力空きブロック（ＬＰＩ Ｂｌｏｃｋ）であるとき、第１バイトが０ｘ１ｅであり、他のバイトが７個のビットにより８個のグループにグループ化され、各グループが０ｘ６である。ＬＰＩの第１バイトはｆｌｅｘＢＩＰ−９の第１監視セクションに入り、他のバイトが７個の連続ビットによりグループ化され、第２〜第９監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有し、他の７ビットフィールドが０ｘ６であり、２個の二進の１を有する。従って、何個のＬＰＩブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ８の検査結果は影響を受けない。
具体的に言うと、挿入されるビットブロックがエラーブロック（ＥＲＲＯＲ Ｂｌｏｃｋ）であるとき、第１バイトが０ｘ１ｅであり、他のバイトが７個のビットにより８個のグループにグループ化され、各グループが０ｘ１ｅである。ＬＰＩの第１バイトはｆｌｅｘＢＩＰ−９の第１監視セクションに入り、他のバイトが７個の連続ビットによりグループ化され、第２〜第９監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有する。従って、何個のエラーブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ８の検査結果は影響を受けない。
従って、上述の２つの予め設定されたアルゴリズムからは、アルゴリズム１を使用して取得されるｙビット監視符号が第１検査結果セットとして使用され得るか、アルゴリズム２を使用して取得されるｚビット監視符号が第１検査結果セットとして使用され得ることが分かる。第１パリティ検査結果および第２パリティ検査結果が送信されているとき、取得される全ての検査結果、すなわち、第１検査結果セットが共に送信され得る。
図１２を参照すると、本願の実施形態は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法を提供する。この方法は以下の段階を含む。
段階１２００：第１境界ビットブロックを受信する。ここで、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である。
段階１２１０：Ｉ番目のビットブロックを順次受信する。ここで、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である。
段階１２２０：第２境界ビットブロックを受信する。ここで、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される。
段階１２３０：第３パリティ検査結果および第４パリティ検査結果を決定する。ここでは、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第４パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい。
段階１２４０：第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する。ここで、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す。
被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、図１２の段階がビットブロック受信端により実行され得ること、または、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端の前の任意の中間デバイスまでであるとき、もしくは、被検査ビットブロックストリームの経路がビットブロック伝送端からビットブロック受信端までであるとき、図１２の段階は中間デバイスにより実行され得ることを理解されたい。本願を通じて、ビットブロック受信端を受信デバイスと称する。
ここでのＮ個のビットブロックは、伝送デバイスが第１パリティ検査結果および第２パリティ検査結果を決定するときに、第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックであることを認識されたい。
任意選択的な実施形態において、第１境界ビットブロックを送信した後、伝送デバイスはＮ個のビットブロックを順次送信し、次に、Ｎ個のビットブロックに基づいて第１パリティ検査結果および第２パリティ検査結果を算出し、これら２個の結果を第２境界ビットブロックに記憶し、第２境界ビットブロックを送信する。しかしながら、伝送デバイスから受信デバイスまでの経路が非同期ノードを通過する必要があることを考慮すると、第１ビットブロックがＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得る。第１境界ビットブロックを受信した後、受信デバイスはＴ個のビットブロックを順次受信し、次に、Ｎ＝Ｔ、またはＮ＞Ｔ（第１ビットブロックがＮ個のビットブロックに挿入されることを意味する）、またはＮ＜Ｔ（第１ビットブロックがＮ個のビットブロックから削除されることを意味する）といった３つの事例が発生し得る。
考えられる実装において、第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第３パリティ検査結果および第４パリティ検査結果は第２デバイスに送信される。ここで、第２デバイスは第１パリティ検査結果および第２パリティ検査結果を記憶する。ここでの第２デバイスはＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスであってよいことを認識されたい。加えて、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第３パリティ検査結果および第４パリティ検査結果は第２デバイスに送信されてもよい。従って、第２デバイスは、伝送デバイスにより送信される第１パリティ検査結果および第２パリティ検査結果と受信デバイスにより送信される第３パリティ検査結果および第４パリティ検査結果とを受信してよく、第２デバイスはこれら２個の結果セットに基づいて、ビットブロックストリームの伝送プロセスでビットエラーが存在するかどうかを判断する。
考えられる実装において、第２境界ビットブロックは第１の時点で受信され、第１パリティ検査結果および第２パリティ検査結果は第２の時点で受信され、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じである。
第３パリティ検査結果の検査対象はＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットであってよく、第４パリティ検査結果の検査対象はＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットであってよく、第１パリティ検査結果の検査対象はＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットであってよく、第２パリティ検査結果の検査対象はＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットであってよい。考えられる実装において、Ｔ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含むことに加えて、第３パリティ検査結果の検査対象は第１境界ビットブロックのｍ個の連続ビットを更に含んでよく、第２境界ビットブロックのｍ個の連続ビットを更に含んでよい。同様に、Ｔ個のビットブロックの各ビットブロックのｎ個の連続ビットを含むことに加えて、第４パリティ検査結果の検査対象は第１境界ビットブロックのｎ個の連続ビットを更に含んでよく、第２境界ビットブロックのｎ個の連続ビットを更に含んでよい。Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含むことに加えて、第１パリティ検査結果の検査対象は第１境界ビットブロックのｍ個の連続ビットを更に含んでよく、第２境界ビットブロックのｍ個の連続ビットを更に含んでよい。同様に、Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含むことに加えて、第２パリティ検査結果の検査対象は第１境界ビットブロックのｎ個の連続ビットを更に含んでよく、第２境界ビットブロックのｎ個の連続ビットを更に含んでよい。
第１パリティ検査結果の検査対象が第１境界ビットブロックのｍ個の連続ビットを含むとき、第３パリティ検査結果の検査対象も第１境界ビットブロックのｍ個の連続ビットを含む必要があり、第１パリティ検査結果の検査対象が第２境界ビットブロックのｍ個の連続ビットを含むとき、第３パリティ検査結果の検査対象も第２境界ビットブロックのｍ個の連続ビットを含む必要があり、第２パリティ検査結果の検査対象が第１境界ビットブロックのｎ個の連続ビットを含むとき、第４パリティ検査結果の検査対象も第１境界ビットブロックのｎ個の連続ビットを含む必要があり、第２パリティ検査結果の検査対象が第２境界ビットブロックのｎ個の連続ビットを含むとき、第４パリティ検査結果の検査対象も第２境界ビットブロックのｎ個の連続ビットを含む必要がある。
考えられる実装において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶される。
考えられる実装において、受信デバイスが第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する具体的な方法は、第１パリティ検査結果が第３パリティ検査結果と同じであり、第２パリティ検査結果が第４パリティ検査結果と同じであると判断される場合に、Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、第１パリティ検査結果が第３パリティ検査結果とは異なる、および／または、第２パリティ検査結果が第４パリティ検査結果とは異なると判断される場合に、Ｔ個のビットブロックにビットエラーが存在すると判断する段階である。
加えて、受信デバイスが第３パリティ検査結果および第４パリティ検査結果を決定するときに使用される予め設定されたアルゴリズムが、伝送デバイスが第１パリティ検査結果および第２パリティ検査結果を決定するときに使用される予め設定されたアルゴリズムと同じであることを理解されたい。同じ部分については改めて説明しない。
考えられる実装において、受信デバイスが第１検査結果セットを受信し、第１検査結果セットがｘＢＩＰ−ｙアルゴリズムに基づいて算出される場合は、第１検査結果セットに含まれるｙビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む。次に、受信デバイスは第２検査結果セットを決定する必要がある。ここで、第２パリティ検査結果はｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第３パリティ検査結果を含む。更に、受信デバイスは第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する。
考えられる実装において、受信デバイスが第１検査結果セットを受信し、第１検査結果セットがｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出される場合は、第１検査結果セットに含まれるｚビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む。次に、受信デバイスは第２検査結果セットを決定する必要がある。ここで、第２検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｚビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む。更に、受信デバイスは第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する。
具体的に言うと、受信デバイスが第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することは、以下の２つの考えられる事例を含む。
（１）第１検査結果セットが第２検査結果セットと同じであると判断される場合は、Ｔ個のビットブロックにビットエラーが存在しないと判断する。または、
（２）第１検査結果セットが第２検査結果セットとは異なると判断される場合は、Ｔ個のビットブロックにビットエラーが存在すると判断する。
本願のこの実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。
図１３を参照すると、本願の実施形態は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法を提供する。この方法は以下の段階を含む。
段階１３００：第１デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する。
図１４に示すように、６４／６６ビットストリームについては、ユーザサービスが開始ブロックマーカ／Ｓ／で開始し、終了ブロックマーカ／Ｔ／で終了し、その間のＤは、図１５に具体的に示す純粋なデータブロックである。図１に示すように、行７は開始ブロックの符号タイプ定義に対応し、Ｓ０は、図１６に具体的に示す開始バイトを表す。行９から行１６は終了ブロックの８個の符号タイプ定義にそれぞれ対応し、Ｔ０からＴ７は、図１７に具体的に示す終了バイトを表す。例えば、終了ブロックはＴ０を含み、次に、被検出セクションはＳ０とＴ０との間のバイトを含む。
段階１３１０：第１デバイスが被検出セクションに基づいて第１検査結果を算出する。
第１デバイスが第１検査結果を算出するときに使用されるアルゴリズムがＣＲＣ−ｘまたはＢＩＰ−ｘであってよく、第１検査結果はＢとして記録され、Ｂは１バイトまたは複数バイトであってよい。
段階１３２０：第１デバイスが第１検査結果およびビットブロックストリームを送信する。
段階１３２０について、第１デバイスが第１検査結果およびビットブロックストリームを送信する段階は、以下の２つの考えられる実装を具体的に含み得る。
第１の考えられる実装において、第１デバイスは第２デバイスに第１検査結果およびビットブロックストリームを送信する。
第２の考えられる実装において、第１デバイスは第３デバイスに第１検査結果を送信し、第２デバイスにビットブロックストリームを送信する。
ここでの第１デバイスはビットブロック伝送端であり、第２デバイスはビットブロック受信端であり、第３デバイスはＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスであることを認識されたい。
考えられる実装において、第１デバイスが第２デバイスに第１検査結果およびビットブロックストリームを送信する前に、第１デバイスは、算出される第１検査結果を記憶する必要がある。以下の２つの考えられる記憶方式がある。
記憶方式１：第１デバイスが第１検査結果を終了ブロックに記憶して更新済みの終了ブロックを取得する。
図１８に示すように、第１デバイスが第１検査結果を終了ブロックに記憶することは以下の２つのシナリオを具体的に含む。
シナリオ１：第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいとき、第１デバイスは終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、終了ブロックの後の新たに追加されたブロックに終了バイトを移動させ、ビットブロックストリーム内の任意の第１ビットブロックを削除し、終了バイトが移動後に配置される新たに追加されたブロックを更新済みの終了ブロックとして使用する。ターゲットバイトの数は、１に終了ブロック内の終了バイトの後に配置されるバイトの数を加えたものである。
シナリオ２：第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、第１デバイスは終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを後方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する。ターゲットバイトの数は、１に終了ブロック内の終了バイトの後に配置されるバイトの数を加えたものである。
任意選択的な実施形態において、図１９に示すように、第１デバイスがＣＲＣ−８またはＢＩＰ−８を使用して第１検査結果Ｂを算出するとき、Ｂは１バイトのみ占有する。
Ｂが終了ブロックに挿入されないとき、終了ブロックがＤ０ Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｄ５ Ｄ６ Ｔ７である場合は、ターゲットバイトの数は１であり、Ｂが挿入された後、終了ブロックはＤ０ Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｄ５ Ｄ６ Ｂに更新され、次に、新しいブロックが追加され、更新済みの終了ブロックがＴ０ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６ Ｃ７である。
Ｂが終了ブロックに挿入されないとき、終了ブロックがＴ０ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６ Ｃ７である場合は、ターゲットバイトの数は８であり、Ｂが挿入された後、更新済みの終了ブロックがＢ Ｔ１ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６である。同様に、Ｂが終了ブロックに挿入されないとき、終了ブロックに含まれる終了バイトがそれぞれＴ１からＴ６である場合は、Ｂが挿入された後、終了バイトはそれに応じてＴ２からＴ７に更新される。
記憶方式２：第１デバイスが第１検査結果を検査結果記憶ブロックに記憶し、ビットブロックストリーム内の任意の第１ビットブロックを削除する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される新たに追加されたブロックであり、第１ビットブロックは、ビットブロックストリームの伝送プロセスでビットブロックストリームに挿入され得る、または、ビットブロックストリームから削除され得るビットブロックである。
例えば、別個のデータブロックが終了ブロックの前かつ終了ブロックの隣に割り振られて、ＣＲＣ−ｘまたはＢＩＰ−ｘを使用することにより算出される第１検査結果Ｂを記憶する。ここでは、データブロックのタイプがＤ０ Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｄ５ Ｄ６ Ｄ７であり、図１の行１における符号タイプ定義に対応する。Ｄ０からＤ７は、算出される結果Ｂを記憶するために使用され、Ｂが挿入されるとき、ブロック／Ｔ／の後の空きブロック（識別子／Ｉ／を有するブロック）が削除されてユーザ帯域幅への影響を低減させる。図２０に示すように、Ｂは１個の別個のブロックを占有し、／Ｔ／の後の１個の空きブロックが削除される。
図２１を参照すると、本願の実施形態は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するためのビットブロックストリーム・ビットエラー検出方法を提供する。この方法は以下の段階を含む。
段階２１００：第２デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する。
段階２１００について、第２デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階は、以下の３つの具体的な事例を含む。
事例１：第２デバイスが第１検査結果を受信し、第１検査結果が終了ブロックに記憶される場合は、第２デバイスは第２検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。
事例２：第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、更新済みのビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。
上述の２つの事例において、第１検査結果は開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれる。従って、まず第１検査結果を削除する必要があり、残存部分を被検出検出として使用する。
事例３：第２デバイスが第１検査結果を受信しない場合は、第２デバイスはビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。
この場合は、第１検査結果が開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれないことから、これらのバイトは被検出セクションとして直接使用され得る。
具体的に言うと、考えられる実装において、第２デバイスが第１検査結果を受信しない場合は、第２デバイスは第３デバイスに第２検査結果を送信し、第３デバイスは第１検査結果を記憶する。第３デバイスはＳＤＮコントローラ、またはビットストリーム伝送におけるビットエラーを判断する機能を有する任意のデバイスである。
段階２１１０：第２デバイスが被検出セクションに基づいて第２検査結果を算出する。
同様に、第２デバイスが第２検査結果を算出するときに使用されるアルゴリズムが、第１デバイスが第１検査結果を算出するときに使用されるものと同じである。
段階２１２０：第２デバイスが第１検査結果を受信するとき、第２デバイスは第１検査結果および第２検査結果に基づいて、被検出セクションにビットエラーが存在するかどうかを判断する。
具体的に言うと、第１検査結果が第２検査結果と同じであると第２デバイスが判断した場合に、第２デバイスは、被検出検出にビットエラーが存在しないと判断するか、第１検査結果が第２検査結果とは異なると第２デバイスが判断した場合に、第２デバイスは、被検出セクションにビットエラーが存在すると判断する。
更に、第２デバイスが第１検査結果を終了ブロックから削除して更新済みの終了ブロックを取得することは、以下の２つのシナリオを具体的に含む。
シナリオ１：第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいとき、第２デバイスは、第１検査結果により占有されるバイトの数に基づいて終了ブロックの前のビットブロックに終了バイトを移動させ、ビットブロックストリームに新しい第１ビットブロックを追加し、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する。ターゲットバイトの数は、１に終了ブロック内の終了バイトの前に配置されるバイトの数を加えたものである。
シナリオ２：第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、第１デバイスは、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを前方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する。ターゲットバイトの数は、１に終了ブロック内の終了バイトの前に配置されるバイトの数を加えたものである。
図２２に示すように、第１デバイスがＣＲＣ−８またはＢＩＰ−８を使用して第１検査結果Ｂを算出するとき、Ｂは１バイトのみ占有する。
終了ブロックがＢ Ｔ１ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６であるとき、ターゲットバイトの数は２である。Ｂが削除された後、更新済みの終了ブロックがＴ０ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６ Ｃ７である。同様に、終了ブロックに含まれる終了バイトがそれぞれＴ２からＴ７である場合は、Ｂが削除された後、終了バイトはそれに応じてＴ１からＴ６に更新される。
終了ブロックがＴ０ Ｃ１ Ｃ２ Ｃ３ Ｃ４ Ｃ５ Ｃ６ Ｃ７であるとき、終了ブロックの隣のデータブロックがＤ０ Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｄ５ Ｄ６ Ｂであり、ターゲットバイトの数が１であり、Ｂが削除された後、更新済みの終了ブロックがＤ０ Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｄ５ Ｄ６ Ｔ７である。
加えて、第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。同時に、ユーザ帯域幅への影響を低減させるべく、第１ビットブロックを終了ブロックの後に追加する必要がある。
本願のこの実施形態で提供する方法を使用することにより、ユーザサービスにほとんど影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率をＳＤＨ／ＯＴＮのベアラ効率に近づけ、既存のパケット検出方法よりも優れたベアラ効率にし、実装手順を簡単にし、実装を容易にする。
本願の実施形態は、Ｍ１／Ｍ２ビットブロックストリームを転送するための新しいデバイスを提供する。ここで、ビットエラー率（Ｂｉｔ ｅｒｒｏｒ ｒａｔｉｏ、ＢＥＲ）ユニット、略してＢＥＲとも称されるビットエラー検出ユニットがデバイスに新たに追加される。このユニットは、検査結果を算出し、ビットエラーを検出するように構成される。
ＰＥデバイスがｕＡｄｐｔ、Ｌ１．５ｓｗｉｔｃｈ、ｎＡｄｐｔおよびＢＥＲを含む。ＰＥデバイスの一端がユーザ機器に接続され、インタフェースがＵＮＩであり、他端がネットワークデバイスに接続され、インタフェースがＮＮＩである。図２３ａおよび図２３ｂに示すように、ＰデバイスがｕＡｄｐｔ、Ｌ１．５ｓｗｉｔｃｈ、ｎＡｄｐｔおよびＢＥＲを含み、Ｐデバイスの両端がネットワークデバイスに接続され、インタフェースがＮＮＩである。
本願の実施形態は、パケットベアラ製品、例えば、Ｘ−Ｅ特徴が計画通りに提供されることになっているＩＰＲＡＮまたはＰＴＮデバイスを更に提供する。図２４は、本願で提供するパケットベアラ製品を示している。ここでのインタフェースボードは、ボックス型デバイスのインタフェースカードまたはフレーム状機器のラインカードのインタフェースチップであってよい。
代替的に、本願の実施形態はパケットベアラ製品を更に提供する。図２５に示すように、本願はＢＥＲのチップ内蔵が可能になるＳＤｘｘｘｘなどの新しいチップを提供する。または、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ）またはネットワークプロセッサ（Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｏｒ、ＮＰ）をＳＤｙｙｙｙなどの既存のインタフェースチップと主要な制御配電盤との間に追加して、ＦＰＧＡまたはＮＰを使用することによりＢＥＲの機能を実装する。
以下では、添付の図面を参照しながら本願のこの実施形態について説明する。
任意選択的な実施形態において、図２６を参照すると、被検査ビットブロックストリームの経路がエンドツーエンド経路である。
実施形態１：図２６に示す実施形態については、ユーザ側インタフェース（ＵＮＩ）が１ＧＥインタフェースであり、ネットワーク側インタフェース（ＮＮＩ）が１００ＧＥインタフェースであり、３端子Ｘ−ＥデバイスがＸＥ１、ＸＥ２およびＸＥ３であり、Ｌ１．５ｓｗｉｔｃｈのスイッチング粒度およびネットワーク側信号ストリームが６４／６６ｂｉｔ ｂｌｏｃｋストリームであり、ＸＥ１のユーザ側で１０２４個のブロックごとに１個の８ＢＩＰ−８検査結果が挿入される例を使用して説明する。
段階１：１ＧＥユーザ信号がＵＮＩ側からＸＥ１デバイスに入り、ｕＡｄｐｔが８／１０ｂｉｔ ｂｌｏｃｋを６４／６６ｂｉｔ ｂｌｏｃｋに変換し（２ｂｉｔ同期ヘッダが除去された８個の１ＧＥユーザ信号をｕＡｄｐｔが順次組み立てて１個の６４ｂｉｔ列にすることを意味する）、次に、２ｂｉｔ同期ヘッダを追加して１個の６４／６６ｂｉｔ ｂｌｏｃｋを形成することにより、最後に、この方法を使用して６４／６６ｂｉｔ ｂｌｏｃｋストリームを形成する。ＢＥＲがｕＡｄｐｔ側からのビットブロックストリーム内のブロックの数をカウントし、第１ビットブロックの前の位置に第１境界ビットブロックを挿入し、８ＢＩＰ−８アルゴリズムを使用して第１検査結果セットを算出する。ブロックの数が１０２４に達し、１０２４個のブロックが第１ブロックグループとして使用された後、ＢＥＲは第１検査結果セットを４Ｂおよび０６で識別されるビットブロックに記憶し、第１０２４ビットブロックの後のビットブロックを第２境界ビットブロックとして挿入する。同時に、ＢＥＲは空きブロックをビットブロックストリームから削除する。ＢＥＲにより処理されるビットブロックストリームはＬ１．５ｓｗｉｔｃｈに入り、次に、ネットワーク側に送信されるｎＡｄｐｔに入る。
ＢＥＲはブロックの数をカウントし続け、８ＢＩＰ−８アルゴリズムを使用して第２ブロックグループの第１検査結果セットを算出し、処理方法は第１ブロックグループと同じであることを認識されたい。次に、第２ブロックグループの第１検査結果セットは、４Ｂおよび０６で識別されるビットブロックに記憶され、当該ビットブロックは、第３境界ビットブロックとして第２０４８ビットブロックの後に挿入される。ＢＥＲは、ビットブロックストリームが終了するまで上述の処理を繰り返す。
段階２：Ｘ１により送信されるビットブロックストリームがＸＥ２のｎＡｄｐｔに転送される。ここでは、受信クロック周波数がＸＥ１のシステムクロック周波数より遅いので、Ｘ２のｎＡｄｐｔは、Ｌ１．５ｓｗｉｔｃｈにビットブロックストリームを送信するときに１つまたは複数の空きブロックを挿入して、クロック周波数非同期によりもたらされる転送率の問題を許容する必要があり、次に、ビットブロックストリームはネットワーク側ＸＥ３に転送される。
段階３：Ｘ２により送信されるビットブロックストリームがＸＥ３に転送される。ここで、ビットブロックストリームはｎＡｄｐｔおよびＬ１．５ｓｗｉｔｃｈを通過し、ＵＮＩ側のＢＥＲユニットに到達し、第１境界ビットブロックを受信するとき、ＢＥＲは、後で受信されるビットブロックストリームに対して８ＢＩＰ−８パリティ検査算出の実行を開始し、ＸＥ１により挿入される第２境界ビットブロックを受信するとき、ＢＥＲは算出を中断し、第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックを第１ブロックグループとして使用する。ＢＥＲは、現在算出されている第２検査結果セットを、第２境界ビットブロックに記憶される第１検査結果セットと比較する。２個のセットが一致する場合に、ＢＥＲは、ビットエラーが存在しないと判断するか、２個のセットが一致しない場合に、ＢＥＲはビットエラーの数をカウントおよび記憶する。同時に、ＢＥＲは第２境界ビットブロックをビットブロックストリームから削除し、空きブロックを挿入する。ＢＥＲにより処理されるビットブロックストリームがｕＡｄｐｔに達した後、ｕＡｄｐｔは２個の同期ヘッダビットを除去し、６４個のｂｉｔを８個の８ｂｉｔグループに分割し、２ｂｉｔ同期ヘッダをこれら８個の８ｂｉｔグループの各々に追加し、次に、これら８個の８ｂｉｔグループをＵＮＩリンクに順次送信する。
ＢＥＲはブロックの数をカウントし続け、８ＢＩＰ−８アルゴリズムを使用して第２ブロックグループの第２検査結果セットを算出し、第２ブロックグループは第２境界ビットブロックと第３境界ビットブロックとの間のビットブロックであることを認識されたい。ＸＥ１により挿入される第３境界ビットブロックを受信するとき、ＢＥＲは算出を中断する。処理方法は第１ブロックグループと同じである。ＢＥＲは、第２ブロックグループの現在算出されている第２検査結果セットを、第２ブロックグループの、第３境界ビットブロックに記憶される第１検査結果セットと比較する。２個のセットが一致する場合に、ＢＥＲは、ビットエラーが存在しないと判断するか、２個のセットが一致しない場合に、ＢＥＲはビットエラーの数をカウントおよび記憶する。ＢＥＲは、ビットブロックストリームが終了するまで上述の処理を繰り返す。
従って、ユーザ信号がＸＥ１に入り、ＸＥ２を通じて転送され、ＸＥ３からネットワークの外に流れることから、ｘＢＩＰ−ｙビットエラー検出がエンドツーエンド経路全体で完全に実装され、実装が簡単である。ユーザサービスに影響を及ぼすことなく、空きブロックが追加または削除されてｘＢＩＰ−ｙ結果を搬送するブロックを補償し、ベアラ効率が１００％である。転送プロセスで非同期ノードを通過する必要があり、空きブロックが挿入または削除される。ｘＢＩＰ−ｙアルゴリズムはこうしたシナリオを許容し、正確かつ有効な検査結果を保証する。
加えて、上述の８ＢＩＰ−８アルゴリズムは算出によりｆｌｅｘＢＩＰ−ｚアルゴリズムと置換され得る。
当然のことながら、ｘＢＩＰ−ｙアルゴリズムまたはｆｌｅｘＢＩＰ−ｙアルゴリズムは、固定バイトを占有するＥｔｈｅｒｎｅｔ、ＳＤＨまたはＯＴＮの静的かつ厳格な方式より優れている。第１ビットブロックは補償のために使用されるので、ユーザ信号への影響がない。しかしながら、既存のＥｔｈｅｒｎｅｔ、ＳＤＨまたはＯＴＮのビットエラーまたはエラー検出については、固定バイトが占有され、ユーザ帯域幅が占有される。任意選択的な実施形態において、図２７ａおよび図２７ｂを参照すると、被検査ビットブロックストリームの経路が非エンドツーエンド経路である。
なお、図２７ａに示す経路の開始端に配置され、第１検査結果セットを算出し、第１検査結果セットを第２境界ビットブロックに挿入するユニットがｎＡｄｐｔユニット側のＢＥＲであり、当該経路の終端に配置され、第２検査結果セットを算出し、第２境界ビットブロックを削除するユニットがｎＡｄｐｔユニット側のＢＥＲである。
加えて、図２７ａに示す経路で挿入または抽出されるユーザ信号はない。すなわち、両端のｕＡｄｐｔは、関連する操作を実行する必要がない。
図２７ｂに示す経路の開始端に配置され、第１検査結果セットを算出し、第１検査結果セットを第２境界ビットブロックに挿入するユニットがｕＡｄｐｔユニット側のＢＥＲであり、当該経路の終端に配置され、第２検査結果セットを算出し、第２境界ビットブロックを削除するユニットがｎＡｄｐｔユニット側のＢＥＲである。
また、図２７ｂに示す経路上のビットブロックストリームは終端のｕＡｄｐｔユニットおよびＬ１．５ｓｗｉｔｃｈに流れない。
実施形態２：図２６に示す実施形態については、ユーザ側インタフェース（ＵＮＩ）が１ＧＥインタフェースであり、ネットワーク側インタフェース（ＮＮＩ）が１００ＧＥインタフェースであり、３端子Ｘ−ＥデバイスがＸＥ１、ＸＥ２およびＸＥ３であり、Ｌ１．５ｓｗｉｔｃｈのスイッチング粒度およびネットワーク側信号ストリームが６４／６６ｂｉｔ ｂｌｏｃｋストリームであり、１個のＢＩＰ−８結果Ｂ１がＸＥ１のユーザ側で終了ブロックに挿入される例を使用して説明する。
段階１：１ＧＥユーザ信号がＵＮＩ側からＸＥ１デバイスに入り、ｕＡｄｐｔが８／１０ｂｉｔ ｂｌｏｃｋを６４／６６ｂｉｔ ｂｌｏｃｋに変換し（２ｂｉｔ同期ヘッダが除去された８個の１ＧＥユーザ信号をｕＡｄｐｔが順次組み立てて１個の６４ｂｉｔ列にすることを意味する）、次に、２ｂｉｔ同期ヘッダを追加して１個の６４／６６ｂｉｔ ｂｌｏｃｋを形成することにより、最後に、この方法を使用して６４／６６ｂｉｔ ｂｌｏｃｋストリームを形成する。ＢＥＲがｕＡｄｐｔ側からのビットブロックストリームを識別し、開始ブロック識別子／Ｓ／を有するブロックを受信するときにＢＩＰ−８算出の実行を開始し、終了ブロック識別子／Ｔ／を有するブロックを受信するときに算出を中断し、結果Ｂ１を／Ｔ／の前に挿入し、同時に／Ｔ／の符号タイプを修正する。ＢＥＲにより処理されるビットブロックストリームはＬ１．５ｓｗｉｔｃｈに入り、次に、ネットワーク側に送信されるｎＡｄｐｔに入る。
ＢＥＲはｕＡｄｐｔ側からのビットブロックストリームを識別し続け、ビットブロックストリームが終了するまで上述の処理を繰り返すことを認識されたい。
段階２：Ｘ１により送信されるビットブロックストリームがＸＥ２のｎＡｄｐｔに転送される。ここでは、受信クロック周波数がＸＥ１のシステムクロック周波数より遅いので、Ｘ２のｎＡｄｐｔは、Ｌ１．５ｓｗｉｔｃｈにビットブロックストリームを送信するときに１つまたは複数の空きブロックを挿入して、クロック周波数非同期によりもたらされる転送率の問題を許容する必要があり、次に、ビットブロックストリームはネットワーク側のＸＥ３に転送される。
段階３：Ｘ２により送信されるビットブロックストリームがＸＥ３に転送される。ここで、ビットブロックストリームはｎＡｄｐｔおよびＬ１．５ｓｗｉｔｃｈを通過し、ＵＮＩ側のＢＥＲユニットに到達し、ＢＥＲはビットブロックストリームを識別し、開始ブロック識別子／Ｓ／を有するブロックを受信するときにＢＩＰ−８算出の実行を開始し、終了ブロック識別子／Ｔ／を有するブロックを受信するとき、結果Ｂ１が終了ブロックで見つかるまで算出し続け、結果Ｂ１を削除し、同時に／Ｔ／の符号タイプを修正する。ＢＥＲは、現在算出されている結果Ｂ２を結果Ｂ１と比較する。２個の結果が一致する場合に、ＢＥＲは、ビットエラーが存在しないと判断するか、２個の結果が一致しない場合は、ＢＥＲはビットエラーの数をカウントし、ビットエラーを記憶する。ＢＥＲにより処理されるビットブロックストリームがｕＡｄｐｔに達した後、ｕＡｄｐｔは２個の同期ヘッダビットを除去し、６４個のｂｉｔを８個の８ｂｉｔグループに分割し、２ｂｉｔ同期ヘッダをこれら８個の８ｂｉｔグループの各々に追加し、次に、これら８個の８ｂｉｔグループをＵＮＩリンクに順次送信する。
加えて、上述のＢＩＰ−８アルゴリズムは算出によりＣＲＣ−８アルゴリズムと置換され得る。
従って、ユーザ信号がＸＥ１に入り、ＸＥ２を通じて転送され、ＸＥ３からネットワークの外に流れることから、ＣＲＣまたはＢＩＰビットエラー検出がエンドツーエンド経路全体で完全に実装され、実装が簡単であり、ＳＤＨおよびＯＴＮのベアラ効率には近いが、依然として図２６に示す実施形態１のベアラ効率には劣る、既存のＥｔｈｅｒｎｅｔのベアラ効率と比べてベアラ効率が向上する。
また、段階１のＢＥＲが別個のブロック内の結果Ｂ１をブロック／Ｔ／の前に挿入し、ブロック／Ｔ／の後の空きブロックを削除する場合、および、段階３のＢＥＲが別個のブロックを削除し、補償のために空きブロックをブロック／Ｔ／の後に追加する場合は、ユーザサービスへの影響がなく、ベアラ効率が１００％である。
本願のこの実施形態で提供するビットブロックストリーム・ビットエラー検出方法は、ビットブロックストリーム転送経路用の検出方式であり、遠隔通信有線ベアラに限定されることなく、無線通信ネットワーク、産業ネットワークまたは産業通信ネットワークに完全に適用され得る。
同じ概念に基づいて、本願はビットブロックストリーム・ビットエラー検出デバイスを更に提供する。ここで、デバイスは、図６における上述の対応する方法の実施形態を実装するために使用され得る。従って、本願のこの実施形態で提供するビットブロックストリーム・ビットエラー検出デバイスの実装については、この方法の実装を参照されたい。同じ部分については改めて説明しない。
図２８を参照すると、本願の実施形態は、送受信機２８０１とプロセッサ２８０２とを含むビットブロックストリーム・ビットエラー検出デバイス２８００を提供する。
送受信機２８０１は、第１境界ビットブロックを送信するように構成される。ここで、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数であり、Ｉ番目のビットブロックを順次送信する。ここで、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である。
プロセッサ２８０２は、第１パリティ検査結果および第２パリティ検査結果を決定するように構成される。ここでは、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい。
送受信機２８０１は、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信するように更に構成される。ここで、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される。
考えられる設計において、各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、送受信機２８０１は、第１デバイスに第１境界ビットブロックを送信すること、第１デバイスにＩ番目のビットブロックを順次送信すること、および、第１デバイスに第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信すること、または、第１デバイスに第２境界ビットブロックを送信し、第２デバイスに第１パリティ検査結果および第２パリティ検査結果を送信することを行うように構成される。
考えられる設計において、送受信機２８０１は、第１の時点で第２境界ビットブロックを送信し、第２の時点で第１パリティ検査結果および第２パリティ検査結果を送信することであって、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じである、送信することを行うように構成される。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶される。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出される。ここで、予め設定された検査アルゴリズムは、第１ビットブロックがＮ個のビットブロックに追加されるか、Ｎ個のビットブロックから除去されるときに、第１パリティ検査結果および第２パリティ検査結果を変わらぬまま維持するために使用され、第１ビットブロックは、Ｎ個のビットブロックの伝送プロセスでＮ個のビットブロックに挿入され得る、または、Ｎ個のビットブロックから削除され得るビットブロックである。
考えられる設計において、予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムである。ここで、ｘは連続するビットインタリーブされたビットの数を示し、ｘは第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２である。
プロセッサ２８０２は、Ｎ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、ｙビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む、取得することを行うように構成される。
考えられる設計において、予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、ｚ個の監視セクションにそれぞれ対応する連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２である。
プロセッサ２８０２は、Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、Ｎ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、奇数パリティ検査または偶数パリティ検査を使用することにより１ビット監視符号を監視セクションごとに決定してｚビット監視符号を取得することであって、ｚビット監視符号は第１パリティ検査結果および第２パリティ検査結果を含む、取得することを行うように構成される。
考えられる設計において、プロセッサ２８０２は、第１検査結果セットを決定することであって、第１検査結果セットがｙビット監視符号を含むか、第１検査結果セットがｚビット監視符号を含む、決定することを行うように構成され、送受信機２８０１は、第１検査結果セットを送信するように構成される。
同じ概念に基づいて、本願はビットブロックストリーム・ビットエラー検出デバイスを更に提供する。ここで、デバイスは、図１２における上述の対応する方法の実施形態を実装するために使用され得る。従って、本願のこの実施形態で提供するビットブロックストリーム・ビットエラー検出デバイスの実装については、この方法の実装を参照されたい。同じ部分については改めて説明しない。
図２９を参照すると、本願の実施形態は、送受信機２９０１とプロセッサ２９０２とを含むビットブロックストリーム・ビットエラー検出デバイス２９００を提供する。
送受信機２９０１は、第１境界ビットブロックを受信することであって、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するように使用され、Ｔは正の整数である、受信すること、および、Ｉ番目のビットブロックを順次受信することであって、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である、受信すること、および、第２境界ビットブロックを受信することであって、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される、受信することを行うように構成される。
プロセッサ２９０２は、第３パリティ検査結果および第４パリティ検査結果を決定することであって、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第４パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、決定すること、および、送受信機を使用して第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することであって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す、判断することを行うように構成される。
考えられる設計において、送受信機２９０１は、第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに第３パリティ検査結果および第４パリティ検査結果を送信することであって、第２デバイスは第１パリティ検査結果および第２パリティ検査結果を記憶する、送信することを行うように更に構成される。
考えられる設計において、各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、送受信機２９０１は、第１の時点で第２境界ビットブロックを受信すること、および、第２の時点で第１パリティ検査結果および第２パリティ検査結果を受信することであって、第１の時点は第２の時点より前であるか、第１の時点は第２の時点より後であるか、第１の時点は第２の時点と同じである、受信することを行うように構成される。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果は第２境界ビットブロックに記憶される。
考えられる設計において、第３パリティ検査結果および第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、予め設定された検査アルゴリズムは、第１ビットブロックがＴ個のビットブロックに追加されるか、Ｔ個のビットブロックから除去されるときに、第３パリティ検査結果および第４パリティ検査結果を変わらぬまま維持するために使用され、第１ビットブロックは、Ｔ個のビットブロックの伝送プロセスでＴ個のビットブロックに挿入され得る、または、Ｔ個のビットブロックから削除され得るビットブロックである。
考えられる設計において、予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、プロセッサ２９０２は、Ｔ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、ｙビット監視符号は第３パリティ検査結果および第４パリティ検査結果を含む、取得することを行うように構成される。
考えられる設計において、予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、ｚ個の監視セクションにそれぞれ対応する連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２である。
プロセッサ２９０２は、Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、Ｔ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、奇数パリティ検査または偶数パリティ検査を使用することにより１ビット監視符号を監視セクションごとに決定してｚビット監視符号を取得することであって、ｚビット監視符号は第３パリティ検査結果および第４パリティ検査結果を含む、取得することを行うように構成される。
考えられる設計において、プロセッサ２９０２は、第１パリティ検査結果が第３パリティ検査結果と同じであり、第２パリティ検査結果が第４パリティ検査結果と同じであると判断される場合に、Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、第１パリティ検査結果が第３パリティ検査結果とは異なる、および／または、第２パリティ検査結果が第４パリティ検査結果とは異なると判断される場合に、Ｔ個のビットブロックにビットエラーが存在すると判断することを行うように構成される。
考えられる設計において、送受信機２９０１は、第１検査結果セットを受信することであって、第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第１検査結果セットに含まれるｙビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む、受信することを行うように構成される。
プロセッサ２９０２は、第２検査結果セットを決定することであって、第２パリティ検査結果はｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第３パリティ検査結果を含む、決定すること、および、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される。
考えられる設計において、送受信機２９０１は、第１検査結果セットを受信することであって、第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、第１検査結果セットに含まれるｚビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む、受信することを行うように構成される。
プロセッサ２９０２は、第２検査結果セットを決定することであって、第２検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｚビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む、決定すること、および、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される。
考えられる設計において、プロセッサ２９０２は、第１検査結果セットが第２検査結果セットと同じであると判断される場合に、Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、第１検査結果セットが第２検査結果セットとは異なると判断される場合に、Ｔ個のビットブロックにビットエラーが存在すると判断することを行うように構成される。
同じ概念に基づいて、本願はビットブロックストリーム・ビットエラー検出デバイスを更に提供する。ここで、デバイスは、図１３における上述の対応する方法の実施形態を実装するために使用され得る。従って、本願のこの実施形態で提供するビットブロックストリーム・ビットエラー検出デバイスの実装については、この方法の実装を参照されたい。同じ部分については改めて説明しない。
図３０を参照すると、本願の実施形態は、送受信機３００１とプロセッサ３００２とを含むビットブロックストリーム・ビットエラー検出デバイス３０００を提供する。
プロセッサ３００２は、ビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、被検出セクションに基づいて第１検査結果を算出するように構成される。
送受信機３００１は、第１検査結果およびビットブロックストリームを送信するように構成される。
考えられる設計において、ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、送受信機３００１は、第２デバイスに第１検査結果およびビットブロックストリームを送信すること、または、第３デバイスに第１検査結果を送信し、第２デバイスにビットブロックストリームを送信することを行うように構成される。
考えられる設計において、プロセッサ３００２は、送受信機が第２デバイスに第１検査結果およびビットブロックストリームを送信する前に、第１検査結果を終了ブロックに記憶して更新済みの終了ブロックを取得すること、または、第１検査結果を検査結果記憶ブロックに記憶し、ビットブロックストリーム内の任意の第１ビットブロックを削除することであって、検査結果記憶ブロックは、終了ブロックの前に配置される新たに追加されたブロックであり、第１ビットブロックは、ビットブロックストリームの伝送プロセスでビットブロックストリームに挿入され得る、または、ビットブロックストリームから削除され得るビットブロックである、削除することを行うように更に構成される。
考えられる設計において、プロセッサ３００２は、第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいときに、終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、終了ブロックの後の新たに追加されたブロックに終了バイトを移動させ、ビットブロックストリーム内の任意の第１ビットブロックを削除し、終了バイトが移動後に配置される新たに追加されたブロックを更新済みの終了ブロックとして使用すること、または、第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、終了ブロック内の終了バイトの前の位置に第１検査結果を記憶し、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを後方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用することを行うように構成される。ここで、ターゲットバイトの数は、１に終了ブロック内の終了バイトの後に配置されるバイトの数を加えたものである。
同じ概念に基づいて、本願はビットブロックストリーム・ビットエラー検出デバイスを更に提供する。ここで、デバイスは、図２１における上述の対応する方法の実施形態を実装するために使用され得る。従って、本願のこの実施形態で提供するビットブロックストリーム・ビットエラー検出デバイスの実装については、この方法の実装を参照されたい。同じ部分については改めて説明しない。
図３１を参照すると、本願の実施形態は、送受信機３１０１とプロセッサ３１０２とを含むビットブロックストリーム・ビットエラー検出デバイス３１００を提供する。
プロセッサ３１０２は、ビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、被検出セクションに基づいて第２検査結果を算出すること、および、第１検査結果が送受信機３１０１を使用して受信されるときに、第１検査結果および第２検査結果に基づいて、被検出セクションにビットエラーが存在するかどうかを判断することを行うように構成される。
考えられる設計において、ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である。
考えられる設計において、プロセッサ３１０２は、第１検査結果が送受信機を使用して受信され、第１検査結果が終了ブロックに記憶される場合に、第２検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用すること、第１検査結果が送受信機を使用して受信され、第１検査結果が検査結果記憶ブロックに記憶される場合に、検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、更新済みのビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用することであって、検査結果記憶ブロックは終了ブロックの前に配置される、使用すること、または、第１検査結果が受信されないときに、ビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用することを行うように構成される。
考えられる設計において、送受信機３１０１は、第１検査結果が受信されないときに、第３デバイスに第２検査結果を送信することであって、第３デバイスは第１検査結果を記憶する、送信することを行うように更に構成される。
考えられる設計において、プロセッサ３１０２は、第１検査結果が第２検査結果と同じであると判断される場合に、被検出セクションにビットエラーが存在しないと判断すること、または、第１検査結果が第２検査結果とは異なると判断される場合に、被検出セクションにビットエラーが存在すると判断することを行うように構成される。
考えられる設計において、プロセッサ３１０２は、第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかそれに等しいときに、第１検査結果により占有されるバイトの数に基づいて終了ブロックの前のビットブロックに終了バイトを移動させ、新しい第１ビットブロックをビットブロックストリームに追加し、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること、または、第１検査結果により占有されるバイトの数がターゲットバイトの数より少ないときに、第１検査結果により占有されるバイトの数に基づいて、第１検査結果により占有されるバイトの数だけ終了バイトを前方に移動させ、終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用することを行うように構成される。ここで、ターゲットバイトの数は、１に終了ブロック内の終了バイトの前に配置されるバイトの数を加えたものである。
結論として、本願の実施形態はビットブロックストリーム・ビットエラー検出方法を提供する。ここで、方法は、伝送デバイスが第１境界ビットブロックを送信する段階であって、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、段階と、Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である、段階と、第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階であって、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される、段階と、更には、受信デバイスが第１境界ビットブロックを受信する段階であって、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である、段階と、第２境界ビットブロックを受信する段階であって、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される、段階と、第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す、段階とを備える。従って、本願の実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。従って、本願の実施形態で提供する方法は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するために使用され得る。
本願の実施形態は、ビットブロックストリーム・ビットエラー検出方法を更に提供する。この方法は、第１デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、第１デバイスが被検出セクションに基づいて第１検査結果を算出する段階と、第１デバイスが第１検査結果およびビットブロックストリームを送信する段階とを備える。例えば、第１デバイスが第１検査結果を算出するときに使用されるアルゴリズムがＣＲＣ−ｘまたはＢＩＰ−ｘであってよく、第１検査結果はＢとして記録され、Ｂは１バイトまたは複数バイトであってよい。第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、第２デバイスは、被検出セクションに基づいて第２検査結果を算出する。第２デバイスが第１検査結果を受信するとき、第２デバイスは第１検査結果および第２検査結果に基づいて、被検出セクションにビットエラーが存在するかどうかを判断する。従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスにほとんど影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率をＳＤＨ／ＯＴＮのベアラ効率に近づけ、先行技術で提供されるビットエラー検出方法よりも優れたベアラ効率にし、実装手順を簡単にし、実装を容易にする。
当業者であれば、本願の実施形態を方法、システムまたはコンピュータプログラム製品として提供できることが解るはずである。従って、本願の実施形態は、ハードウェアのみの実施形態、ソフトウェアのみの実施形態、またはソフトウェアとハードウェアとの組み合わせを有する実施形態の形で使用され得る。また、本願の実施形態は、コンピュータで使用可能なプログラムコードを含む１つまたは複数のコンピュータで使用可能な記憶媒体（限定されるわけではないが、磁気ディスク記憶装置、ＣＤ−ＲＯＭおよび光学メモリなど）で実装されるコンピュータプログラム製品の形を使用し得る。
本願の実施形態は、本願の実施形態に係る方法、デバイス（システム）およびコンピュータプログラム製品のフローチャートおよび／またはブロック図との関連で説明している。フローチャートおよび／またはブロック図の各プロセスおよび／または各ブロックと、フローチャートおよび／またはブロック図のプロセスおよび／またはブロックの組み合わせとを実装するために、コンピュータプログラム命令が使用され得ることを理解されたい。これらのコンピュータプログラム命令が汎用コンピュータ、専用コンピュータ、組み込みプロセッサ、または、任意の他のプログラマブルデータ処理デバイスのプロセッサに提供されて機械をもたらし得ることから、コンピュータまたは任意の他のプログラマブルデータ処理デバイスのプロセッサにより実行される命令は、フローチャートの１つまたは複数のプロセス、および／または、ブロック図の１つまたは複数のブロックにおける特定の機能を実装するための装置をもたらす。
これらのコンピュータプログラム命令が、特定の方式で動作するようコンピュータまたは任意の他のプログラマブルデータ処理デバイスに命令できるコンピュータ可読メモリに記憶され得ることから、コンピュータ可読メモリに記憶される命令は、命令装置を含む中間物をもたらす。命令装置は、フローチャートの１つまたは複数のプロセス、および／または、ブロック図の１つまたは複数のブロックにおける特定の機能を実装する。
これらのコンピュータプログラム命令がコンピュータまたは別のプログラマブルデータ処理デバイスにロードされ得ることから、一連の動作および段階がコンピュータまたは別のプログラマブルデバイスで実行されることによりコンピュータ実装処理がもたらされる。従って、コンピュータまたは別のプログラマブルデバイスで実行される命令は、フローチャートの１つまたは複数のプロセス、および／または、ブロック図の１つまたは複数のブロックにおける特定の機能を実装するための段階を提供する。
当然のことながら、当業者であれば、本願の主旨および範囲から逸脱することなく本願の実施形態への様々な修正および変更を加えることができる。従って、本願はこれらの修正および変更を、それらが以下の特許請求の範囲およびそれと同等の技術で定義される保護範囲に含まれることを前提として網羅することを意図している。
第２態様によれば、ビットブロックストリーム・ビットエラー検出方法が提供される。この方法は、第１境界ビットブロックを受信する段階であって、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である、段階と、第２境界ビットブロックを受信する段階であって、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される、段階と、第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第４パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す、段階とを備える。従って、本願のこの実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消することができる。
考えられる設計において、第１パリティ検査結果および第２パリティ検査結果を受信することは、第１検査結果セットを受信することであって、第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第１検査結果セットに含まれるｙビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む、受信することを含み、第３パリティ検査結果および第４パリティ検査結果を決定する段階は、第２検査結果セットを決定する段階であって、第２パリティ検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む、段階を有し、第１パリティ検査結果および第２パリティ検査結果が受信されるときに、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階は、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する。従って、本願のこの実施形態で提供する方法を使用することにより、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出が完全に実装され得る。
考えられる設計において、第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと当該開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階は、３つの考えられる事例を含む。（１）第２デバイスが第１検査結果を受信し、第１検査結果が終了ブロックに記憶される場合は、第２デバイスは第１検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。（２）第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、更新済みのビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。上述の２つの事例において、第１検査結果は開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれる。従って、まず第１検査結果を削除する必要があり、残存部分を被検出セクションとして使用する。加えて、第２デバイスが第１検査結果を受信し、第１検査結果が検査結果記憶ブロックに記憶される場合は、第２デバイスは検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得する。ここで、検査結果記憶ブロックは終了ブロックの前に配置される。同時に、ユーザ帯域幅への影響を低減させるべく、第１ビットブロックを終了ブロックの後に追加する必要がある。（３）第２デバイスが第１検査結果を受信しない場合は、第２デバイスはビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。この場合は、第１検査結果が開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれないことから、これらのバイトは被検出セクションとして直接使用され得る。
更に、Ｘ−Ｅ技術的ハイアラーキでは、図３ａおよび図３ｂに示すデバイスが、Ｍ１／Ｍ２ビットブロックストリームを転送するために使用される。具体的に言うと、図３ａおよび図３ｂに示すように、ＰＥデバイスおよびＰデバイスが含まれる。ＰＥデバイスはプロバイダエッジデバイスを表し、ＰＥデバイスの一端がユーザ機器に接続され、インタフェースがユーザ側インタフェース（Ｕｓｅｒ ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ、ＵＮＩ）であり、他端がネットワークデバイスに接続され、インタフェースがＮＮＩである。Ｐデバイスはネットワークデバイスを表し、Ｐデバイスの両端がネットワークデバイスに接続され、インタフェースがネットワーク間インタフェース（Ｎｅｔｗｏｒｋ ｔｏ Ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ、ＮＮＩ）またはネットワーク内のデバイス間のインタフェースである。
任意選択的な実施形態において、図９に示すように、既存のＢＩＰ−ｘアルゴリズムはｘＢＩＰ−ｙアルゴリズムの特別な事例（すなわち、ｘ＝１であるシナリオ）としてみなされ得る。図９は、６４／６６ｂｉｔ ｂｌｏｃｋに８ＢＩＰ−８アルゴリズムを使用することに関する概略図である。Ｂ０からＢ７は、使用される８ＢＩＰ−８アルゴリズムに含まれる８個の監視符号（検査符号とも称される）である。ここでは、各監視符号が１個の監視セクションに対応して、対応する監視セクションに含まれるビットに関する奇数パリティ検査または偶数パリティ検査を提供する。各監視セクションが各ビットブロックの８個の連続ビットに対応する。例えば、第１監視セクションが各ビットブロックの第１ペイロードビットから第８ペイロードビットに対応し、第２監視セクションが各ビットブロックの第９ペイロードビットから第１６ペイロードビットに対応し、…、第８監視セクションが各ビットブロックの第５７ペイロードビットから第６４ペイロードビットに対応する。具体的に言うと、挿入される空きブロックの第１バイトが０ｘ１ｅであり、他のバイトがゼロである。空きブロックの第１バイトは８ＢＩＰ−８の第１監視セクションに入り、他のバイトは第２〜第８監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有し、他のフィールドはゼロであり、０個の二進の１を有する。従って、何個の空きブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ７の検査結果は影響を受けない。
具体的に言うと、挿入されるビットブロックがエラーブロック（ＥＲＲＯＲ Ｂｌｏｃｋ）であるとき、第１バイトが０ｘ１ｅであり、他のバイトが７個のビットにより８個のグループにグループ化され、各グループが０ｘ１ｅである。エラーブロックの第１バイトはｆｌｅｘＢＩＰ−９の第１監視セクションに入り、他のバイトが７個の連続ビットによりグループ化され、第２〜第９監視セクションに入る。０ｘ１ｅは合計４個の二進の１を有する。従って、何個のエラーブロックが伝送プロセスで挿入または削除されても、Ｂ０からＢ８の検査結果は影響を受けない。
考えられる実装において、受信デバイスが第１検査結果セットを受信し、第１検査結果セットがｘＢＩＰ−ｙアルゴリズムに基づいて算出される場合は、第１検査結果セットに含まれるｙビット監視符号が第１パリティ検査結果および第２パリティ検査結果を含む。次に、受信デバイスは第２検査結果セットを決定する必要がある。ここで、第２パリティ検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む。更に、受信デバイスは第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する。
事例１：第２デバイスが第１検査結果を受信し、第１検査結果が終了ブロックに記憶される場合は、第２デバイスは第１検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用する。
上述の２つの事例において、第１検査結果は開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトに含まれる。従って、まず第１検査結果を削除する必要があり、残存部分を被検出セクションとして使用する。
具体的に言うと、第１検査結果が第２検査結果と同じであると第２デバイスが判断した場合に、第２デバイスは、被検出セクションにビットエラーが存在しないと判断するか、第１検査結果が第２検査結果とは異なると第２デバイスが判断した場合に、第２デバイスは、被検出セクションにビットエラーが存在すると判断する。
段階２：ＸＥ１により送信されるビットブロックストリームがＸＥ２のｎＡｄｐｔに転送される。ここでは、受信クロック周波数がＸＥ１のシステムクロック周波数より遅いので、ＸＥ２のｎＡｄｐｔは、Ｌ１．５ｓｗｉｔｃｈにビットブロックストリームを送信するときに１つまたは複数の空きブロックを挿入して、クロック周波数非同期によりもたらされる転送率の問題を許容する必要があり、次に、ビットブロックストリームはネットワーク側ＸＥ３に転送される。
段階３：ＸＥ２により送信されるビットブロックストリームがＸＥ３に転送される。ここで、ビットブロックストリームはｎＡｄｐｔおよびＬ１．５ｓｗｉｔｃｈを通過し、ＵＮＩ側のＢＥＲユニットに到達し、第１境界ビットブロックを受信するとき、ＢＥＲは、後で受信されるビットブロックストリームに対して８ＢＩＰ−８パリティ検査算出の実行を開始し、ＸＥ１により挿入される第２境界ビットブロックを受信するとき、ＢＥＲは算出を中断し、第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックを第１ブロックグループとして使用する。ＢＥＲは、現在算出されている第２検査結果セットを、第２境界ビットブロックに記憶される第１検査結果セットと比較する。２個のセットが一致する場合に、ＢＥＲは、ビットエラーが存在しないと判断するか、２個のセットが一致しない場合に、ＢＥＲはビットエラーの数をカウントおよび記憶する。同時に、ＢＥＲは第２境界ビットブロックをビットブロックストリームから削除し、空きブロックを挿入する。ＢＥＲにより処理されるビットブロックストリームがｕＡｄｐｔに達した後、ｕＡｄｐｔは２個の同期ヘッダビットを除去し、６４個のｂｉｔを８個の８ｂｉｔグループに分割し、２ｂｉｔ同期ヘッダをこれら８個の８ｂｉｔグループの各々に追加し、次に、これら８個の８ｂｉｔグループをＵＮＩリンクに順次送信する。
段階２：ＸＥ１により送信されるビットブロックストリームがＸＥ２のｎＡｄｐｔに転送される。ここでは、受信クロック周波数がＸＥ１のシステムクロック周波数より遅いので、ＸＥ２のｎＡｄｐｔは、Ｌ１．５ｓｗｉｔｃｈにビットブロックストリームを送信するときに１つまたは複数の空きブロックを挿入して、クロック周波数非同期によりもたらされる転送率の問題を許容する必要があり、次に、ビットブロックストリームはネットワーク側のＸＥ３に転送される。
段階３：ＸＥ２により送信されるビットブロックストリームがＸＥ３に転送される。ここで、ビットブロックストリームはｎＡｄｐｔおよびＬ１．５ｓｗｉｔｃｈを通過し、ＵＮＩ側のＢＥＲユニットに到達し、ＢＥＲはビットブロックストリームを識別し、開始ブロック識別子／Ｓ／を有するブロックを受信するときにＢＩＰ−８算出の実行を開始し、終了ブロック識別子／Ｔ／を有するブロックを受信するとき、結果Ｂ１が終了ブロックで見つかるまで算出し続け、結果Ｂ１を削除し、同時に／Ｔ／の符号タイプを修正する。ＢＥＲは、現在算出されている結果Ｂ２を結果Ｂ１と比較する。２個の結果が一致する場合に、ＢＥＲは、ビットエラーが存在しないと判断するか、２個の結果が一致しない場合は、ＢＥＲはビットエラーの数をカウントし、ビットエラーを記憶する。ＢＥＲにより処理されるビットブロックストリームがｕＡｄｐｔに達した後、ｕＡｄｐｔは２個の同期ヘッダビットを除去し、６４個のｂｉｔを８個の８ｂｉｔグループに分割し、２ｂｉｔ同期ヘッダをこれら８個の８ｂｉｔグループの各々に追加し、次に、これら８個の８ｂｉｔグループをＵＮＩリンクに順次送信する。
プロセッサ２９０２は、第２検査結果セットを決定することであって、第２パリティ検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、第２検査結果セットに含まれるｙビット監視符号が第３パリティ検査結果および第４パリティ検査結果を含む、決定すること、および、第１検査結果セットおよび第２検査結果セットに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される。
考えられる設計において、プロセッサ３１０２は、第１検査結果が送受信機を使用して受信され、第１検査結果が終了ブロックに記憶される場合に、第１検査結果を終了ブロックから削除して更新済みの終了ブロックを取得し、開始ブロック内の開始バイトと更新済みの終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用すること、第１検査結果が送受信機を使用して受信され、第１検査結果が検査結果記憶ブロックに記憶される場合に、検査結果記憶ブロックをビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、更新済みのビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用することであって、検査結果記憶ブロックは終了ブロックの前に配置される、使用すること、または、第１検査結果が受信されないときに、ビットブロックストリーム内の開始ブロック内の開始バイトと終了ブロック内の終了バイトとの間のバイトを被検出セクションとして使用することを行うように構成される。
結論として、本願の実施形態はビットブロックストリーム・ビットエラー検出方法を提供する。ここで、方法は、伝送デバイスが第１境界ビットブロックを送信する段階であって、第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、段階と、Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｎより小さいかそれに等しい整数である、段階と、第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第２境界ビットブロック、第１パリティ検査結果および第２パリティ検査結果を送信する段階であって、第２境界ビットブロックは、送信されたＮ個のビットブロックを区別するために使用される、段階と、更には、受信デバイスが第１境界ビットブロックを受信する段階であって、第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１より大きいかそれに等しく、かつ、Ｔより小さいかそれに等しい整数である、段階と、第２境界ビットブロックを受信する段階であって、第２境界ビットブロックは、既に受信されたＴ個のビットブロックを区別するために使用される、段階と、第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、第３パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第４パリティ検査結果の検査対象がＴ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいかそれに等しい、段階と、第１パリティ検査結果および第２パリティ検査結果が受信されるとき、第１パリティ検査結果および第３パリティ検査結果と第２パリティ検査結果および第４パリティ検査結果とに基づいて、Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、第２パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、第１パリティ検査結果および第２パリティ検査結果が決定されるときに第１境界ビットブロックと第２境界ビットブロックとの間のビットブロックの数を示す、段階とを備える。従って、本願の実施形態で提供する方法を使用することにより、ユーザサービスに影響を及ぼすことなく、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋのネットワーク経路でのエラーまたはビットエラー検出を完全に実装することができ、ベアラ効率を１００％とし、転送プロセスで同期により挿入または削除されるビットブロックを許容することができ、更には、要件に従って検出期間（すなわち、２個の境界ビットブロック間のビットブロックの数）および検出精度（すなわち、予め設定されたアルゴリズム）を動的に構成することができる。加えて、この検出方法は、経路がエンドツーエンド経路である被検査ビットブロックストリームに使用できるだけでなく、経路が非エンドツーエンド経路である被検査ビットブロックストリームにも使用することができる。従って、本願の実施形態で提供する方法は、Ｍ／Ｎ ｂｉｔ ｂｌｏｃｋスイッチングシナリオにおけるビットエラー検出方法の、実装難度が比較的高く、ベアラ効率が比較的低いという問題を解消するために使用され得る。
当然のことながら、当業者であれば、本願の主旨および範囲から逸脱することなく本願の実施形態への様々な修正および変更を加えることができる。従って、本願はこれらの修正および変更を、それらが以下の特許請求の範囲およびそれと同等の技術で定義される保護範囲に含まれることを前提として網羅することを意図している。
（項目１）
ビットブロックストリーム・ビットエラー検出方法であって、
第１境界ビットブロックを送信する段階であって、上記第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、段階と、
Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１以上、Ｎ以下の整数である、段階と、
第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、上記第１パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第２パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２以上である、段階と、
第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信する段階であって、上記第２境界ビットブロックは、送信された上記Ｎ個のビットブロックを区別するために使用される、段階と
を備える方法。
（項目２）
各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目１に記載の方法。
（項目３）
第１境界ビットブロックを送信する上記段階は、
第１デバイスに上記第１境界ビットブロックを送信する段階を有し、
Ｉ番目のビットブロックを順次送信する上記段階は、
上記第１デバイスに上記Ｉ番目のビットブロックを順次送信する段階を有し、
第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信する上記段階は、
上記第１デバイスに上記第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信する段階、または、
上記第１デバイスに上記第２境界ビットブロックを送信し、第２デバイスに上記第１パリティ検査結果および上記第２パリティ検査結果を送信する段階
を有する、項目１または２に記載の方法。
（項目４）
上記第１パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個の連続ビットを更に含む、項目１に記載の方法。
（項目５）
上記第１パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個の連続ビットを更に含む、項目１または４に記載の方法。
（項目６）
第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信する上記段階は、
第１の時点で上記第２境界ビットブロックを送信し、第２の時点で上記第１パリティ検査結果および上記第２パリティ検査結果を送信する段階であって、上記第１の時点は上記第２の時点より前であるか、上記第１の時点は上記第２の時点より後であるか、上記第１の時点は上記第２の時点と同じである、段階
を有する、項目１から５の何れか一項に記載の方法。
（項目７）
上記第１パリティ検査結果および上記第２パリティ検査結果は上記第２境界ビットブロックに記憶される、項目１から６の何れか一項に記載の方法。
（項目８）
上記第１パリティ検査結果および上記第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、上記予め設定された検査アルゴリズムは、第１ビットブロックが上記Ｎ個のビットブロックに追加されるか、上記Ｎ個のビットブロックから除去されるときに、上記第１パリティ検査結果および上記第２パリティ検査結果を変わらぬまま維持するために使用され、上記第１ビットブロックは、上記Ｎ個のビットブロックの伝送プロセスで上記Ｎ個のビットブロックに挿入され得る、または、上記Ｎ個のビットブロックから削除され得るビットブロックである、項目１から７の何れか一項に記載の方法。
（項目９）
上記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは上記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
第１パリティ検査結果および第２パリティ検査結果を決定する上記段階は、
各ビットブロックの連続ビットをｘ個ごとに、上記Ｎ個のビットブロック内の第１ペイロードビットから、第１監視セクションからｙ番目の監視セクションに順次記録する段階と、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得する段階であって、上記ｙビット監視符号は上記第１パリティ検査結果および上記第２パリティ検査結果を含む、段階と
を有する、項目８に記載の方法。
（項目１０）
上記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、上記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、上記ｚ個の監視セクションにそれぞれ対応する上記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
第１パリティ検査結果および第２パリティ検査結果を決定する上記段階は、
上記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、各ビットブロックのＡ１個の連続ビットを上記Ｎ個のビットブロック内の第１ペイロードビットから第１監視セクションに記録し、上記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、上記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録する段階と、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得する段階であって、上記ｚビット監視符号は上記第１パリティ検査結果および上記第２パリティ検査結果を含む、段階と
を有する、項目８に記載の方法。
（項目１１）
第１パリティ検査結果および第２パリティ検査結果を決定する上記段階は、
第１検査結果セットを決定する段階であって、上記第１検査結果セットが上記ｙビット監視符号を含むか、上記第１検査結果セットが上記ｚビット監視符号を含む、段階を有し、
上記第１パリティ検査結果および上記第２パリティ検査結果を送信する上記段階は、
上記第１検査結果セットを送信する段階を有する、
項目９または１０に記載の方法。
（項目１２）
ビットブロックストリーム・ビットエラー検出方法であって、
第１境界ビットブロックを受信する段階であって、上記第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、
Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１以上、Ｔ以下の整数である、段階と、
第２境界ビットブロックを受信する段階であって、上記第２境界ビットブロックは、既に受信された上記Ｔ個のビットブロックを区別するために使用される、段階と、
第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、上記第３パリティ検査結果の検査対象が上記Ｔ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第４パリティ検査結果の検査対象が上記Ｔ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２以上である、段階と、
第１パリティ検査結果および第２パリティ検査結果が受信されるとき、上記第１パリティ検査結果および上記第３パリティ検査結果と上記第２パリティ検査結果および上記第４パリティ検査結果とに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、上記第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第２パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、上記第１パリティ検査結果および上記第２パリティ検査結果が決定されるときに上記第１境界ビットブロックと上記第２境界ビットブロックとの間のビットブロックの数を示す、段階と
を備える方法。
（項目１３）
第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに上記第３パリティ検査結果および上記第４パリティ検査結果を送信する段階であって、上記第２デバイスは上記第１パリティ検査結果および上記第２パリティ検査結果を記憶する、段階
を更に備える項目１２に記載の方法。
（項目１４）
上記第３パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第４パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個のビットを更に含み、上記第１パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個の連続ビットを更に含む、項目１２に記載の方法。
（項目１５）
上記第３パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第４パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個のビットを更に含み、上記第１パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個の連続ビットを更に含む、項目１２または１４に記載の方法。
（項目１６）
各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目１２から１５に記載の方法。
（項目１７）
第２境界ビットブロックを受信する上記段階は、
第１の時点で上記第２境界ビットブロックを受信する段階と、
上記第１パリティ検査結果および上記第２パリティ検査結果を受信する段階であって、
第２の時点で上記第１パリティ検査結果および上記第２パリティ検査結果を受信する段階を含み、上記第１の時点は上記第２の時点より前であるか、上記第１の時点は上記第２の時点より後であるか、上記第１の時点は上記第２の時点と同じである、段階と
を有する、項目１２から１６の何れか一項に記載の方法。
（項目１８）
上記第１パリティ検査結果および上記第２パリティ検査結果は上記第２境界ビットブロックに記憶される、項目１２から１７の何れか一項に記載の方法。
（項目１９）
上記第３パリティ検査結果および上記第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、上記予め設定された検査アルゴリズムは、第１ビットブロックが上記Ｔ個のビットブロックに追加されるか、上記Ｔ個のビットブロックから除去されるときに、上記第３パリティ検査結果および上記第４パリティ検査結果を変わらぬまま維持するために使用され、上記第１ビットブロックは、上記Ｔ個のビットブロックの伝送プロセスで上記Ｔ個のビットブロックに挿入され得る、または、上記Ｔ個のビットブロックから削除され得るビットブロックである、項目１２から１８の何れか一項に記載の方法。
（項目２０）
上記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは上記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
第３パリティ検査結果および第４パリティ検査結果を決定する上記段階は、
各ビットブロックの連続ビットをｘ個ごとに、上記Ｔ個のビットブロック内の第１ペイロードビットから、第１監視セクションからｙ番目の監視セクションに順次記録する段階と、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得する段階であって、上記ｙビット監視符号は上記第３パリティ検査結果および上記第４パリティ検査結果を含む、段階と
を有する、項目１９に記載の方法。
（項目２１）
上記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、上記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、上記ｚ個の監視セクションにそれぞれ対応する上記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
第３パリティ検査結果および第４パリティ検査結果を決定する上記段階は、
上記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、各ビットブロックのＡ１個の連続ビットを上記Ｔ個のビットブロック内の第１ペイロードビットから第１監視セクションに記録し、上記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、上記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録する段階と、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得する段階であって、上記ｚビット監視符号は上記第３パリティ検査結果および上記第４パリティ検査結果を含む、段階と
を有する、項目１９に記載の方法。
（項目２２）
上記第１パリティ検査結果および上記第３パリティ検査結果と上記第２パリティ検査結果および上記第４パリティ検査結果とに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する上記段階は、
上記第１パリティ検査結果が上記第３パリティ検査結果と同じであり、上記第２パリティ検査結果が上記第４パリティ検査結果と同じであると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、
上記第１パリティ検査結果が上記第３パリティ検査結果とは異なる、および／または、上記第２パリティ検査結果が上記第４パリティ検査結果とは異なると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在すると判断する段階
を有する、項目１２から２０の何れか一項に記載の方法。
（項目２３）
上記第１パリティ検査結果および上記第２パリティ検査結果を受信する段階は、
第１検査結果セットを受信する段階であって、上記第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、上記第１検査結果セットに含まれるｙビット監視符号が上記第１パリティ検査結果および上記第２パリティ検査結果を含む、段階を含み、
第３パリティ検査結果および第４パリティ検査結果を決定する上記段階は、
第２検査結果セットを決定する段階であって、上記第２パリティ検査結果は上記ｘＢＩＰ−ｙアルゴリズムに基づいて算出され、上記第２検査結果セットに含まれるｙビット監視符号が上記第３パリティ検査結果および上記第３パリティ検査結果を含む、段階を有し、
上記第１パリティ検査結果および上記第２パリティ検査結果が受信されるときに、上記第１パリティ検査結果および上記第３パリティ検査結果と上記第２パリティ検査結果および上記第４パリティ検査結果とに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する上記段階は、
上記第１検査結果セットおよび上記第２検査結果セットに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する、
項目１９に記載の方法。
（項目２４）
上記第１パリティ検査結果および上記第２パリティ検査結果を受信する段階は、
第１検査結果セットを受信する段階であって、上記第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、上記第１検査結果セットに含まれるｚビット監視符号が上記第１パリティ検査結果および上記第２パリティ検査結果を含む、段階を含み、
第３パリティ検査結果および第４パリティ検査結果を決定する上記段階は、
第２検査結果セットを決定する段階であって、上記第２検査結果セットは上記ｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、上記第２検査結果セットに含まれるｚビット監視符号が上記第３パリティ検査結果および上記第４パリティ検査結果を含む、段階を有し、
上記第１パリティ検査結果および上記第２パリティ検査結果が受信されるときに、上記第１パリティ検査結果および上記第３パリティ検査結果と上記第２パリティ検査結果および上記第４パリティ検査結果とに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する上記段階は、
上記第１検査結果セットおよび上記第２検査結果セットに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する、
項目２０に記載の方法。
（項目２５）
上記第１検査結果セットおよび上記第２検査結果セットに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する上記段階は、
上記第１検査結果セットが上記第２検査結果セットと同じであると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、
上記第１検査結果セットが上記第２検査結果セットとは異なると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在すると判断する段階
を含む、項目２３または２４に記載の方法。
（項目２６）
ビットブロックストリーム・ビットエラー検出方法であって、
第１デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと上記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、
上記第１デバイスが上記被検出セクションに基づいて第１検査結果を算出する段階と、
上記第１デバイスが上記第１検査結果および上記ビットブロックストリームを送信する段階と
を備える方法。
（項目２７）
上記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目２６に記載の方法。
（項目２８）
上記第１デバイスが上記第１検査結果および上記ビットブロックストリームを送信する上記段階は、
上記第１デバイスが第２デバイスに上記第１検査結果および上記ビットブロックストリームを送信する段階、または、
上記第１デバイスが第３デバイスに上記第１検査結果を送信し、上記第２デバイスに上記ビットブロックストリームを送信する段階
を有する、項目２６または２７に記載の方法。
（項目２９）
上記第１デバイスが第２デバイスに上記第１検査結果および上記ビットブロックストリームを送信する上記段階の前に、上記方法は、
上記第１デバイスが上記第１検査結果を上記終了ブロックに記憶して更新済みの終了ブロックを取得する段階、または、
上記第１デバイスが上記第１検査結果を検査結果記憶ブロックに記憶し、上記ビットブロックストリーム内の任意の第１ビットブロックを削除する段階であって、上記検査結果記憶ブロックは、上記終了ブロックの前に配置される新たに追加されたブロックであり、上記第１ビットブロックは、上記ビットブロックストリームの伝送プロセスで上記ビットブロックストリームに挿入され得る、または、上記ビットブロックストリームから削除され得るビットブロックである、段階
を更に備える、項目２６から２８の何れか一項に記載の方法。
（項目３０）
上記第１デバイスが上記第１検査結果を上記終了ブロックに記憶して更新済みの終了ブロックを取得する上記段階は、
上記第１検査結果により占有されるバイトの数がターゲットバイトの数以上であるときに、上記第１デバイスが上記終了ブロック内の上記終了バイトの前の位置に上記第１検査結果を記憶し、上記第１検査結果により占有される上記バイトの数に基づいて、上記終了ブロックの後の新たに追加されたブロックに上記終了バイトを移動させ、上記ビットブロックストリーム内の任意の第１ビットブロックを削除し、上記終了バイトが移動後に配置される上記新たに追加されたブロックを更新済みの終了ブロックとして使用する段階、または、
上記第１検査結果により占有されるバイトの数が上記ターゲットバイトの数より少ないときに、上記第１デバイスが上記終了ブロック内の上記終了バイトの前の位置に上記第１検査結果を記憶し、上記第１検査結果により占有される上記バイトの数に基づいて、上記第１検査結果により占有される上記バイトの数だけ上記終了バイトを後方に移動させ、上記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する段階
を有し、
上記ターゲットバイトの数は、１に上記終了ブロック内の上記終了バイトの後に配置されるバイトの数を加えたものである、
項目２９に記載の方法。
（項目３１）
ビットブロックストリーム・ビットエラー検出方法であって、
第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと上記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、
上記第２デバイスが上記被検出セクションに基づいて第２検査結果を算出する段階と、
上記第２デバイスが第１検査結果を受信するときに、上記第２デバイスが上記第１検査結果および上記第２検査結果に基づいて、上記被検出セクションにビットエラーが存在するかどうかを判断する段階と
を備える方法。
（項目３２）
上記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目３１に記載の方法。
（項目３３）
第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと上記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する上記段階は、
上記第２デバイスが上記第１検査結果を受信し、上記第１検査結果が上記終了ブロックに記憶される場合に、上記第２デバイスが上記第２検査結果を上記終了ブロックから削除して更新済みの終了ブロックを取得し、上記開始ブロック内の上記開始バイトと上記更新済みの終了ブロック内の終了バイトとの間のバイトを上記被検出セクションとして使用する段階、または、
上記第２デバイスが上記第１検査結果を受信し、上記第１検査結果が検査結果記憶ブロックに記憶される場合に、上記第２デバイスが上記検査結果記憶ブロックを上記ビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、上記更新済みのビットブロックストリーム内の上記開始ブロック内の上記開始バイトと上記終了ブロック内の上記終了バイトとの間のバイトを上記被検出セクションとして使用する段階であって、上記検査結果記憶ブロックは上記終了ブロックの前に配置される、段階、または、
上記第２デバイスが上記第１検査結果を受信しない場合に、上記第２デバイスが上記ビットブロックストリーム内の上記開始ブロック内の上記開始バイトと上記終了ブロック内の上記終了バイトとの間のバイトを上記被検出セクションとして使用する段階
を有する、項目３１または３２に記載の方法。
（項目３４）
上記第２デバイスが上記第１検査結果を受信しない場合に、上記第２デバイスが第３デバイスに上記第２検査結果を送信する段階であって、上記第３デバイスは上記第１検査結果を記憶する、段階
を更に備える、項目３１から３３の何れか一項に記載の方法。
（項目３５）
上記第２デバイスが上記第１検査結果および上記第２検査結果に基づいて、上記被検出セクションにビットエラーが存在するかどうかを判断する上記段階は、
上記第１検査結果が上記第２検査結果と同じであると上記第２デバイスが判断した場合に、上記被検出セクションにビットエラーが存在しないと判断する段階、または、
上記第１検査結果が上記第２検査結果とは異なると上記第２デバイスが判断した場合に、上記被検出セクションにビットエラーが存在すると判断する段階
を有する、項目３１から３４の何れか一項に記載の方法。
（項目３６）
上記第２デバイスが上記第１検査結果を上記終了ブロックから削除して更新済みの終了ブロックを取得する上記段階は、
上記第１検査結果により占有されるバイトの数がターゲットバイトの数以上であるときに、上記第２デバイスが、上記第１検査結果により占有される上記バイトの数に基づいて上記終了ブロックの前のビットブロックに上記終了バイトを移動させ、新しい第１ビットブロックを上記ビットブロックストリームに追加し、上記終了バイトが移動後に配置される上記ビットブロックを更新済みの終了ブロックとして使用する段階、または、
上記第１検査結果により占有されるバイトの数が上記ターゲットバイトの数より少ないときに、上記第２デバイスが、上記第１検査結果により占有される上記バイトの数に基づいて、上記第１検査結果により占有される上記バイトの数だけ上記終了バイトを前方に移動させ、上記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する段階
を有し、
上記ターゲットバイトの数は、１に上記終了ブロック内の上記終了バイトの前に配置されるバイトの数を加えたものである、
項目３３に記載の方法。
（項目３７）
ビットブロックストリーム・ビットエラー検出デバイスであって、
第１境界ビットブロックを送信することであって、上記第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、送信すること、および、Ｉ番目のビットブロックを順次送信することであって、Ｉは１以上、Ｎ以下の整数である、送信することを行うように構成される送受信機と、
第１パリティ検査結果および第２パリティ検査結果を決定するように構成されるプロセッサであって、上記第１パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第２パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２以上である、プロセッサと
を備え、
上記送受信機は、第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信するように更に構成され、上記第２境界ビットブロックは、送信された上記Ｎ個のビットブロックを区別するために使用される、デバイス。
（項目３８）
上記第１パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個の連続ビットを更に含む、項目３７に記載のデバイス。
（項目３９）
上記第１パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個の連続ビットを更に含む、項目３７または３８に記載のデバイス。
（項目４０）
各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目３７に記載のデバイス。
（項目４１）
上記送受信機は、
第１デバイスに上記第１境界ビットブロックを送信すること、
上記第１デバイスに上記Ｉ番目のビットブロックを順次送信すること、および、
上記第１デバイスに上記第２境界ビットブロック、上記第１パリティ検査結果および上記第２パリティ検査結果を送信すること、または、
上記第１デバイスに上記第２境界ビットブロックを送信し、第２デバイスに上記第１パリティ検査結果および上記第２パリティ検査結果を送信すること
を行うように構成される、項目３７から４０に記載のデバイス。
（項目４２）
上記送受信機は、
第１の時点で上記第２境界ビットブロックを送信し、第２の時点で上記第１パリティ検査結果および上記第２パリティ検査結果を送信することであって、上記第１の時点は上記第２の時点より前であるか、上記第１の時点は上記第２の時点より後であるか、上記第１の時点は上記第２の時点と同じである、送信すること
を行うように構成される、項目３７から４１の何れか一項に記載のデバイス。
（項目４３）
上記第１パリティ検査結果および上記第２パリティ検査結果は上記第２境界ビットブロックに記憶される、項目３７から４１の何れか一項に記載のデバイス。
（項目４４）
上記第１パリティ検査結果および上記第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、上記予め設定された検査アルゴリズムは、第１ビットブロックが上記Ｎ個のビットブロックに追加されるか、上記Ｎ個のビットブロックから除去されるときに、上記第１パリティ検査結果および上記第２パリティ検査結果を変わらぬまま維持するために使用され、上記第１ビットブロックは、上記Ｎ個のビットブロックの伝送プロセスで上記Ｎ個のビットブロックに挿入され得る、または、上記Ｎ個のビットブロックから削除され得るビットブロックである、項目３７から４３の何れか一項に記載のデバイス。
（項目４５）
上記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは上記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
上記プロセッサは、各ビットブロックの連続ビットをｘ個ごとに、上記Ｎ個のビットブロック内の第１ペイロードビットから、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、上記ｙビット監視符号は上記第１パリティ検査結果および上記第２パリティ検査結果を含む、取得すること
を行うように構成される、
項目４３に記載のデバイス。
（項目４６）
上記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、上記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、上記ｚ個の監視セクションにそれぞれ対応する上記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
上記プロセッサは、上記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、各ビットブロックのＡ１個の連続ビットを上記Ｎ個のビットブロック内の第１ペイロードビットから第１監視セクションに記録し、上記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、上記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得することであって、上記ｚビット監視符号は上記第１パリティ検査結果および上記第２パリティ検査結果を含む、取得すること
を行うように構成される、
項目４３に記載のデバイス。
（項目４７）
上記プロセッサは、
第１検査結果セットを決定することであって、上記第１検査結果セットが上記ｙビット監視符号を含むか、上記第１検査結果セットが上記ｚビット監視符号を含む、決定することを行うように構成され、
上記送受信機は、
上記第１検査結果セットを送信するように構成される、
項目４５または４６に記載のデバイス。
（項目４８）
ビットブロックストリーム・ビットエラー検出デバイスであって、
第１境界ビットブロックを受信することであって、上記第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、受信すること、および、Ｉ番目のビットブロックを順次受信することであって、Ｉは１以上、Ｔ以下の整数である、受信すること、および、第２境界ビットブロックを受信することであって、上記第２境界ビットブロックは、既に受信された上記Ｔ個のビットブロックを区別するために使用される、受信することを行うように構成される送受信機と、
第３パリティ検査結果および第４パリティ検査結果を決定することであって、上記第３パリティ検査結果の検査対象が上記Ｔ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第４パリティ検査結果の検査対象が上記Ｔ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２以上である、決定すること、および、第１パリティ検査結果および第２パリティ検査結果が上記送受信機を使用して受信されるとき、上記第１パリティ検査結果および上記第３パリティ検査結果と上記第２パリティ検査結果および上記第４パリティ検査結果とに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することであって、上記第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、上記第２パリティ検査結果の検査対象が上記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、上記第１パリティ検査結果および上記第２パリティ検査結果が決定されるときに上記第１境界ビットブロックと上記第２境界ビットブロックとの間のビットブロックの数を示す、判断することを行うように構成されるプロセッサと
を備えるデバイス。
（項目４９）
上記送受信機は、
第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに上記第３パリティ検査結果および上記第４パリティ検査結果を送信することであって、上記第２デバイスは上記第１パリティ検査結果および上記第２パリティ検査結果を記憶する、送信すること
を行うように更に構成される、項目４８に記載のデバイス。
（項目５０）
上記第３パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第４パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個のビットを更に含み、上記第１パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第１境界ビットブロックのｎ個の連続ビットを更に含む、項目４８に記載のデバイス。
（項目５１）
上記第３パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第４パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個のビットを更に含み、上記第１パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｍ個の連続ビットを更に含み、上記第２パリティ検査結果の上記検査対象は上記第２境界ビットブロックのｎ個の連続ビットを更に含む、項目４８または５０に記載のデバイス。
（項目５２）
各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目４８から５１に記載のデバイス。
（項目５３）
上記送受信機は、
第１の時点で上記第２境界ビットブロックを受信すること、および、
第２の時点で上記第１パリティ検査結果および上記第２パリティ検査結果を受信することであって、上記第１の時点は上記第２の時点より前であるか、上記第１の時点は上記第２の時点より後であるか、上記第１の時点は上記第２の時点と同じである、受信すること
を行うように構成される、項目４８から５２に記載のデバイス。
（項目５４）
上記第１パリティ検査結果および上記第２パリティ検査結果は上記第２境界ビットブロックに記憶される、項目４８から５３の何れか一項に記載のデバイス。
（項目５５）
上記第３パリティ検査結果および上記第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、上記予め設定された検査アルゴリズムは、第１ビットブロックが上記Ｔ個のビットブロックに追加されるか、上記Ｔ個のビットブロックから除去されるときに、上記第３パリティ検査結果および上記第４パリティ検査結果を変わらぬまま維持するために使用され、上記第１ビットブロックは、上記Ｔ個のビットブロックの伝送プロセスで上記Ｔ個のビットブロックに挿入され得る、または、上記Ｔ個のビットブロックから削除され得るビットブロックである、項目４８から５４の何れか一項に記載のデバイス。
（項目５６）
上記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは上記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
上記プロセッサは、各ビットブロックの連続ビットをｘ個ごとに、上記Ｔ個のビットブロック内の第１ペイロードビットから、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、上記ｙビット監視符号は上記第３パリティ検査結果および上記第４パリティ検査結果を含む、取得すること
を行うように構成される、
項目５５に記載のデバイス。
（項目５７）
上記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、上記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、上記ｚ個の監視セクションにそれぞれ対応する上記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
上記プロセッサは、上記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、各ビットブロックのＡ１個の連続ビットを上記Ｔ個のビットブロック内の第１ペイロードビットから第１監視セクションに記録し、上記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、上記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、
奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得することであって、上記ｚビット監視符号は上記第３パリティ検査結果および上記第４パリティ検査結果を含む、取得すること
を行うように構成される、
項目５５に記載のデバイス。
（項目５８）
上記プロセッサは、
上記第１パリティ検査結果が上記第３パリティ検査結果と同じであり、上記第２パリティ検査結果が上記第４パリティ検査結果と同じであると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、
上記第１パリティ検査結果が上記第３パリティ検査結果とは異なる、および／または、上記第２パリティ検査結果が上記第４パリティ検査結果とは異なると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在すると判断すること
を行うように構成される、項目５８から５７の何れか一項に記載のデバイス。
（項目５９）
上記送受信機は、
第１検査結果セットを受信することであって、上記第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、上記第１検査結果セットに含まれるｙビット監視符号が上記第１パリティ検査結果および上記第２パリティ検査結果を含む、受信することを行うように構成され、
上記プロセッサは、第２検査結果セットを決定することであって、上記第２パリティ検査結果は上記ｘＢＩＰ−ｙアルゴリズムに基づいて算出され、上記第２検査結果セットに含まれるｙビット監視符号が上記第３パリティ検査結果および上記第３パリティ検査結果を含む、決定すること、および、上記第１検査結果セットおよび上記第２検査結果セットに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される、
項目５６に記載のデバイス。
（項目６０）
上記送受信機は、
第１検査結果セットを受信することであって、上記第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、上記第１検査結果セットに含まれるｚビット監視符号が上記第１パリティ検査結果および上記第２パリティ検査結果を含む、受信することを行うように構成され、
上記プロセッサは、第２検査結果セットを決定することであって、上記第２検査結果セットは上記ｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、上記第２検査結果セットに含まれるｚビット監視符号が上記第３パリティ検査結果および上記第４パリティ検査結果を含む、決定すること、および、上記第１検査結果セットおよび上記第２検査結果セットに基づいて、上記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される、
項目５７に記載のデバイス。
（項目６１）
上記プロセッサは、
上記第１検査結果セットが上記第２検査結果セットと同じであると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、
上記第１検査結果セットが上記第２検査結果セットとは異なると判断される場合に、上記Ｔ個のビットブロックにビットエラーが存在すると判断すること
を行うように構成される、項目５９または６０に記載のデバイス。
（項目６２）
ビットブロックストリーム・ビットエラー検出デバイスであって、
ビットブロックストリーム内の開始ブロック内の開始バイトと上記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、上記被検出セクションに基づいて第１検査結果を算出するように構成されるプロセッサと、
上記第１検査結果および上記ビットブロックストリームを送信するように構成される送受信機と
を備えるデバイス。
（項目６３）
上記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目６２に記載のデバイス。
（項目６４）
上記送受信機は、
第２デバイスに上記第１検査結果および上記ビットブロックストリームを送信すること、または、
第３デバイスに上記第１検査結果を送信し、上記第２デバイスに上記ビットブロックストリームを送信すること
を行うように構成される、項目６２または６３に記載のデバイス。
（項目６５）
上記プロセッサは、
上記送受信機が上記第２デバイスに上記第１検査結果および上記ビットブロックストリームを送信する前に、上記第１検査結果を上記終了ブロックに記憶して更新済みの終了ブロックを取得すること、または、上記第１検査結果を検査結果記憶ブロックに記憶し、上記ビットブロックストリーム内の任意の第１ビットブロックを削除することであって、上記検査結果記憶ブロックは、上記終了ブロックの前に配置される新たに追加されたブロックであり、上記第１ビットブロックは、上記ビットブロックストリームの伝送プロセスで上記ビットブロックストリームに挿入され得る、または、上記ビットブロックストリームから削除され得るビットブロックである、削除すること
を行うように更に構成される、項目６２から６４の何れか一項に記載のデバイス。
（項目６６）
上記プロセッサは、
上記第１検査結果により占有されるバイトの数がターゲットバイトの数以上であるときに、上記終了ブロック内の上記終了バイトの前の位置に上記第１検査結果を記憶し、上記第１検査結果により占有される上記バイトの数に基づいて、上記終了ブロックの後の新たに追加されたブロックに上記終了バイトを移動させ、上記ビットブロックストリーム内の任意の第１ビットブロックを削除し、上記終了バイトが移動後に配置される上記新たに追加されたブロックを更新済みの終了ブロックとして使用すること、または、
上記第１検査結果により占有されるバイトの数が上記ターゲットバイトの数より少ないときに、上記終了ブロック内の上記終了バイトの前の位置に上記第１検査結果を記憶し、上記第１検査結果により占有される上記バイトの数に基づいて、上記第１検査結果により占有される上記バイトの数だけ上記終了バイトを後方に移動させ、上記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること
を行うように構成され、
上記ターゲットバイトの数は、１に上記終了ブロック内の上記終了バイトの後に配置されるバイトの数を加えたものである、
項目６５に記載のデバイス。
（項目６７）
ビットブロックストリーム・ビットエラー検出デバイスであって、
ビットブロックストリーム内の開始ブロック内の開始バイトと上記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、上記被検出セクションに基づいて第２検査結果を算出すること、および、
第１検査結果が送受信機を使用して受信されるときに、上記第１検査結果および上記第２検査結果に基づいて、上記被検出セクションにビットエラーが存在するかどうかを判断すること
を行うように構成されるプロセッサを備えるデバイス。
（項目６８）
上記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、項目６７に記載のデバイス。
（項目６９）
上記プロセッサは、
上記第１検査結果が上記送受信機を使用して受信され、上記第１検査結果が上記終了ブロックに記憶される場合に、上記第２検査結果を上記終了ブロックから削除して更新済みの終了ブロックを取得し、上記開始ブロック内の上記開始バイトと上記更新済みの終了ブロック内の終了バイトとの間のバイトを上記被検出セクションとして使用すること、
上記第１検査結果が上記送受信機を使用して受信され、上記第１検査結果が検査結果記憶ブロックに記憶される場合に、上記検査結果記憶ブロックを上記ビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、上記更新済みのビットブロックストリーム内の上記開始ブロック内の上記開始バイトと上記終了ブロック内の上記終了バイトとの間のバイトを上記被検出セクションとして使用することであって、上記検査結果記憶ブロックは上記終了ブロックの前に配置される、使用すること、または、
上記第１検査結果が受信されないときに、上記ビットブロックストリーム内の上記開始ブロック内の上記開始バイトと上記終了ブロック内の上記終了バイトとの間のバイトを上記被検出セクションとして使用すること
を行うように構成される、項目６７または６８に記載のデバイス。
（項目７０）
上記送受信機は、
上記第１検査結果が受信されないときに、第３デバイスに上記第２検査結果を送信することであって、上記第３デバイスは上記第１検査結果を記憶する、送信すること
を行うように更に構成される、項目６７から６９の何れか一項に記載のデバイス。
（項目７１）
上記プロセッサは、
上記第１検査結果が上記第２検査結果と同じであると判断される場合に、上記被検出セクションにビットエラーが存在しないと判断すること、または、
上記第１検査結果が上記第２検査結果とは異なると判断される場合に、上記被検出セクションにビットエラーが存在すると判断すること
を行うように構成される、項目６７から７０の何れか一項に記載のデバイス。
（項目７２）
上記プロセッサは、
上記第１検査結果により占有されるバイトの数がターゲットバイトの数以上であるときに、上記第１検査結果により占有される上記バイトの数に基づいて上記終了ブロックの前のビットブロックに上記終了バイトを移動させ、新しい第１ビットブロックを上記ビットブロックストリームに追加し、上記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること、または、
上記第１検査結果により占有されるバイトの数が上記ターゲットバイトの数より少ないときに、上記第１検査結果により占有される上記バイトの数に基づいて、上記第１検査結果により占有される上記バイトの数だけ上記終了バイトを前方に移動させ、上記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること
を行うように構成され、
上記ターゲットバイトの数は、１に上記終了ブロック内の上記終了バイトの前に配置されるバイトの数を加えたものである、
項目６９に記載のデバイス。

Claims (72)

  1. ビットブロックストリーム・ビットエラー検出方法であって、
    第１境界ビットブロックを送信する段階であって、前記第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、段階と、
    Ｉ番目のビットブロックを順次送信する段階であって、Ｉは１より大きいか１に等しく、かつ、Ｎより小さいかＮに等しい整数である、段階と、
    第１パリティ検査結果および第２パリティ検査結果を決定する段階であって、前記第１パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第２パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいか２に等しい、段階と、
    第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信する段階であって、前記第２境界ビットブロックは、送信された前記Ｎ個のビットブロックを区別するために使用される、段階と
    を備える方法。
  2. 各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項１に記載の方法。
  3. 第１境界ビットブロックを送信する前記段階は、
    第１デバイスに前記第１境界ビットブロックを送信する段階を有し、
    Ｉ番目のビットブロックを順次送信する前記段階は、
    前記第１デバイスに前記Ｉ番目のビットブロックを順次送信する段階を有し、
    第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信する前記段階は、
    前記第１デバイスに前記第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信する段階、または、
    前記第１デバイスに前記第２境界ビットブロックを送信し、第２デバイスに前記第１パリティ検査結果および前記第２パリティ検査結果を送信する段階
    を有する、請求項１または２に記載の方法。
  4. 前記第１パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個の連続ビットを更に含む、請求項１に記載の方法。
  5. 前記第１パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個の連続ビットを更に含む、請求項１または４に記載の方法。
  6. 第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信する前記段階は、
    第１の時点で前記第２境界ビットブロックを送信し、第２の時点で前記第１パリティ検査結果および前記第２パリティ検査結果を送信する段階であって、前記第１の時点は前記第２の時点より前であるか、前記第１の時点は前記第２の時点より後であるか、前記第１の時点は前記第２の時点と同じである、段階
    を有する、請求項１から５の何れか一項に記載の方法。
  7. 前記第１パリティ検査結果および前記第２パリティ検査結果は前記第２境界ビットブロックに記憶される、請求項１から６の何れか一項に記載の方法。
  8. 前記第１パリティ検査結果および前記第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、前記予め設定された検査アルゴリズムは、第１ビットブロックが前記Ｎ個のビットブロックに追加されるか、前記Ｎ個のビットブロックから除去されるときに、前記第１パリティ検査結果および前記第２パリティ検査結果を変わらぬまま維持するために使用され、前記第１ビットブロックは、前記Ｎ個のビットブロックの伝送プロセスで前記Ｎ個のビットブロックに挿入され得る、または、前記Ｎ個のビットブロックから削除され得るビットブロックである、請求項１から７の何れか一項に記載の方法。
  9. 前記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは前記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
    第１パリティ検査結果および第２パリティ検査結果を決定する前記段階は、
    前記Ｎ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録する段階と、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得する段階であって、前記ｙビット監視符号は前記第１パリティ検査結果および前記第２パリティ検査結果を含む、段階と
    を有する、請求項８に記載の方法。
  10. 前記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、前記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、前記ｚ個の監視セクションにそれぞれ対応する前記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
    第１パリティ検査結果および第２パリティ検査結果を決定する前記段階は、
    前記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、前記Ｎ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、前記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、前記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録する段階と、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得する段階であって、前記ｚビット監視符号は前記第１パリティ検査結果および前記第２パリティ検査結果を含む、段階と
    を有する、請求項８に記載の方法。
  11. 第１パリティ検査結果および第２パリティ検査結果を決定する前記段階は、
    第１検査結果セットを決定する段階であって、前記第１検査結果セットが前記ｙビット監視符号を含むか、前記第１検査結果セットが前記ｚビット監視符号を含む、段階を有し、
    前記第１パリティ検査結果および前記第２パリティ検査結果を送信する前記段階は、
    前記第１検査結果セットを送信する段階を有する、
    請求項９または１０に記載の方法。
  12. ビットブロックストリーム・ビットエラー検出方法であって、
    第１境界ビットブロックを受信する段階であって、前記第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、段階と、
    Ｉ番目のビットブロックを順次受信する段階であって、Ｉは１より大きいか１に等しく、かつ、Ｔより小さいかＴに等しい整数である、段階と、
    第２境界ビットブロックを受信する段階であって、前記第２境界ビットブロックは、既に受信された前記Ｔ個のビットブロックを区別するために使用される、段階と、
    第３パリティ検査結果および第４パリティ検査結果を決定する段階であって、前記第３パリティ検査結果の検査対象が前記Ｔ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第４パリティ検査結果の検査対象が前記Ｔ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいか２に等しい、段階と、
    第１パリティ検査結果および第２パリティ検査結果が受信されるとき、前記第１パリティ検査結果および前記第３パリティ検査結果と前記第２パリティ検査結果および前記第４パリティ検査結果とに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階であって、前記第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第２パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、前記第１パリティ検査結果および前記第２パリティ検査結果が決定されるときに前記第１境界ビットブロックと前記第２境界ビットブロックとの間のビットブロックの数を示す、段階と
    を備える方法。
  13. 第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに前記第３パリティ検査結果および前記第４パリティ検査結果を送信する段階であって、前記第２デバイスは前記第１パリティ検査結果および前記第２パリティ検査結果を記憶する、段階
    を更に備える請求項１２に記載の方法。
  14. 前記第３パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第４パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個のビットを更に含み、前記第１パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個の連続ビットを更に含む、請求項１２に記載の方法。
  15. 前記第３パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第４パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個のビットを更に含み、前記第１パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個の連続ビットを更に含む、請求項１２または１４に記載の方法。
  16. 各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項１２から１５に記載の方法。
  17. 第２境界ビットブロックを受信する前記段階は、
    第１の時点で前記第２境界ビットブロックを受信する段階を有し、
    前記第１パリティ検査結果および前記第２パリティ検査結果を受信することは、
    第２の時点で前記第１パリティ検査結果および前記第２パリティ検査結果を受信することであって、前記第１の時点は前記第２の時点より前であるか、前記第１の時点は前記第２の時点より後であるか、前記第１の時点は前記第２の時点と同じである、受信することとを含む、
    請求項１２から１６の何れか一項に記載の方法。
  18. 前記第１パリティ検査結果および前記第２パリティ検査結果は前記第２境界ビットブロックに記憶される、請求項１２から１７の何れか一項に記載の方法。
  19. 前記第３パリティ検査結果および前記第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、前記予め設定された検査アルゴリズムは、第１ビットブロックが前記Ｔ個のビットブロックに追加されるか、前記Ｔ個のビットブロックから除去されるときに、前記第３パリティ検査結果および前記第４パリティ検査結果を変わらぬまま維持するために使用され、前記第１ビットブロックは、前記Ｔ個のビットブロックの伝送プロセスで前記Ｔ個のビットブロックに挿入され得る、または、前記Ｔ個のビットブロックから削除され得るビットブロックである、請求項１２から１８の何れか一項に記載の方法。
  20. 前記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは前記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
    第３パリティ検査結果および第４パリティ検査結果を決定する前記段階は、
    前記Ｔ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録する段階と、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得する段階であって、前記ｙビット監視符号は前記第３パリティ検査結果および前記第４パリティ検査結果を含む、段階と
    を有する、請求項１９に記載の方法。
  21. 前記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、前記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、前記ｚ個の監視セクションにそれぞれ対応する前記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
    第３パリティ検査結果および第４パリティ検査結果を決定する前記段階は、
    前記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、前記Ｔ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、前記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、前記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録する段階と、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得する段階であって、前記ｚビット監視符号は前記第３パリティ検査結果および前記第４パリティ検査結果を含む、段階と
    を有する、請求項１９に記載の方法。
  22. 前記第１パリティ検査結果および前記第３パリティ検査結果と前記第２パリティ検査結果および前記第４パリティ検査結果とに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する前記段階は、
    前記第１パリティ検査結果が前記第３パリティ検査結果と同じであり、前記第２パリティ検査結果が前記第４パリティ検査結果と同じであると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、
    前記第１パリティ検査結果が前記第３パリティ検査結果とは異なる、および／または、前記第２パリティ検査結果が前記第４パリティ検査結果とは異なると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在すると判断する段階
    を有する、請求項１２から２０の何れか一項に記載の方法。
  23. 前記第１パリティ検査結果および前記第２パリティ検査結果を受信する段階は、
    第１検査結果セットを受信する段階であって、前記第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、前記第１検査結果セットに含まれるｙビット監視符号が前記第１パリティ検査結果および前記第２パリティ検査結果を含む、段階を含み、
    第３パリティ検査結果および第４パリティ検査結果を決定する前記段階は、
    第２検査結果セットを決定する段階であって、前記第２パリティ検査結果は前記ｘＢＩＰ−ｙアルゴリズムに基づいて算出され、前記第２検査結果セットに含まれるｙビット監視符号が前記第３パリティ検査結果および前記第３パリティ検査結果を含む、段階を有し、
    前記第１パリティ検査結果および前記第２パリティ検査結果が受信されるときに、前記第１パリティ検査結果および前記第３パリティ検査結果と前記第２パリティ検査結果および前記第４パリティ検査結果とに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する前記段階は、
    前記第１検査結果セットおよび前記第２検査結果セットに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する、
    請求項１９に記載の方法。
  24. 前記第１パリティ検査結果および前記第２パリティ検査結果を受信する段階は、
    第１検査結果セットを受信する段階であって、前記第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、前記第１検査結果セットに含まれるｚビット監視符号が前記第１パリティ検査結果および前記第２パリティ検査結果を含む、段階を含み、
    第３パリティ検査結果および第４パリティ検査結果を決定する前記段階は、
    第２検査結果セットを決定する段階であって、前記第２検査結果セットは前記ｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、前記第２検査結果セットに含まれるｚビット監視符号が前記第３パリティ検査結果および前記第４パリティ検査結果を含む、段階を有し、
    前記第１パリティ検査結果および前記第２パリティ検査結果が受信されるときに、前記第１パリティ検査結果および前記第３パリティ検査結果と前記第２パリティ検査結果および前記第４パリティ検査結果とに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する前記段階は、
    前記第１検査結果セットおよび前記第２検査結果セットに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する段階を有する、
    請求項２０に記載の方法。
  25. 前記第１検査結果セットおよび前記第２検査結果セットに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断する前記段階は、
    前記第１検査結果セットが前記第２検査結果セットと同じであると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在しないと判断する段階、または、
    前記第１検査結果セットが前記第２検査結果セットとは異なると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在すると判断する段階
    を含む、請求項２３または２４に記載の方法。
  26. ビットブロックストリーム・ビットエラー検出方法であって、
    第１デバイスがビットブロックストリーム内の開始ブロック内の開始バイトと前記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、
    前記第１デバイスが前記被検出セクションに基づいて第１検査結果を算出する段階と、
    前記第１デバイスが前記第１検査結果および前記ビットブロックストリームを送信する段階と
    を備える方法。
  27. 前記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項２６に記載の方法。
  28. 前記第１デバイスが前記第１検査結果および前記ビットブロックストリームを送信する前記段階は、
    前記第１デバイスが第２デバイスに前記第１検査結果および前記ビットブロックストリームを送信する段階、または、
    前記第１デバイスが第３デバイスに前記第１検査結果を送信し、前記第２デバイスに前記ビットブロックストリームを送信する段階
    を有する、請求項２６または２７に記載の方法。
  29. 前記第１デバイスが第２デバイスに前記第１検査結果および前記ビットブロックストリームを送信する前記段階の前に、前記方法は、
    前記第１デバイスが前記第１検査結果を前記終了ブロックに記憶して更新済みの終了ブロックを取得する段階、または、
    前記第１デバイスが前記第１検査結果を検査結果記憶ブロックに記憶し、前記ビットブロックストリーム内の任意の第１ビットブロックを削除する段階であって、前記検査結果記憶ブロックは、前記終了ブロックの前に配置される新たに追加されたブロックであり、前記第１ビットブロックは、前記ビットブロックストリームの伝送プロセスで前記ビットブロックストリームに挿入され得る、または、前記ビットブロックストリームから削除され得るビットブロックである、段階
    を更に備える、請求項２６から２８の何れか一項に記載の方法。
  30. 前記第１デバイスが前記第１検査結果を前記終了ブロックに記憶して更新済みの終了ブロックを取得する前記段階は、
    前記第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかターゲットバイトの数に等しいときに、前記第１デバイスが前記終了ブロック内の前記終了バイトの前の位置に前記第１検査結果を記憶し、前記第１検査結果により占有される前記バイトの数に基づいて、前記終了ブロックの後の新たに追加されたブロックに前記終了バイトを移動させ、前記ビットブロックストリーム内の任意の第１ビットブロックを削除し、前記終了バイトが移動後に配置される前記新たに追加されたブロックを更新済みの終了ブロックとして使用する段階、または、
    前記第１検査結果により占有されるバイトの数が前記ターゲットバイトの数より少ないときに、前記第１デバイスが前記終了ブロック内の前記終了バイトの前の位置に前記第１検査結果を記憶し、前記第１検査結果により占有される前記バイトの数に基づいて、前記第１検査結果により占有される前記バイトの数だけ前記終了バイトを後方に移動させ、前記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する段階
    を有し、
    前記ターゲットバイトの数は、１に前記終了ブロック内の前記終了バイトの後に配置されるバイトの数を加えたものである、
    請求項２９に記載の方法。
  31. ビットブロックストリーム・ビットエラー検出方法であって、
    第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと前記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する段階と、
    前記第２デバイスが前記被検出セクションに基づいて第２検査結果を算出する段階と、
    前記第２デバイスが第１検査結果を受信するときに、前記第２デバイスが前記第１検査結果および前記第２検査結果に基づいて、前記被検出セクションにビットエラーが存在するかどうかを判断する段階と
    を備える方法。
  32. 前記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項３１に記載の方法。
  33. 第２デバイスが、ビットブロックストリーム内の開始ブロック内の開始バイトと前記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定する前記段階は、
    前記第２デバイスが前記第１検査結果を受信し、前記第１検査結果が前記終了ブロックに記憶される場合に、前記第２デバイスが前記第２検査結果を前記終了ブロックから削除して更新済みの終了ブロックを取得し、前記開始ブロック内の前記開始バイトと前記更新済みの終了ブロック内の終了バイトとの間のバイトを前記被検出セクションとして使用する段階、または、
    前記第２デバイスが前記第１検査結果を受信し、前記第１検査結果が検査結果記憶ブロックに記憶される場合に、前記第２デバイスが前記検査結果記憶ブロックを前記ビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、前記更新済みのビットブロックストリーム内の前記開始ブロック内の前記開始バイトと前記終了ブロック内の前記終了バイトとの間のバイトを前記被検出セクションとして使用する段階であって、前記検査結果記憶ブロックは前記終了ブロックの前に配置される、段階、または、
    前記第２デバイスが前記第１検査結果を受信しない場合に、前記第２デバイスが前記ビットブロックストリーム内の前記開始ブロック内の前記開始バイトと前記終了ブロック内の前記終了バイトとの間のバイトを前記被検出セクションとして使用する段階
    を有する、請求項３１または３２に記載の方法。
  34. 前記第２デバイスが前記第１検査結果を受信しない場合に、前記第２デバイスが第３デバイスに前記第２検査結果を送信する段階であって、前記第３デバイスは前記第１検査結果を記憶する、段階
    を更に備える、請求項３１から３３の何れか一項に記載の方法。
  35. 前記第２デバイスが前記第１検査結果および前記第２検査結果に基づいて、前記被検出セクションにビットエラーが存在するかどうかを判断する前記段階は、
    前記第１検査結果が前記第２検査結果と同じであると前記第２デバイスが判断した場合に、前記被検出セクションにビットエラーが存在しないと判断する段階、または、
    前記第１検査結果が前記第２検査結果とは異なると前記第２デバイスが判断した場合に、前記被検出セクションにビットエラーが存在すると判断する段階
    を有する、請求項３１から３４の何れか一項に記載の方法。
  36. 前記第２デバイスが前記第１検査結果を前記終了ブロックから削除して更新済みの終了ブロックを取得する前記段階は、
    前記第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかターゲットバイトの数に等しいときに、前記第２デバイスが、前記第１検査結果により占有される前記バイトの数に基づいて前記終了ブロックの前のビットブロックに前記終了バイトを移動させ、新しい第１ビットブロックを前記ビットブロックストリームに追加し、前記終了バイトが移動後に配置される前記ビットブロックを更新済みの終了ブロックとして使用する段階、または、
    前記第１検査結果により占有されるバイトの数が前記ターゲットバイトの数より少ないときに、前記第２デバイスが、前記第１検査結果により占有される前記バイトの数に基づいて、前記第１検査結果により占有される前記バイトの数だけ前記終了バイトを前方に移動させ、前記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用する段階
    を有し、
    前記ターゲットバイトの数は、１に前記終了ブロック内の前記終了バイトの前に配置されるバイトの数を加えたものである、
    請求項３３に記載の方法。
  37. ビットブロックストリーム・ビットエラー検出デバイスであって、
    第１境界ビットブロックを送信することであって、前記第１境界ビットブロックは、後で送信されるＮ個のビットブロックを区別するために使用され、Ｎは正の整数である、送信すること、および、Ｉ番目のビットブロックを順次送信することであって、Ｉは１より大きいか１に等しく、かつ、Ｎより小さいかＮに等しい整数である、送信することを行うように構成される送受信機と、
    第１パリティ検査結果および第２パリティ検査結果を決定するように構成されるプロセッサであって、前記第１パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第２パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいか２に等しい、プロセッサと
    を備え、
    前記送受信機は、第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信するように更に構成され、前記第２境界ビットブロックは、送信された前記Ｎ個のビットブロックを区別するために使用される、デバイス。
  38. 前記第１パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個の連続ビットを更に含む、請求項３７に記載のデバイス。
  39. 前記第１パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個の連続ビットを更に含む、請求項３７または３８に記載のデバイス。
  40. 各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項３７に記載のデバイス。
  41. 前記送受信機は、
    第１デバイスに前記第１境界ビットブロックを送信すること、
    前記第１デバイスに前記Ｉ番目のビットブロックを順次送信すること、および、
    前記第１デバイスに前記第２境界ビットブロック、前記第１パリティ検査結果および前記第２パリティ検査結果を送信すること、または、
    前記第１デバイスに前記第２境界ビットブロックを送信し、第２デバイスに前記第１パリティ検査結果および前記第２パリティ検査結果を送信すること
    を行うように構成される、請求項３７から４０に記載のデバイス。
  42. 前記送受信機は、
    第１の時点で前記第２境界ビットブロックを送信し、第２の時点で前記第１パリティ検査結果および前記第２パリティ検査結果を送信することであって、前記第１の時点は前記第２の時点より前であるか、前記第１の時点は前記第２の時点より後であるか、前記第１の時点は前記第２の時点と同じである、送信すること
    を行うように構成される、請求項３７から４１の何れか一項に記載のデバイス。
  43. 前記第１パリティ検査結果および前記第２パリティ検査結果は前記第２境界ビットブロックに記憶される、請求項３７から４１の何れか一項に記載のデバイス。
  44. 前記第１パリティ検査結果および前記第２パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、前記予め設定された検査アルゴリズムは、第１ビットブロックが前記Ｎ個のビットブロックに追加されるか、前記Ｎ個のビットブロックから除去されるときに、前記第１パリティ検査結果および前記第２パリティ検査結果を変わらぬまま維持するために使用され、前記第１ビットブロックは、前記Ｎ個のビットブロックの伝送プロセスで前記Ｎ個のビットブロックに挿入され得る、または、前記Ｎ個のビットブロックから削除され得るビットブロックである、請求項３７から４３の何れか一項に記載のデバイス。
  45. 前記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは前記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
    前記プロセッサは、前記Ｎ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、前記ｙビット監視符号は前記第１パリティ検査結果および前記第２パリティ検査結果を含む、取得すること
    を行うように構成される、
    請求項４３に記載のデバイス。
  46. 前記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、前記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、前記ｚ個の監視セクションにそれぞれ対応する前記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
    前記プロセッサは、前記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、前記Ｎ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、前記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、前記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得することであって、前記ｚビット監視符号は前記第１パリティ検査結果および前記第２パリティ検査結果を含む、取得すること
    を行うように構成される、
    請求項４３に記載のデバイス。
  47. 前記プロセッサは、
    第１検査結果セットを決定することであって、前記第１検査結果セットが前記ｙビット監視符号を含むか、前記第１検査結果セットが前記ｚビット監視符号を含む、決定することを行うように構成され、
    前記送受信機は、
    前記第１検査結果セットを送信するように構成される、
    請求項４５または４６に記載のデバイス。
  48. ビットブロックストリーム・ビットエラー検出デバイスであって、
    第１境界ビットブロックを受信することであって、前記第１境界ビットブロックは、後で受信されるＴ個のビットブロックを区別するために使用され、Ｔは正の整数である、受信すること、および、Ｉ番目のビットブロックを順次受信することであって、Ｉは１より大きいか１に等しく、かつ、Ｔより小さいかＴに等しい整数である、受信すること、および、第２境界ビットブロックを受信することであって、前記第２境界ビットブロックは、既に受信された前記Ｔ個のビットブロックを区別するために使用される、受信することを行うように構成される送受信機と、
    第３パリティ検査結果および第４パリティ検査結果を決定することであって、前記第３パリティ検査結果の検査対象が前記Ｔ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第４パリティ検査結果の検査対象が前記Ｔ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、ｍおよびｎのうち少なくとも一方が２より大きいか２に等しい、決定すること、および、第１パリティ検査結果および第２パリティ検査結果が前記送受信機を使用して受信されるとき、前記第１パリティ検査結果および前記第３パリティ検査結果と前記第２パリティ検査結果および前記第４パリティ検査結果とに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することであって、前記第１パリティ検査結果の検査対象がＮ個のビットブロック内の各ビットブロックのｍ個の連続ビットを含み、前記第２パリティ検査結果の検査対象が前記Ｎ個のビットブロック内の各ビットブロックのｎ個の連続ビットを含み、Ｎは、前記第１パリティ検査結果および前記第２パリティ検査結果が決定されるときに前記第１境界ビットブロックと前記第２境界ビットブロックとの間のビットブロックの数を示す、判断することを行うように構成されるプロセッサと
    を備えるデバイス。
  49. 前記送受信機は、
    第１パリティ検査結果および第２パリティ検査結果が受信されないときに、第２デバイスに前記第３パリティ検査結果および前記第４パリティ検査結果を送信することであって、前記第２デバイスは前記第１パリティ検査結果および前記第２パリティ検査結果を記憶する、送信すること
    を行うように更に構成される、請求項４８に記載のデバイス。
  50. 前記第３パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第４パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個のビットを更に含み、前記第１パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第１境界ビットブロックのｎ個の連続ビットを更に含む、請求項４８に記載のデバイス。
  51. 前記第３パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第４パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個のビットを更に含み、前記第１パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｍ個の連続ビットを更に含み、前記第２パリティ検査結果の前記検査対象は前記第２境界ビットブロックのｎ個の連続ビットを更に含む、請求項４８または５０に記載のデバイス。
  52. 各ビットブロックのタイプがＭ１／Ｍ２ビットブロックであり、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項４８から５１に記載のデバイス。
  53. 前記送受信機は、
    第１の時点で前記第２境界ビットブロックを受信すること、および、
    第２の時点で前記第１パリティ検査結果および前記第２パリティ検査結果を受信することであって、前記第１の時点は前記第２の時点より前であるか、前記第１の時点は前記第２の時点より後であるか、前記第１の時点は前記第２の時点と同じである、受信すること
    を行うように構成される、請求項４８から５２に記載のデバイス。
  54. 前記第１パリティ検査結果および前記第２パリティ検査結果は前記第２境界ビットブロックに記憶される、請求項４８から５３の何れか一項に記載のデバイス。
  55. 前記第３パリティ検査結果および前記第４パリティ検査結果は、予め設定された検査アルゴリズムに基づいて算出され、前記予め設定された検査アルゴリズムは、第１ビットブロックが前記Ｔ個のビットブロックに追加されるか、前記Ｔ個のビットブロックから除去されるときに、前記第３パリティ検査結果および前記第４パリティ検査結果を変わらぬまま維持するために使用され、前記第１ビットブロックは、前記Ｔ個のビットブロックの伝送プロセスで前記Ｔ個のビットブロックに挿入され得る、または、前記Ｔ個のビットブロックから削除され得るビットブロックである、請求項４８から５４の何れか一項に記載のデバイス。
  56. 前記予め設定された検査アルゴリズムはｘＢＩＰ−ｙアルゴリズムであり、ｘは連続するビットインタリーブされたビットの数を示し、ｘは前記第１ビットブロックの符号タイプ定義に基づいて決定され、ｙは監視セクションの数を示し、ｘおよびｙは正の整数であり、ｙ≧２であり、
    前記プロセッサは、前記Ｔ個のビットブロック内の第１ペイロードビットから、各ビットブロックの連続ビットをｘ個ごとに、第１監視セクションからｙ番目の監視セクションに順次記録すること、および、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｙビット監視符号を取得することであって、前記ｙビット監視符号は前記第３パリティ検査結果および前記第４パリティ検査結果を含む、取得すること
    を行うように構成される、
    請求項５５に記載のデバイス。
  57. 前記予め設定された検査アルゴリズムはｆｌｅｘＢＩＰ−ｚアルゴリズムであり、ｚは監視セクションの数を示し、前記監視セクションに対応する連続するビットインタリーブされたビットの数が全て同じわけではなく、前記ｚ個の監視セクションにそれぞれ対応する前記連続するビットインタリーブされたビットの数は、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚであり、Ａ１、Ａ２、Ａ３、…、Ａｚ−１およびＡｚ並びにｚは正の整数であり、ｚ≧２であり、
    前記プロセッサは、前記Ａｚ−１個の連続ビットの後のＡｚ個の連続ビットがｚ番目の監視セクションに記録されるまで、前記Ｔ個のビットブロック内の第１ペイロードビットから各ビットブロックのＡ１個の連続ビットを第１監視セクションに記録し、前記Ａ１個の連続ビットの後のＡ２個の連続ビットを第２監視セクションに記録し、前記Ａ２個の連続ビットの後のＡ３個の連続ビットを第３監視セクションに記録すること、および、
    奇数パリティ検査または偶数パリティ検査を使用することにより監視セクションごとに１ビット監視符号を決定してｚビット監視符号を取得することであって、前記ｚビット監視符号は前記第３パリティ検査結果および前記第４パリティ検査結果を含む、取得すること
    を行うように構成される、
    請求項５５に記載のデバイス。
  58. 前記プロセッサは、
    前記第１パリティ検査結果が前記第３パリティ検査結果と同じであり、前記第２パリティ検査結果が前記第４パリティ検査結果と同じであると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、
    前記第１パリティ検査結果が前記第３パリティ検査結果とは異なる、および／または、前記第２パリティ検査結果が前記第４パリティ検査結果とは異なると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在すると判断すること
    を行うように構成される、請求項５８から５７の何れか一項に記載のデバイス。
  59. 前記送受信機は、
    第１検査結果セットを受信することであって、前記第１検査結果セットはｘＢＩＰ−ｙアルゴリズムに基づいて算出され、前記第１検査結果セットに含まれるｙビット監視符号が前記第１パリティ検査結果および前記第２パリティ検査結果を含む、受信することを行うように構成され、
    前記プロセッサは、第２検査結果セットを決定することであって、前記第２パリティ検査結果は前記ｘＢＩＰ−ｙアルゴリズムに基づいて算出され、前記第２検査結果セットに含まれるｙビット監視符号が前記第３パリティ検査結果および前記第３パリティ検査結果を含む、決定すること、および、前記第１検査結果セットおよび前記第２検査結果セットに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される、
    請求項５６に記載のデバイス。
  60. 前記送受信機は、
    第１検査結果セットを受信することであって、前記第１検査結果セットはｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、前記第１検査結果セットに含まれるｚビット監視符号が前記第１パリティ検査結果および前記第２パリティ検査結果を含む、受信することを行うように構成され、
    前記プロセッサは、第２検査結果セットを決定することであって、前記第２検査結果セットは前記ｆｌｅｘＢＩＰ−ｚアルゴリズムに基づいて算出され、前記第２検査結果セットに含まれるｚビット監視符号が前記第３パリティ検査結果および前記第４パリティ検査結果を含む、決定すること、および、前記第１検査結果セットおよび前記第２検査結果セットに基づいて、前記Ｔ個のビットブロックにビットエラーが存在するかどうかを判断することを行うように構成される、
    請求項５７に記載のデバイス。
  61. 前記プロセッサは、
    前記第１検査結果セットが前記第２検査結果セットと同じであると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在しないと判断すること、または、
    前記第１検査結果セットが前記第２検査結果セットとは異なると判断される場合に、前記Ｔ個のビットブロックにビットエラーが存在すると判断すること
    を行うように構成される、請求項５９または６０に記載のデバイス。
  62. ビットブロックストリーム・ビットエラー検出デバイスであって、
    ビットブロックストリーム内の開始ブロック内の開始バイトと前記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、前記被検出セクションに基づいて第１検査結果を算出するように構成されるプロセッサと、
    前記第１検査結果および前記ビットブロックストリームを送信するように構成される送受信機と
    を備えるデバイス。
  63. 前記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項６２に記載のデバイス。
  64. 前記送受信機は、
    第２デバイスに前記第１検査結果および前記ビットブロックストリームを送信すること、または、
    第３デバイスに前記第１検査結果を送信し、前記第２デバイスに前記ビットブロックストリームを送信すること
    を行うように構成される、請求項６２または６３に記載のデバイス。
  65. 前記プロセッサは、
    前記送受信機が前記第２デバイスに前記第１検査結果および前記ビットブロックストリームを送信する前に、前記第１検査結果を前記終了ブロックに記憶して更新済みの終了ブロックを取得すること、または、前記第１検査結果を検査結果記憶ブロックに記憶し、前記ビットブロックストリーム内の任意の第１ビットブロックを削除することであって、前記検査結果記憶ブロックは、前記終了ブロックの前に配置される新たに追加されたブロックであり、前記第１ビットブロックは、前記ビットブロックストリームの伝送プロセスで前記ビットブロックストリームに挿入され得る、または、前記ビットブロックストリームから削除され得るビットブロックである、削除すること
    を行うように更に構成される、請求項６２から６４の何れか一項に記載のデバイス。
  66. 前記プロセッサは、
    前記第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかターゲットバイトの数に等しいときに、前記終了ブロック内の前記終了バイトの前の位置に前記第１検査結果を記憶し、前記第１検査結果により占有される前記バイトの数に基づいて、前記終了ブロックの後の新たに追加されたブロックに前記終了バイトを移動させ、前記ビットブロックストリーム内の任意の第１ビットブロックを削除し、前記終了バイトが移動後に配置される前記新たに追加されたブロックを更新済みの終了ブロックとして使用すること、または、
    前記第１検査結果により占有されるバイトの数が前記ターゲットバイトの数より少ないときに、前記終了ブロック内の前記終了バイトの前の位置に前記第１検査結果を記憶し、前記第１検査結果により占有される前記バイトの数に基づいて、前記第１検査結果により占有される前記バイトの数だけ前記終了バイトを後方に移動させ、前記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること
    を行うように構成され、
    前記ターゲットバイトの数は、１に前記終了ブロック内の前記終了バイトの後に配置されるバイトの数を加えたものである、
    請求項６５に記載のデバイス。
  67. ビットブロックストリーム・ビットエラー検出デバイスであって、
    ビットブロックストリーム内の開始ブロック内の開始バイトと前記開始ブロックに対応する終了ブロック内の終了バイトとに基づいて被検出セクションを決定し、前記被検出セクションに基づいて第２検査結果を算出すること、および、
    第１検査結果が送受信機を使用して受信されるときに、前記第１検査結果および前記第２検査結果に基づいて、前記被検出セクションにビットエラーが存在するかどうかを判断すること
    を行うように構成されるプロセッサを備えるデバイス。
  68. 前記ビットブロックストリームは少なくとも１個のＭ１／Ｍ２ビットブロックを含み、Ｍ１は各ビットブロック内のペイロードビットの数を示し、Ｍ２は各ビットブロック内のビットの総数を示し、Ｍ２−Ｍ１は各ビットブロックのヘッダにおける同期ヘッダビットの数を示し、Ｍ１およびＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項６７に記載のデバイス。
  69. 前記プロセッサは、
    前記第１検査結果が前記送受信機を使用して受信され、前記第１検査結果が前記終了ブロックに記憶される場合に、前記第２検査結果を前記終了ブロックから削除して更新済みの終了ブロックを取得し、前記開始ブロック内の前記開始バイトと前記更新済みの終了ブロック内の終了バイトとの間のバイトを前記被検出セクションとして使用すること、
    前記第１検査結果が前記送受信機を使用して受信され、前記第１検査結果が検査結果記憶ブロックに記憶される場合に、前記検査結果記憶ブロックを前記ビットブロックストリームから削除して更新済みのビットブロックストリームを取得し、前記更新済みのビットブロックストリーム内の前記開始ブロック内の前記開始バイトと前記終了ブロック内の前記終了バイトとの間のバイトを前記被検出セクションとして使用することであって、前記検査結果記憶ブロックは前記終了ブロックの前に配置される、使用すること、または、
    前記第１検査結果が受信されないときに、前記ビットブロックストリーム内の前記開始ブロック内の前記開始バイトと前記終了ブロック内の前記終了バイトとの間のバイトを前記被検出セクションとして使用すること
    を行うように構成される、請求項６７または６８に記載のデバイス。
  70. 前記送受信機は、
    前記第１検査結果が受信されないときに、第３デバイスに前記第２検査結果を送信することであって、前記第３デバイスは前記第１検査結果を記憶する、送信すること
    を行うように更に構成される、請求項６７から６９の何れか一項に記載のデバイス。
  71. 前記プロセッサは、
    前記第１検査結果が前記第２検査結果と同じであると判断される場合に、前記被検出セクションにビットエラーが存在しないと判断すること、または、
    前記第１検査結果が前記第２検査結果とは異なると判断される場合に、前記被検出セクションにビットエラーが存在すると判断すること
    を行うように構成される、請求項６７から７０の何れか一項に記載のデバイス。
  72. 前記プロセッサは、
    前記第１検査結果により占有されるバイトの数がターゲットバイトの数より多いかターゲットバイトの数に等しいときに、前記第１検査結果により占有される前記バイトの数に基づいて前記終了ブロックの前のビットブロックに前記終了バイトを移動させ、新しい第１ビットブロックを前記ビットブロックストリームに追加し、前記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること、または、
    前記第１検査結果により占有されるバイトの数が前記ターゲットバイトの数より少ないときに、前記第１検査結果により占有される前記バイトの数に基づいて、前記第１検査結果により占有される前記バイトの数だけ前記終了バイトを前方に移動させ、前記終了バイトが移動後に配置されるビットブロックを更新済みの終了ブロックとして使用すること
    を行うように構成され、
    前記ターゲットバイトの数は、１に前記終了ブロック内の前記終了バイトの前に配置されるバイトの数を加えたものである、
    請求項６９に記載のデバイス。
JP2019564840A 2017-05-24 2018-05-10 ビットブロックストリーム・ビットエラー検出方法およびデバイス Active JP7047233B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201710374518 2017-05-24
CN201710374518.5 2017-05-24
CN201710764932.7A CN108964837B (zh) 2017-05-24 2017-08-30 一种比特块流收发方法及设备
CN201710764932.7 2017-08-30
PCT/CN2018/086326 WO2018214743A1 (zh) 2017-05-24 2018-05-10 一种比特块流误码检测方法及设备

Publications (2)

Publication Number Publication Date
JP2020522165A true JP2020522165A (ja) 2020-07-27
JP7047233B2 JP7047233B2 (ja) 2022-04-05

Family

ID=64495113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019564840A Active JP7047233B2 (ja) 2017-05-24 2018-05-10 ビットブロックストリーム・ビットエラー検出方法およびデバイス

Country Status (5)

Country Link
US (2) US10992315B2 (ja)
EP (2) EP3637650B1 (ja)
JP (1) JP7047233B2 (ja)
KR (1) KR102268902B1 (ja)
CN (2) CN108964837B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102337650B1 (ko) 2017-07-29 2021-12-10 후아웨이 테크놀러지 컴퍼니 리미티드 비트 블록 스트림 처리, 레이트 매칭 및 교환을 위한 방법 및 디바이스
CN109347598B (zh) * 2017-09-21 2022-03-11 中国移动通信有限公司研究院 校验码处理方法、电子设备及存储介质
CN112543080B (zh) * 2019-09-20 2024-06-11 华为技术有限公司 误码率检测的方法和装置
CN113132172A (zh) * 2019-12-31 2021-07-16 中兴通讯股份有限公司 一种误码测试方法、装置，存储介质及电子装置
CN113824534A (zh) * 2020-06-20 2021-12-21 华为技术有限公司 一种确定码组丢失的方法及装置
CN113938246A (zh) * 2020-07-14 2022-01-14 华为技术有限公司 一种业务流误码指示方法和通信装置
CN115396344B (zh) * 2021-05-08 2024-06-25 华为技术有限公司 链路检测的方法、装置和设备
CN113993163B (zh) * 2021-10-26 2023-07-25 新华三信息安全技术有限公司 一种业务处理方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008136173A (ja) * 2006-10-30 2008-06-12 Fujitsu Ltd 符号化装置、復号化装置、符号化・復号化装置及び記録再生装置
JP2010509811A (ja) * 2006-11-14 2010-03-25 ホアウェイ・テクノロジーズ・カンパニー・リミテッド ６６ｂシステムにおいて順方向誤り訂正を適用するための方法と装置
JP2010219869A (ja) * 2009-03-17 2010-09-30 Sony Corp 通信装置及び通信方法、コンピューター・プログラム、並びに通信システム
US20160134392A1 (en) * 2014-11-10 2016-05-12 Futurewei Technologies, Inc. Adding Operations, Administration, and Maintenance (OAM) Information in 66-Bit Code
JP2017055300A (ja) * 2015-09-10 2017-03-16 富士ゼロックス株式会社 復号化装置、プログラム、及び情報伝送システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6214543A (ja) * 1985-07-11 1987-01-23 Nec Corp 誤り検出方式
US5491719A (en) * 1993-07-02 1996-02-13 Telefonaktiebolaget Lm Ericsson System for handling data errors on a cellular communications system PCM link
KR100975060B1 (ko) * 2003-11-28 2010-08-11 삼성전자주식회사 저밀도 패리티 검사를 위한 에러 정정 방법 및 장치
US7469373B2 (en) * 2005-02-17 2008-12-23 Broadcom Corporation Application of a Meta-Viterbi algorithm for communication systems without intersymbol interference
US8169917B2 (en) 2006-12-01 2012-05-01 Electronics And Telecommunications Research Institute Tandem connection monitoring method in MPLS network
US7957642B2 (en) * 2007-04-26 2011-06-07 Cisco Technology, Inc. Efficient and simple bit error rate calculation on optical transport layer
KR101711937B1 (ko) * 2010-12-03 2017-03-03 삼성전자주식회사 비디오 및 오디오 통신 시스템에서 가변 길이 전송 패킷을 지원하기 위한 장치 및 방법
JP6318713B2 (ja) 2014-03-06 2018-05-09 富士通株式会社 誤り検出装置、誤り検出方法、および誤り検出プログラム
CN105306165B (zh) * 2014-06-23 2019-10-11 中兴通讯股份有限公司 数据发送方法及装置
CN105634844A (zh) 2014-10-31 2016-06-01 中兴通讯股份有限公司 一种在分组传送网中进行信号劣化状态检测的方法及装置
US9954670B2 (en) * 2015-06-29 2018-04-24 Intel IP Corporation Frame bit detector in near field communications
CN106375151A (zh) 2016-08-31 2017-02-01 北京信而泰科技股份有限公司 一种以太网误码测试方法及系统
US10355818B1 (en) * 2016-10-10 2019-07-16 Cadence Design Systems, Inc. Method and apparatus for codeword boundary detection for a scrambled reed solomon code bitstream
CN106411511B (zh) 2016-11-18 2019-07-19 浙江神州量子网络科技有限公司 一种多方量子密钥分发系统的纠错方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008136173A (ja) * 2006-10-30 2008-06-12 Fujitsu Ltd 符号化装置、復号化装置、符号化・復号化装置及び記録再生装置
JP2010509811A (ja) * 2006-11-14 2010-03-25 ホアウェイ・テクノロジーズ・カンパニー・リミテッド ６６ｂシステムにおいて順方向誤り訂正を適用するための方法と装置
JP2010219869A (ja) * 2009-03-17 2010-09-30 Sony Corp 通信装置及び通信方法、コンピューター・プログラム、並びに通信システム
US20160134392A1 (en) * 2014-11-10 2016-05-12 Futurewei Technologies, Inc. Adding Operations, Administration, and Maintenance (OAM) Information in 66-Bit Code
JP2017055300A (ja) * 2015-09-10 2017-03-16 富士ゼロックス株式会社 復号化装置、プログラム、及び情報伝送システム

Also Published As

Publication number Publication date
US11463104B2 (en) 2022-10-04
EP3637650A4 (en) 2020-06-17
EP3637650A1 (en) 2020-04-15
CN108964837A (zh) 2018-12-07
EP4351005A3 (en) 2024-07-03
JP7047233B2 (ja) 2022-04-05
CN108964837B (zh) 2020-10-09
EP4351005A2 (en) 2024-04-10
US20200091932A1 (en) 2020-03-19
CN112087287A (zh) 2020-12-15
US20210250044A1 (en) 2021-08-12
KR20200010371A (ko) 2020-01-30
US10992315B2 (en) 2021-04-27
EP3637650B1 (en) 2024-07-10
KR102268902B1 (ko) 2021-06-25

Similar Documents

Publication Publication Date Title
JP7047233B2 (ja) ビットブロックストリーム・ビットエラー検出方法およびデバイス
CN108123813B (zh) 操作、管理和维护oam数据的传输方法和装置
JP5482182B2 (ja) 通信装置および通信方法
JP2018517371A (ja) データ処理方法、通信デバイス、及び通信システム
US11539607B2 (en) Detection block sending and receiving method, and network device and system
WO2020253403A1 (zh) 一种开销监控方法和装置、计算机可读存储介质
CN102055727A (zh) 多业务传送网中的数据封装方法、封装设备和支路单元
WO2020253628A1 (zh) 一种数据处理方法、光传输设备及数字处理芯片
KR102309444B1 (ko) 데이터 캡슐화, 전송 방법, 장치 및 컴퓨터 저장 매체
WO2021121352A1 (zh) 一种数据传输的方法以及装置
WO2019015462A1 (zh) 一种检测块发送和接收的方法、网络设备和系统
US10771178B2 (en) Method for sending and receiving optical transport network (OTN) signal, OTN device, and system
CN102804651B (zh) 网络中断期间通过伪线连接保持时分复用
WO2018214743A1 (zh) 一种比特块流误码检测方法及设备
EP1339198A1 (en) Enhanced transport of ethernet traffic over a transport SDH/SONET network
JP5698107B2 (ja) ネットワーク評価方法、および、ネットワーク評価システム
CN113726475A (zh) 一种码块处理方法及设备
WO2024001230A1 (zh) 承载方法、通信设备以及存储介质
WO2010043128A1 (zh) 发送和接收映射开销的方法、装置
JP2012257135A (ja) 伝送システムおよび伝送装置並びに誤り率監視方法
JP2017063273A (ja) 伝送装置及び伝送システム

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220125

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220125

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220204

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220301

R150 Certificate of patent or registration of utility model

Ref document number: 7047233

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150