JP2020511779A - 光電子デバイスを形成するためのドナー基板を製作するためのプロセス、このプロセスからもたらされる基板の集合 - Google Patents
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Abstract
Description
歪み層を開始ドナー基板上に形成するステップと、
歪み層の少なくとも一部分を、流動層を含む緩和キャリアに転写するステップと、
歪み層を少なくとも部分的に緩和し、緩和層を緩和キャリア上に設けるために十分な熱処理を適用するステップと、
第2のドナー基板を形成するために緩和層をベースキャリアに付着させるステップと、
を含む緩和シーケンスを実行する、プロセスである。
第1の開始ドナー基板がGaN表面層を含み、
歪み層が、InGaN層であり、当該InGaN層が、開始ドナー基板上におけるInGaN層の形成の間に圧縮歪みを受けるために十分な比率のインジウムを有し、
緩和シーケンスの転写ステップが、歪み層を、流動層を含む緩和キャリアに接合するステップと、レーザ剥離及び/又は破壊及び/又は薄化によって開始ドナー基板を除去するステップを含み、
開始ドナー基板が熱処理ステップの後に除去され、
緩和シーケンスが、緩和熱処理ステップの前に島を形成するために歪み層を処理するステップを含み、
緩和シーケンスが、ベースキャリアへの島の付着後に島上の合体堆積によって、緩和された連続層を形成するステップを含み、
緩和シーケンスの付着ステップが、緩和層をベースキャリアに接合するステップと、レーザ剥離及び/又は破壊及び/又は薄化によって緩和キャリア及び流動層を除去するステップを含み、
規定の格子定数が3.22Å〜3.31Åから成る。
格子定数が(0.5%以内で)3.22ÅであるInGaN層を含む第1のマザー基板5’、
格子定数が(0.5%以内で)3.27ÅであるInGaN層を含む第2のマザー基板5’、
格子定数が(0.5%以内で)3.31ÅであるInGaN層を含む第3のマザー基板5’、
を含み得る。
第1の流動層を歪み層の露出面に適用するステップ、
歪み層2内、又は、好ましくは、緩衝層1b内に脆弱な平面を形成するために、この第1の流動層を通して軽い核種(水素及び/又はヘリウム)を注入するステップ、
第1のベース基板1及び緩和キャリア3を互いに結合するために、第1の流動層を、緩和キャリア3の表面上に形成された第2の流動層と接触させるステップ。歪み層2及び流動層3bはこれらの2つの要素の間に位置し、流動層3bは、一体に結合された第1及び第2の流動層からなる、
注入された核種によって形成された脆弱な平面内の集成体を破壊するために、熱及び/又は機械エネルギーを供給するステップ。
Claims (9)
- 結晶半導体層(2’)を、前記半導体層(2’)が規定の格子定数を有するように調製するためのプロセスであって、前記プロセスが、
歪み層(2)を開始ドナー基板(1)上に形成するステップと、
前記歪み層(2)の少なくとも一部分を、流動層(3b)を含む緩和キャリア(3)に転写するステップと、
前記歪み層(2)を少なくとも部分的に緩和し、緩和層(2’)を前記緩和キャリア(3)上に設けるために十分な熱処理を適用するステップと、
第2のドナー基板(5)を形成するために前記緩和層(2’)をベースキャリア(5a)に付着させるステップと、
を含む緩和シーケンスを実行し、
前記プロセスが、前記緩和シーケンスが、最初に、第1の開始ドナー基板(1)に適用され、その後、前記第2のドナー基板(5)を開始ドナー基板として用いて、前記緩和層(2’)の前記格子定数が前記規定の格子定数を有するよう十分な回数繰り返されることを特徴とする、プロセス。 - 前記第1の開始ドナー基板(1)がGaN表面層(1a)を含む、請求項1に記載のプロセス。
- 前記歪み層(2)が、InGaN層であり、前記InGaN層が、前記開始ドナー基板(1)上における前記InGaN層の形成の間に圧縮歪みを受けるために十分な比率のインジウムを有する、請求項1又は2に記載のプロセス。
- 前記緩和シーケンスの前記転写ステップが、前記歪み層(2)を、流動層(3b)を含む前記緩和キャリア(3)に接合するステップと、レーザ剥離及び/又は破壊及び/又は薄化によって前記開始ドナー基板(1)を除去するステップを含む、請求項1〜3のいずれか一項に記載のプロセス。
- 前記開始ドナー基板(1)が前記熱処理ステップの後に除去される、請求項4に記載のプロセス。
- 前記緩和シーケンスが、前記緩和熱処理ステップの前に島を形成するために前記歪み層(2)を処理するステップを含む、請求項1〜5のいずれか一項に記載のプロセス。
- 前記緩和シーケンスが、前記ベースキャリア(5a)への前記島(2’)の前記付着後に前記島(2’)上の合体堆積によって、緩和された連続層(6)を形成するステップを含む、請求項6に記載のプロセス。
- 前記緩和シーケンスの前記付着ステップが、前記緩和層(2’)を前記ベースキャリア(5a)に接合するステップと、レーザ剥離及び/又は破壊及び/又は薄化によって前記緩和キャリア(3a)及び前記流動層(3b)を除去するステップを含む、請求項1〜7のいずれか一項に記載のプロセス。
- 前記規定の格子定数が3.22Å〜3.31Åから成る、請求項1〜8のいずれか一項に記載のプロセス。
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GB2586862B (en) * | 2019-09-06 | 2021-12-15 | Plessey Semiconductors Ltd | LED precursor incorporating strain relaxing structure |
FR3103627B1 (fr) * | 2019-11-25 | 2023-03-24 | Soitec Silicon On Insulator | Procede de production d'un substrat comprenant une etape de traitement thermique de relaxation |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009032713A (ja) * | 2007-07-24 | 2009-02-12 | National Institute Of Advanced Industrial & Technology | GaNをチャネル層とする窒化物半導体トランジスタ及びその作製方法 |
JP2010093233A (ja) * | 2008-10-07 | 2010-04-22 | Soi Tec Silicon On Insulator Technologies | 補剛材の適用によるひずみ材料層の緩和 |
JP2011530179A (ja) * | 2008-08-06 | 2011-12-15 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | 歪み層の弛緩及び転写 |
JP2012514316A (ja) * | 2008-09-24 | 2012-06-21 | エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ | 半導体材料、半導体構造、デバイスおよびそれらを含む加工された基板の緩和した層を形成する方法 |
JP2013511834A (ja) * | 2009-11-18 | 2013-04-04 | ソイテック | ガラスボンディング層を使用して半導体構造及び半導体素子を製造する方法並びにかかる方法によって形成した半導体構造及び半導体素子 |
US20150270120A1 (en) * | 2014-03-20 | 2015-09-24 | Wei-E Wang | Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6774015B1 (en) * | 2002-12-19 | 2004-08-10 | International Business Machines Corporation | Strained silicon-on-insulator (SSOI) and method to form the same |
US9117944B2 (en) | 2008-09-24 | 2015-08-25 | Koninklijke Philips N.V. | Semiconductor light emitting devices grown on composite substrates |
CN102136536A (zh) * | 2010-01-25 | 2011-07-27 | 亚威朗(美国) | 应变平衡发光器件 |
FR2973157B1 (fr) * | 2011-03-25 | 2014-03-14 | Soitec Silicon On Insulator | Procédé de réalisation d'ilots de matériau contraint au moins partiellement relaxe |
WO2018063772A1 (en) | 2016-09-27 | 2018-04-05 | Abbott Molecular Inc. | Maximizing dna yield of blood specimens collected in rapid clot tubes |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009032713A (ja) * | 2007-07-24 | 2009-02-12 | National Institute Of Advanced Industrial & Technology | GaNをチャネル層とする窒化物半導体トランジスタ及びその作製方法 |
JP2011530179A (ja) * | 2008-08-06 | 2011-12-15 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | 歪み層の弛緩及び転写 |
JP2012514316A (ja) * | 2008-09-24 | 2012-06-21 | エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ | 半導体材料、半導体構造、デバイスおよびそれらを含む加工された基板の緩和した層を形成する方法 |
JP2010093233A (ja) * | 2008-10-07 | 2010-04-22 | Soi Tec Silicon On Insulator Technologies | 補剛材の適用によるひずみ材料層の緩和 |
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