TWI752176B - 製作光電元件形成用施體底材並收集此製程所產生底材之方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 149
- 238000000034 method Methods 0.000 title claims abstract description 71
- 230000015572 biosynthetic process Effects 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title description 6
- 230000005693 optoelectronics Effects 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 198
- 238000010438 heat treatment Methods 0.000 claims description 21
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 17
- 229910052738 indium Inorganic materials 0.000 claims description 16
- 229910002601 GaN Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- 239000002344 surface layer Substances 0.000 claims description 3
- 230000002040 relaxant effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002787 reinforcement Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 238000005191 phase separation Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 235000000177 Indigofera tinctoria Nutrition 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229940097275 indigo Drugs 0.000 description 1
- COHYTHOBJLSHDF-UHFFFAOYSA-N indigo powder Natural products N1C2=CC=CC=C2C(=O)C1=C1C(=O)C2=CC=CC=C2N1 COHYTHOBJLSHDF-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02389—Nitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
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- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Led Devices (AREA)
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Abstract
本發明係關於一種用於製備結晶半導體層使其具有預定晶格常數之方法。該方法將鬆弛程序的第一次施加於第一初始施體底材(1),以提供第二施體底材(5)。鬆弛程序被重複進行,以第二施體底材(5)作為初始施體底材(1)重複足夠次數,直到鬆弛層的晶格常數具有所述預定晶格常數。本發明亦涉及根據該方法產生之多個底材(5')之集合(10)。
Description
本發明係關於一種用於形成光電元件之生長底材(growth substrate)及製造此底材之方法。
根據文件US20100072489公開之內容,三族氮化物半導體結構在生長底材上包含設置於n型區與p型區之間的發光層。此類半導體結構可視需要選擇性地為發光二極體(LED)。生長底材包含複數個InGaN島狀物,其透過組裝層組裝在生長底材上。生長底材被製作成使每一InGaN島狀物至少部分被鬆弛。該文件提出,從包含0.16至0.18銦比例的InGaN形成藍光發光層;從包含0.19至0.22銦比例的InGaN形成靛光發光層;以及從包含0.23至0.25銦比例的InGaN形成綠光發光層。紅光發光層可能需要約0.35之銦比例。
已知InGaN層在其磊晶生長過程中可包括之銦比例會受到其應變(strain)之狀態所限制。當應變很高時,銦原子被排除於InGaN晶格之外,從而形成具有不同成分之合金,並降低此系統之應變能(strain energy)。理想中,為了避免此相分離現象,會希望使用包含InGaN島狀物之生長底材,該些島狀物具有適於接收鬆弛發光層之晶格常數。此晶格常數必須專用於預定的InGaN比例,以使發光層以選定的顏色發光。因此,為了形成高效能的LED,會希望使用含有晶格常數約為3.22Å之InGaN島狀物之生長底材,以形成藍色域顏色之發光層,或使用約為3.27Å之晶格常數,以形成綠色域之發光層,或使用約為3.31Å之晶格常數,以形成紅色域之發光層。
前述文件及文件US2010087049與文件EP2151852皆提出能夠形成鬆弛或部分鬆弛之InGaN島狀物之方法。根據這些文件所提出之方法,首先在包含一GaN表面層之施體底材上製作一應變InGaN層,其係預計用於形成生長底材之島狀物。由於該InGaN層已受到應變,因此通常不可能使銦比例超過約8%至10%而不損害InGaN層的品質。
此應變InGaN層接著透過鍵合,以及使施體底材薄化與/或斷裂,而被移轉至包含一表面低黏度層之鬆弛底材上。接著,應變島狀物被定義於被移轉之InGaN層中。對鬆弛底材及島狀物進行一熱處理,其溫度高於低黏度層之玻璃轉化溫度(glass-transition temperature),以使島狀物至少部分鬆弛。為了促進鬆弛及避免島狀物於可能發生之塑性變形期間發生挫曲(buckling),可在施加鬆弛熱處理前,預先在島狀物上形成加強層(stiffening layer)。如Yin等人之〈Buckling suppression of SiGe islands on compliant substrates〉文章(Yin et al. (2003),Journal of Applied Physics
,94
(10), 6875-6882)所述,在此熱處理步驟後所獲得之島狀物鬆弛程度,平衡了加強層與島狀物中的應變。因此,InGaN層之鬆弛通常是不完全的,除非形成之島狀物非常小,對於挫曲現象較不敏感。對於尺寸約1公釐之InGaN島狀物,透過習知技術進行鬆弛,可達到60%至80%之鬆弛程度。
InGaN島狀物中低銦比例與InGaN島狀物部分鬆弛的組合,限制了可從生長底材上島狀物獲得之晶格常數,除非該些島狀物之尺寸受到很大的限制。因此,並非總是能形成直接以需要相對高晶格常數之波長發光之發光層,例如在綠色域或紅色域中發光之發光層。
本發明之目的即為解決全部或部分上述缺點。
本發明之目的,詳言之,為提供一種具有可自由選擇晶格常數之生長層之底材。
為了達到這些目標,本發明之標的為提供一種用於製備結晶半導體層使其具有預定晶格常數之方法,該方法執行一鬆弛程序,其包括: - 在一初始施體底材上形成一應變層; - 將該應變層的至少一部分移轉到包含一低黏度層之一鬆弛底材上; - 實施一熱處理,該熱處理足以使該應變層至少部分地鬆弛並在該鬆弛底材上提供一鬆弛層; - 將該鬆弛層添加到一基底底材上以形成一第二施體底材。
根據本發明,所述鬆弛程序的第一次係施加於第一初始施體底材,接著以第二施體底材作為初始施體底材重複所述鬆弛程序足夠次數,直到鬆弛層的晶格常數具有所述預定晶格常數。
根據本發明之其他有利的和非限制性的特徵,其可以單獨實施,或以任何技術上可行的組合來實施: - 該第一初始施體底材包含一GaN表面層; - 該應變層為一InGaN層,其具有足夠高的銦比例,以在該應變層於該第一初始施體底材上形成之期間受到壓縮應變; - 鬆弛程序之移轉步驟包括將該應變層鍵合至包含低黏度層之該鬆弛底材,並以薄化及/或斷裂及/或雷射分離方式移除該初始施體底材; - 移除該初始施體底材發生在熱處理步驟之後; - 鬆弛程序包含對該應變層進行處理,以在鬆弛熱處理步驟之前形成多個島狀物; - 鬆弛程序包含在島狀物添加到該基底底材上之後,於該些島狀物上以聚結沉積(coalescent deposit)方式形成一鬆弛連續層之步驟; - 鬆弛程序之添加步驟包括將該鬆弛層鍵合到該基底底材上,並以薄化及/或斷裂及/或雷射分離方式移除該鬆弛底材及該低黏度層; - 所述預定晶格常數在3.22 Å至3.31 Å之間。
為了簡化以下說明內容,相同的元件編號將代表相同或具有同樣功能之元件。
一種根據本發明用於製備結晶半導體層使其具有目標或預定晶格常數之方法。此目標晶格常數可根據所需要的最終使用目的而定。舉例而言,且此不以任何形式企圖限制本發明之標的方法之申請範疇,本發明提出一種方法以製備一結晶InGaN層,其能夠接收以氮化物LED之發光層,該LED於藍色域、綠色域或紅色域中發光。無論此層之應變狀態或程度如何,本發明旨在獲得不低於(0.5%以內)3.22 Å、3.27 Å或3.31 Å之目標晶格常數。
圖1係以流程圖的方式繪示根據本發明之方法,其對於從第一初始施體底材1獲得之層,連續施加至少兩次鬆弛程序。當第一初始施體底材由設置於一藍寶石底材上之GaN層組成時,從第一初始施體底材1獲得之層具有第一晶格常數,其相對遠離目標晶格常數,約3.185 Å。在第一鬆弛程序結束時,可獲得第二施體底材5,其包括具有第二晶格常數之InGaN層,該第二晶格常數與第一晶格常數不同且更接近目標晶格常數。此第二施體底材5可作為新的初始施體底材1使用,其可被施加第二鬆弛程序。在所述之第二次鬆弛程序結束時,可獲得新的第二施體底材5,其包括InGaN層,其中之晶格常數甚至更接近目標晶格常數。此循環可根據需要重複多次,以獲得包含具有目標晶格常數之結晶半導體層之施體底材,該目標晶格常數,舉例而言,可等於或接近前面段落中列出之該些晶格常數。
本發明之方法可有利地適用於複數個初始施體底材。每次鬆弛程序之重複操作結束時,或在某幾次重複操作結束時,若獲得之複數個第二施體底材所包含之層的晶格常數足夠接近(在0.5%以內)目標晶格常數之一,便可在該些第二施體底材中收集到至少一第二施體底材。其他未被收集之第二施體底材可接受新的鬆弛程序重複操作。
因此,如本發明下文所詳述,在第一次重複操作結束時可以收集到一第二施體底材5,其包括晶格常數約為3.22Å(0.5%以內)之一InGaN層;在第二次重複操作結束時可收集到第二施體底材5,所述第二施體底材包括晶格常數約為3.27Å(0.5%以內)的InGaN層;在鬆弛程序之第三次重複操作結束時收集到第二施體底材5,所述第二施體底材5包括晶格常數約為3.31Å(0.5%以內)的InGaN層。
在本發明之方法結束時,可獲得複數個第二施體底材5,每一第二施體底材包含一InGaN層,其晶格常數匹配所述目標晶格常數之一。因此,該些施體底材可各自作為生長底材使用,以製作直接以選定波長發光之發光層。
由於本發明之方法在實行上可能相對較複雜,尤其鬆弛程序包含大量重複操作,最好不要直接將第二施體底材5用來作為發光層之生長底材,而是將其保留作為母體底材5'(parent substrate)。可以從該些母體底材5'收集多個層,以將其添加到二次底材(secondary substrates)上,所形成之該些二次底材可被用來作為製作發光半導體結構之生長底材。在每次收集結束後,或在收集預定之次數後,可使從母體底材5'收集到的層重新形成以使其再生。
在製作發光結構用生長底材之生產線上,可將母體底材5'之集合10進行保留,每一母體底材5'具有不同的特徵。根據待製作於生長底材上之發光半導體結構之性質,母體底材5'所包含之層具有最適合用於生產所述半導體結構之晶格常數者將被使用。舉例而言,在製作LED用生長底材之生產線上,根據本發明之方法可使母體底材5'之集合10形成,該集合的每一底材包括一層,該層的第一晶格常數適於接收直接發出預定顏色之LED。母體底材5’之集合10可因此包含: - 一第一母體底材5’,其包含晶格常數為3.22 Å(0.5%以內)之InGaN層; - 一第二母體底材5’,其包含晶格常數為3.27 Å(0.5%以內)之InGaN層; - 一第三母體底材5’,其包含晶格常數為3.31 Å(0.5%以內)之InGaN層。
根據本發明之方法之步驟,其目的在於製備能夠接收氮化物LED之發光層之結晶InGaN層,將於下文詳細公開。因此,圖2a至圖2h係繪示將鬆弛程序施加於第一初始施體底材1之示例,圖2a係繪示該第一初始施體底材1。第一初始施體底材1包括第一基底底材1a,一半導體緩衝層1b已設置於第一基底底材1a上。第一基底底材1a可對應於圓形晶圓,例如由矽、碳化矽或藍寶石製成,且該晶圓具有標準尺寸,其直徑為,舉例而言,2英寸(50公釐)、4英寸(100公釐)或甚至200公釐或大於200公釐。然而,本發明不限於這些尺寸與此形狀。緩衝層1b可以是透過在第一基底底材1a上沉積而形成之GaN緩衝層。其厚度,例如大於1微米,足以被充分鬆弛並具有實質上等於3.185 Å之晶格常數。
在圖中未繪出之一替代方案中,第一初始施體底材1可由固體底材製成,例如固體氮化鎵底材或固體碳化矽底材。無論第一初始施體底材1的性質或形式為何,其具有由結晶半導體表面形成之一暴露表面,該結晶半導體表面中之晶格常數,以下稱為「初始晶格常數」,與目標晶格常數不匹配。
在接下來的鬆弛程序步驟中,如圖2b所示,應變層2形成於第一初始施體底材1上。一般而言,應變層2之性質及其壓縮應變或拉伸應變,係根據初始晶格常數與目標晶格常數之相對值而選定。若初始晶格常數低於目標晶格常數,就會形成壓縮應變層2。此時應變層之鬆弛將造成其晶格常數上升,因而使其更接近目標晶格常數。反之,若初始晶格常數高於目標晶格常數,就會形成拉伸應變層2。此時應變層之鬆弛將造成其晶格常數下降,因而使其更接近目標晶格常數。
同樣,一般而言,應變層2具有之厚度會小於其臨界塑性鬆弛厚度(critical plastic relaxation thickness),以保持其應變狀態及結晶品質。
在圖2之示例中,壓縮應變InGaN層2形成於GaN緩衝層1b上。其目標為形成應變層2使其具有最大銦濃度但不超過極限濃度,因若超過極限濃度將導致相分離(phase segregation)而損害應變層2之結晶品質。因此,在圖2之示例中,應變層可由具有數%至10%之銦濃度之InGaN層製成,較佳者為等於8%,而其厚度為200奈米。
鬆弛程序的後續步驟包含將應變層2的至少一部分移轉到設有低黏度層3b之鬆弛底材3之表面上。此移轉步驟結束後,如圖2c所示,應變層2的至少一部分被設置成與鬆弛底材3之低黏度層3b接觸。該低黏度層可包含硼磷矽玻璃(BPSG)或由硼磷矽玻璃所構成。
許多層移轉方法皆可用於進行所述移轉步驟,尤其是前述習知技術文件中之方法。舉例而言,且為了確保本說明書之完整性,所述移轉方法可包括以下一系列步驟: - 將一第一低黏度層添加至應變層之暴露表面; - 植入輕物種(氫及/或氦)使其穿過第一低黏度層,以在應變層2中形成脆弱平面,或較佳者為在緩衝層1a中形成脆弱平面; - 將第一低黏度層與形成於鬆弛底材3表面上的第二低黏度層接觸,以使第一基底底材1和鬆弛底材3彼此組裝。應變層2和低黏度層3b被插入於此二元件之間,低黏度層3b由第一低黏度層和第二低黏度層之組合構成; - 施加熱能及/或機械能,以使該組裝在植入物種所形成之脆弱平面處斷裂。
若此脆弱平面形成於緩衝層1a中,該移轉方法將導致一部分之緩衝層1a移轉至鬆弛底材3上。此部分之緩衝層1a可視需要選擇性移除,例如透過乾式蝕刻法或濕式蝕刻法,以製作如圖2c所示之結構。
此移轉方法的有利之處在於可以保留大部分的初始施體底材1,其可以接著再利用。然而,也可透過其他的移轉方法進行,例如將基底底材1和鬆弛底材進行組裝及透過將雷射輻射穿過基底底材1a以將其從緩衝層1b分離,或甚至透過研磨和物理方式移除該基底底材1a及/或緩衝層1b。本發明因此完全不限於以任何特定方式將應變層2移轉至鬆弛底材3上。
應注意的是,移除或收回基底底材1及/或緩衝層1b之步驟,不必然一定要在鬆弛熱處理步驟之前進行。可在組裝步驟之後及收回步驟之前進行所述熱處理。
鬆弛程序的後續步驟包含對圖2c所示之結構(其包含鬆弛底材與應變層2)施加熱處理,以使應變層2至少部分鬆弛,並提供已至少部分鬆弛之鬆弛層2’。為了簡明起見,所述至少部分鬆弛層在以下文中以「鬆弛層2」稱呼。此所謂的鬆弛熱處理係將低黏度層3b暴露於高於其玻璃轉移溫度之溫度下。低黏度層之黏度將低到足以允許應變層2因側向延伸而至少部分地塑性鬆弛。所述鬆弛熱處理可包括,舉例而言,根據低黏度層之性質而將結構暴露於300℃至1000℃之溫度及中性氣氛中數分鐘至數小時。當低黏度層包含硼磷矽玻璃時,所述熱處理可包括將結構暴露於900℃的溫度中一小時。
如前所述,側向延伸可能導致應變層2在其鬆弛期間發生挫曲。為了限制此現象,最好在施加鬆弛熱處理前,在應變層2上形成一加強層4。此外,且始終以在鬆弛熱處理期間促進鬆弛為目的,同樣有利的是透過至少延伸穿過應變層2且可選擇性延伸至低黏度層3b中的溝槽,來定義應變層2中的材料島狀物。
因此,圖2d係繪示進行鬆弛熱處理前以較有利之方式準備之結構。此鬆弛熱處理係以象徵性的方式繪示於圖2e中。鬆弛熱處理可重複數次,以更全面地鬆弛應變層2或應變層2之島狀物。在兩次熱處理之間,可預先薄化或甚至完全移除加強層4。無論鬆弛熱處理之形式為何,皆可在鬆弛熱處理結束後移除加強層4。如圖2f所示,此將提供至少部分鬆弛之InGaN層2’。如前所述,若島狀物係於施加鬆弛熱處理前形成,則InGaN層2’可由複數個島狀物組成。無論如何,鬆弛層2'皆被設置於鬆弛底材3的低黏度層3b上。
在接下來的鬆弛程序步驟中,鬆弛InGaN層2’被加到一基底底材5a上。此添加可包括將鬆弛InGaN層2’組裝在基底底材5a上,可視需要選擇性插入組裝層5b,並收回包含低黏度層3b之鬆弛底材3。低黏度層3b可透過機械方式移除,若其為透明則透過雷射輻射移除,或透過其他方式移除。低黏度層3b可透過化學蝕刻移除。在此步驟結束時,可獲得鬆弛InGaN層2’,其可視需要選擇性地設置於組裝層5b上,其被設置於基底底材5a上。此結構形成第二施體底材5。鬆弛層2’可由一組島狀物組成。鬆弛InGaN層2’具有約3.22 Å之晶格常數。所述晶格常數足以在該層中形成在藍色域中發光的光致發光層(photoluminescent layers),但不足以在該層中形成在紅色域或綠色域中發光的光致發光層。所述晶格常數仍低於為這兩種發光顏色預先定義之目標晶格常數。為了修正這點,如圖1所示,可再一次施加上述鬆弛程序,該鬆弛程序將第二施體底材5作為新的初始施體底材。
如圖2d至圖2g所繪示及建議,若鬆弛層2'由島狀物組成,則可在再次施加鬆弛程序前,在這些島狀物上生長由InGaN製成之覆蓋層6,使其具有,舉例而言,與形成島狀物相同之銦含量。此覆蓋層之目的為將分隔島狀物的溝槽關閉,以在第二施體底材5的表面上形成一連續層。此組構繪示於圖2h中。覆蓋層可透過磊晶側向過度生長(epitaxial lateral overgrowth)獲得。
當再次施加鬆弛程序並將施體底材5作為初始底材時,初始底材之緩衝層1b將由鬆弛層2’及可視需要選擇使用之覆蓋層6組成(若有提供覆蓋層6)。初始底材1a則由基底底材5a與組裝層5b組成。
在鬆弛程序的第二次重複操作及隨後的重複操作中,形成應變層2之步驟包括形成具有比前次重複操作之應變層之銦濃度更高的InGaN層。事實上,新的重複操作中的緩衝層1b的晶格常數,將高於前次重複操作中的緩衝層的晶格常數。因此可使應變層2包含更高的銦比例而不會造成相分離。舉例而言,在上述示例之第二次重複操作中,InGaN層可具有10%至20%之銦濃度。
若未在第二施體底材5上形成覆蓋層6且緩衝層1b因而由島狀物構成時,則可在新的鬆弛程序重複操作中形成新的應變層2,以使其覆蓋所述島狀物並形成連續的應變層2。
透過如上所述完全重新施加鬆弛程序,第二循環結束時將產生一第二施體底材5,其具有鬆弛InGaN層2',以及具有晶格常數約3.27 Å之覆蓋層6(選擇性)。透過第二次重複操作獲得之第二底材,其鬆弛InGaN層所具有的晶格常數適於製作在綠色域中發光的LED。因此,該第二施體底材可用於此目的,或如前所述保留作為母體底材5'。
為了獲得具有適於製作紅色LED之晶格常數之層,可重複一個新的循環或視需求重複多個新的循環。在每個新循環中,可增加鬆弛程序中應變層2形成期間之InGaN比例。這樣,在每個新循環結束時,可獲得具有更高晶格常數之第二施體底材5。更一般而言,在每個新循環結束時,可獲得至少部分鬆弛之結晶半導體層,其晶格常數接近目標晶格常數。
當然,本發明不限於所述之實施例,且對於實施例所為之各種替代方案,均落入以下申請專利範圍所界定之範疇。
詳言之,雖然本說明書使用結晶半導體InGaN層作為示例,但本發明的原理適用於所有其他需要調整晶格常數之材料。
最後,雖然本說明書使用LED之生產作為示例,但本發明也可用於生產光電或電子領域中其他類型之元件。
1‧‧‧第一初始施體底材1a‧‧‧基底底材1b‧‧‧緩衝層2‧‧‧應變層2’‧‧‧鬆弛層3‧‧‧鬆弛底材3b‧‧‧低黏度層4‧‧‧加強層5‧‧‧第二施體底材5'‧‧‧母體底材5a‧‧‧基底底材5b‧‧‧組裝層6‧‧‧覆蓋層10‧‧‧母體底材之集合
下文之實施方式將更清楚說明本發明的其他特徵和優點,其內容可參照所附圖式,其中: - 圖1係繪示根據本發明之方法之概要; - 圖2係繪示將鬆弛程序應用至初始施體底材之示例。
1‧‧‧第一初始施體底材
5‧‧‧第二施體底材
5'‧‧‧母體底材
Claims (9)
- 一種用於製備一結晶半導體層(2’)使其具有一預定晶格常數之方法,該方法執行一鬆弛程序,其包括:-在一初始施體底材(1)上形成一應變層(2);-將該應變層(2)的至少一部分移轉到包含一低黏度層(3b)之一鬆弛底材(3)上;-實施一熱處理,該熱處理足以使該應變層(2)至少部分地鬆弛並在該鬆弛底材(3)上提供一鬆弛層(2’);-將該鬆弛層(2’)添加到一基底底材(5a)上以形成一第二施體底材(5);該方法之特徵在於所述鬆弛程序的第一次係施加於一第一初始施體底材(1),然後以該第二施體底材(5)作為初始施體底材重複所述鬆弛程序足夠次數,直到該鬆弛層(2’)的晶格常數具有所述預定晶格常數。
- 如申請專利範圍第1項之方法,其中該第一初始施體底材(1)包含一氮化鎵表面層(1a)。
- 如申請專利範圍第1或2項之方法,其中該應變層(2)為一氮化銦鎵層,其具有足夠高的銦比例,以在該應變層(2)於該第一初始施體底材(1)上形成之期間受到壓縮應變。
- 如申請專利範圍第1項之方法,其中所述鬆弛程序之移轉步驟包括將該應變層(2)鍵合至包含該低黏度層(3b)之該鬆弛底材(3),並經由薄化及/或斷裂及/或雷射分離,移除該初始施體底材(1)。
- 如申請專利範圍第4項之方法,其中移除該初始施體底材(1)發生在所述熱處理步驟之後。
- 如申請專利範圍第1項之方法,其中所述鬆弛程序包含對該應變層(2)進行處理,以在所述鬆弛熱處理步驟之前形成多個島狀物。
- 如申請專利範圍第6項之方法,其中所述鬆弛程序包含在該些島狀物(2’)添加到該基底底材(5a)上之後,於該些島狀物(2’)上經由聚結沉積(coalescent deposit)形成一鬆弛連續層(6)之步驟。
- 如申請專利範圍第1之方法,其中所述鬆弛程序之添加步驟包括將該鬆弛層(2’)鍵合到該基底底材(5a)上,並經由薄化及/或斷裂及/或雷射分離,移除該鬆弛底材(3a)及該低黏度層(3b)。
- 如申請專利範圍第1項之方法,其中所述預定晶格常數在3.22Å及3.31Å之間。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1751666A FR3063571B1 (fr) | 2017-03-01 | 2017-03-01 | Procede de fabrication d'un substrat donneur pour la formation de dispositifs optoelectroniques, collection de substrats issus de ce procede |
FR1751666 | 2017-03-01 | ||
??1751666 | 2017-03-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201842540A TW201842540A (zh) | 2018-12-01 |
TWI752176B true TWI752176B (zh) | 2022-01-11 |
Family
ID=59579670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107106674A TWI752176B (zh) | 2017-03-01 | 2018-02-27 | 製作光電元件形成用施體底材並收集此製程所產生底材之方法 |
Country Status (9)
Country | Link |
---|---|
US (2) | US11245050B2 (zh) |
EP (1) | EP3590129B1 (zh) |
JP (1) | JP6980964B2 (zh) |
KR (1) | KR102431046B1 (zh) |
CN (1) | CN110383421B (zh) |
FR (1) | FR3063571B1 (zh) |
SG (1) | SG11201907968XA (zh) |
TW (1) | TWI752176B (zh) |
WO (1) | WO2018158529A1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3091005B1 (fr) | 2018-12-21 | 2021-01-29 | Soitec Silicon On Insulator | Substrat de croissance et procede de fabrication d’un tel substrat |
GB2586862B (en) * | 2019-09-06 | 2021-12-15 | Plessey Semiconductors Ltd | LED precursor incorporating strain relaxing structure |
FR3103627B1 (fr) * | 2019-11-25 | 2023-03-24 | Soitec Silicon On Insulator | Procede de production d'un substrat comprenant une etape de traitement thermique de relaxation |
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US20120241918A1 (en) * | 2011-03-25 | 2012-09-27 | Soitec | Process for the realization of islands of at least partially relaxed strained material |
US20150270120A1 (en) * | 2014-03-20 | 2015-09-24 | Wei-E Wang | Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6774015B1 (en) * | 2002-12-19 | 2004-08-10 | International Business Machines Corporation | Strained silicon-on-insulator (SSOI) and method to form the same |
JP5190923B2 (ja) * | 2007-07-24 | 2013-04-24 | 独立行政法人産業技術総合研究所 | GaNをチャネル層とする窒化物半導体トランジスタ及びその作製方法 |
EP2329517A1 (en) * | 2008-09-24 | 2011-06-08 | S.O.I.Tec Silicon on Insulator Technologies | Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same |
US9117944B2 (en) | 2008-09-24 | 2015-08-25 | Koninklijke Philips N.V. | Semiconductor light emitting devices grown on composite substrates |
FR2936903B1 (fr) * | 2008-10-07 | 2011-01-14 | Soitec Silicon On Insulator | Relaxation d'une couche de materiau contraint avec application d'un raidisseur |
CN102741999B (zh) * | 2009-11-18 | 2015-07-15 | Soitec公司 | 使用玻璃键合层制造半导体结构和器件的方法,和用所述方法形成的半导体结构和器件 |
CN102136536A (zh) * | 2010-01-25 | 2011-07-27 | 亚威朗(美国) | 应变平衡发光器件 |
WO2018063772A1 (en) | 2016-09-27 | 2018-04-05 | Abbott Molecular Inc. | Maximizing dna yield of blood specimens collected in rapid clot tubes |
-
2017
- 2017-03-01 FR FR1751666A patent/FR3063571B1/fr active Active
-
2018
- 2018-02-26 US US16/487,037 patent/US11245050B2/en active Active
- 2018-02-26 KR KR1020197028195A patent/KR102431046B1/ko active IP Right Grant
- 2018-02-26 CN CN201880014740.7A patent/CN110383421B/zh active Active
- 2018-02-26 SG SG11201907968XA patent/SG11201907968XA/en unknown
- 2018-02-26 WO PCT/FR2018/050446 patent/WO2018158529A1/fr unknown
- 2018-02-26 JP JP2019543901A patent/JP6980964B2/ja active Active
- 2018-02-26 EP EP18709702.7A patent/EP3590129B1/fr active Active
- 2018-02-27 TW TW107106674A patent/TWI752176B/zh active
-
2021
- 2021-07-26 US US17/385,138 patent/US11735685B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JP6980964B2 (ja) | 2021-12-15 |
JP2020511779A (ja) | 2020-04-16 |
KR20190117746A (ko) | 2019-10-16 |
US11735685B2 (en) | 2023-08-22 |
SG11201907968XA (en) | 2019-09-27 |
US20200013921A1 (en) | 2020-01-09 |
EP3590129A1 (fr) | 2020-01-08 |
US11245050B2 (en) | 2022-02-08 |
FR3063571B1 (fr) | 2021-04-30 |
CN110383421B (zh) | 2023-02-28 |
WO2018158529A1 (fr) | 2018-09-07 |
US20210351318A1 (en) | 2021-11-11 |
EP3590129B1 (fr) | 2020-11-04 |
FR3063571A1 (fr) | 2018-09-07 |
CN110383421A (zh) | 2019-10-25 |
TW201842540A (zh) | 2018-12-01 |
KR102431046B1 (ko) | 2022-08-11 |
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