JP2020507993A - 低密度パリティチェック(ldpc)サーキュラーバッファレートマッチング - Google Patents
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- 239000000872 buffer Substances 0.000 title claims abstract description 173
- 230000009897 systematic effect Effects 0.000 claims abstract description 109
- 238000004891 communication Methods 0.000 claims description 114
- 238000000034 method Methods 0.000 claims description 47
- 230000005540 biological transmission Effects 0.000 abstract description 28
- 239000011159 matrix material Substances 0.000 description 37
- 230000006870 function Effects 0.000 description 23
- 230000008569 process Effects 0.000 description 19
- 238000001228 spectrum Methods 0.000 description 13
- 238000012545 processing Methods 0.000 description 12
- 238000013507 mapping Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000004422 calculation algorithm Methods 0.000 description 7
- 238000004904 shortening Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000003467 diminishing effect Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 241000700159 Rattus Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
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- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
- H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
- H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
- H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
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- H03M13/63—Joint error correction and other techniques
- H03M13/635—Error control coding in combination with rate matching
- H03M13/6356—Error control coding in combination with rate matching by repetition or insertion of dummy data, i.e. rate reduction
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/635—Error control coding in combination with rate matching
- H03M13/6362—Error control coding in combination with rate matching by puncturing
- H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
- H03M13/6393—Rate compatible low-density parity check [LDPC] codes
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
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- H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
- H04L1/1819—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of additional or different redundancy
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Abstract
Description
本出願は、2017年2月13日に米国特許商標庁に出願した米国特許仮出願第62/458,495号、および2018年2月12日に米国特許商標庁に出願した米国特許非仮出願第15/894,197号の優先権および利益を主張し、その内容全体は、その全体が以下に完全に記載されるかのように、またすべての適用可能な目的のために、参照により本明細書に組み込まれる。
102 マクロセル、セル、サービングセル
104 マクロセル、セル
106 マクロセル、セル、近隣セル
108 スモールセル、セル
110 基地局、サービング基地局
112 基地局
114 基地局、第3の基地局
116 リモート無線ヘッド(RRH)、基地局
118 基地局
120 クアッドコプターまたはドローン、モバイル基地局、基地局
122 UE
124 UE
126 UE
127 ピアツーピア(P2P)信号またはサイドリンク信号
128 UE
130 UE
132 UE
134 UE
136 UE
138 UE、スケジューリングエンティティ
140 UE
142 UE
202 第1のワイヤレス通信デバイス、ワイヤレス通信デバイス、第1の(送信側)ワイヤレス通信デバイス
204 第2のワイヤレス通信デバイス、ワイヤレス通信デバイス、第2の(受信側)ワイヤレス通信デバイス
206 通信チャネル
208 ノイズ
222 ソース
224 エンコーダ
242 デコーダ
244 シンク
400 LDPCグラフ、グラフ
402 変数ノード(VN1〜VN12)、ノード
404 チェックノード(CN1〜CN9)、ノード
406 エッジ
500 ベースグラフ(ベースパリティチェック行列)
502 コア構造
504 パリティ構造
506 コアグラフ
508 低レート拡張、HARQ拡張
510 次数1のパリティビット、ハイブリッド自動再送要求(HARQ)拡張ビット、HARQ拡張
700 送信側ワイヤレス通信デバイス
702 トランスポートブロック
704 情報ブロック
706 LDPCエンコーダ
708 コードワード
710 システマティックビット
712 パリティビット
714 マッパ
716 サーキュラーバッファ
718 第1のセクション
720 残りのセクション、セクション、第2のセクション
722 ビットセレクタ
724 初期冗長バージョン
800 サーキュラーバッファ、第1のサーキュラーバッファ
802 システマティックビットセクション
804 パリティビットセクション
810 サーキュラーバッファ
812 システマティックビットセクション
814 パリティビットセクション
820 サーキュラーバッファ
900 ワイヤレス通信デバイス
902 バス
904 プロセッサ
905 メモリ
906 コンピュータ可読媒体
908 バスインターフェース
910 トランシーバ
912 ユーザインターフェース
914 処理システム
915 サーキュラーバッファ
942 低密度パリティチェック(LDPC)符号化回路構成
944 マッピング回路
946 ビット選択回路
948 サーキュラーバッファ(CB)管理回路
950 LDPC復号回路構成
952 LDPC符号化ソフトウェア
954 マッピングソフトウェア
956 ビット選択ソフトウェア
958 CB管理ソフトウェア
960 LDPC復号ソフトウェア
1000 プロセス
1100 プロセス
Claims (30)
- 低密度パリティチェック(LDPC)コーディングの方法であって、
少なくとも2つのマザーコードレートから選択されたマザーコードレートに基づいてサーキュラーバッファを定義するステップであって、前記サーキュラーバッファが、固定長を含み、システマティックビットセクションおよびパリティビットセクションをさらに含む、ステップと、
システマティックビットおよびパリティビットを含むコードワードを生成するために、LDPCコーディングを利用して情報ブロックを符号化するステップと、
前記システマティックビットを前記システマティックビットセクション内に、かつ前記パリティビットを前記パリティビットセクション内に挿入するステップと、
前記システマティックビットセクション内の前記システマティックビットおよび前記パリティビットセクション内の前記パリティビットから前記コードワードの冗長バージョン内に含めるためのコーディングされたビットを選択するステップと、
ワイヤレスエアインターフェースを介して前記コードワードの前記冗長バージョンを送信するステップとを含む、
方法。 - 前記サーキュラーバッファを定義するステップが、
前記選択されたマザーコードレートに基づいて、前記システマティックビットセクションおよび前記パリティビットセクションのそれぞれのサイズを定義するステップをさらに含む、
請求項1に記載の方法。 - 前記サーキュラーバッファを定義するステップが、
前記情報ブロックの情報ブロックサイズに基づいて、前記サーキュラーバッファの前記システマティックビットセクションおよび前記パリティビットセクションの前記それぞれのサイズを定義するステップをさらに含む、
請求項2に記載の方法。 - 前記サーキュラーバッファを定義するステップが、
前記サーキュラーバッファの前記固定長を最大コードワード長に対応する最大長に等しく設定するステップをさらに含む、
請求項3に記載の方法。 - 前記サーキュラーバッファを定義するステップが、
前記コードワードに対する絶対最小コードレートに基づいて、前記情報ブロックの前記情報ブロックサイズを選択するステップをさらに含む、
請求項3に記載の方法。 - LDPCコーディングを利用して前記情報ブロックを前記符号化するステップが、
前記情報ブロックサイズに基づいて、LDPCコーディングのために選択されたベースグラフを少なくとも2つのベースグラフから選択するステップをさらに含む、
請求項3に記載の方法。 - 前記少なくとも2つのベースグラフの各々が、前記少なくとも2つのマザーコードレートのうちのそれぞれの1つに関連付けられる、
請求項6に記載の方法。 - 前記冗長バージョンが、初期冗長バージョンまたは後続の冗長バージョンを含む、
請求項1に記載の方法。 - 前記初期冗長バージョンおよび前記後続の冗長バージョンの各々が、前記コーディングされたビットの異なるセットを含む、
請求項8に記載の方法。 - 低密度パリティチェック(LDPC)コーディングのために構成された装置であって、前記装置が、
トランシーバと、
メモリと、
前記トランシーバと前記メモリとに通信可能に結合されたプロセッサとを含み、前記プロセッサが、
少なくとも2つのマザーコードレートから選択された、選択されたマザーコードレートに基づいて、前記メモリ内のサーキュラーバッファを定義することであって、前記サーキュラーバッファが、固定長を含み、システマティックビットセクションおよびパリティビットセクションをさらに含む、ことと、
システマティックビットおよびパリティビットを含むコードワードを生成するために、LDPCコーディングを利用して情報ブロックを符号化することと、
前記システマティックビットを前記システマティックビットセクション内に、かつ前記パリティビットを前記パリティビットセクション内に挿入することと、
前記システマティックビットセクション内の前記システマティックビットおよび前記パリティビットセクション内の前記パリティビットから前記コードワードの冗長バージョン内に含めるためのコーディングされたビットを選択することと、
前記トランシーバを介して、ワイヤレスエアインターフェースを介して前記コードワードの前記冗長バージョンを送信することとを行うように構成される、
装置。 - 前記プロセッサが、
前記選択されたマザーコードレートに基づいて、前記システマティックビットセクションおよび前記パリティビットセクションのそれぞれのサイズを定義するようにさらに構成される、
請求項10に記載の装置。 - 前記プロセッサが、
前記情報ブロックの情報ブロックサイズに基づいて、前記サーキュラーバッファの前記システマティックビットセクションおよび前記パリティビットセクションの前記それぞれのサイズを定義するようにさらに構成される、
請求項11に記載の装置。 - 前記プロセッサが、
前記サーキュラーバッファの前記固定長を最大コードワード長に対応する最大長に等しく設定するようにさらに構成される、
請求項12に記載の装置。 - 前記プロセッサが、
前記コードワードに対する絶対最小コードレートに基づいて、前記情報ブロックの前記情報ブロックサイズを選択するようにさらに構成される、
請求項12に記載の装置。 - 前記プロセッサが、
前記情報ブロックサイズに基づいて、LDPCコーディングのために選択されたベースグラフを少なくとも2つのベースグラフから選択するようにさらに構成される、
請求項12に記載の装置。 - 前記少なくとも2つのベースグラフの各々が、前記少なくとも2つのマザーコードレートのうちのそれぞれの1つに関連付けられる、
請求項15に記載の装置。 - 前記冗長バージョンが、初期冗長バージョンまたは後続の冗長バージョンを含む、
請求項10に記載の装置。 - 前記初期冗長バージョンおよび前記後続の冗長バージョンの各々が、前記コーディングされたビットの異なるセットを含む、
請求項17に記載の装置。 - ワイヤレス通信デバイスであって、
少なくとも2つのマザーコードレートから選択された、選択されたマザーコードレートに基づいてサーキュラーバッファを定義する手段であって、前記サーキュラーバッファが、固定長を含み、システマティックビットセクションおよびパリティビットセクションをさらに含む、手段と、
システマティックビットおよびパリティビットを含むコードワードを生成するために、LDPCコーディングを利用して情報ブロックを符号化する手段と、
前記システマティックビットを前記システマティックビットセクション内に、かつ前記パリティビットを前記パリティビットセクション内に挿入する手段と、
前記システマティックビットセクション内の前記システマティックビットおよび前記パリティビットセクション内の前記パリティビットから前記コードワードの冗長バージョン内に含めるためのコーディングされたビットを選択する手段と、
ワイヤレスエアインターフェースを介して前記コードワードの前記冗長バージョンを送信する手段とを含む、
ワイヤレス通信デバイス。 - 前記サーキュラーバッファを定義する手段が、
前記選択されたマザーコードレートに基づいて、前記システマティックビットセクションおよび前記パリティビットセクションのそれぞれのサイズを定義する手段をさらに含む、
請求項19に記載のワイヤレス通信デバイス。 - 前記サーキュラーバッファを定義する手段が、
前記情報ブロックの情報ブロックサイズに基づいて、前記サーキュラーバッファの前記システマティックビットセクションおよび前記パリティビットセクションの前記それぞれのサイズを定義する手段をさらに含む、
請求項20に記載のワイヤレス通信デバイス。 - 前記サーキュラーバッファを定義する手段が、
前記サーキュラーバッファの前記固定長を最大コードワード長に対応する最大長に等しく設定する手段をさらに含む、
請求項21に記載のワイヤレス通信デバイス。 - 前記サーキュラーバッファを定義する手段が、
前記コードワードに対する絶対最小コードレートに基づいて、前記情報ブロックの前記情報ブロックサイズを選択する手段をさらに含む、
請求項21に記載のワイヤレス通信デバイス。 - LDPCコーディングを利用して前記情報ブロックを前記符号化する手段が、
前記情報ブロックサイズに基づいて、LDPCコーディングのために選択されたベースグラフを少なくとも2つのベースグラフから選択する手段をさらに含む、
請求項21に記載のワイヤレス通信デバイス。 - 前記少なくとも2つのベースグラフの各々が、前記少なくとも2つのマザーコードレートのうちのそれぞれの1つに関連付けられる、
請求項24に記載のワイヤレス通信デバイス。 - 前記冗長バージョンが、初期冗長バージョンまたは後続の冗長バージョンを含む、
請求項19に記載のワイヤレス通信デバイス。 - 前記初期冗長バージョンおよび前記後続の冗長バージョンの各々が、前記コーディングされたビットの異なるセットを含む、
請求項26に記載のワイヤレス通信デバイス。 - コンピュータ実行可能コードを記録したコンピュータ可読記録媒体であって、実行されると、プロセッサに、
少なくとも2つのマザーコードレートから選択された、選択されたマザーコードレートに基づいてサーキュラーバッファを定義するステップであって、前記サーキュラーバッファが、固定長を含み、システマティックビットセクションおよびパリティビットセクションをさらに含む、定義するステップと、
システマティックビットおよびパリティビットを含むコードワードを生成するために、LDPCコーディングを利用して情報ブロックを符号化するステップと、
前記システマティックビットを前記システマティックビットセクション内に、かつ前記パリティビットを前記パリティビットセクション内に挿入するステップと、
前記システマティックビットセクション内の前記システマティックビットおよび前記パリティビットセクション内の前記パリティビットから前記コードワードの冗長バージョン内に含めるためのコーディングされたビットを選択するステップと、
ワイヤレスエアインターフェースを介して前記コードワードの前記冗長バージョンを送信するステップとを実行させるコードを含む、
コンピュータ可読記録媒体。 - 実行されると、前記プロセッサに、
前記選択されたマザーコードレートに基づいて、前記システマティックビットセクションおよび前記パリティビットセクションのそれぞれのサイズを定義するステップを実行させるコードをさらに含む、
請求項28に記載のコンピュータ可読記録媒体。 - 実行されると、前記プロセッサに、
前記情報ブロックの情報ブロックサイズに基づいて、前記サーキュラーバッファの前記システマティックビットセクションおよび前記パリティビットセクションの前記それぞれのサイズを定義するステップを実行させるコードをさらに含む、
請求項29に記載のコンピュータ可読記録媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762458495P | 2017-02-13 | 2017-02-13 | |
US62/458,495 | 2017-02-13 | ||
US15/894,197 | 2018-02-12 | ||
US15/894,197 US10348329B2 (en) | 2017-02-13 | 2018-02-12 | Low density parity check (LDPC) circular buffer rate matching |
PCT/US2018/018034 WO2018148742A1 (en) | 2017-02-13 | 2018-02-13 | Low density parity check (ldpc) circular buffer rate matching |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020507993A true JP2020507993A (ja) | 2020-03-12 |
JP2020507993A5 JP2020507993A5 (ja) | 2021-03-11 |
JP7211954B2 JP7211954B2 (ja) | 2023-01-24 |
Family
ID=63105487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019542602A Active JP7211954B2 (ja) | 2017-02-13 | 2018-02-13 | 低密度パリティチェック(ldpc)サーキュラーバッファレートマッチング |
Country Status (9)
Country | Link |
---|---|
US (1) | US10348329B2 (ja) |
EP (1) | EP3580851A1 (ja) |
JP (1) | JP7211954B2 (ja) |
KR (1) | KR102652057B1 (ja) |
CN (1) | CN110249538B (ja) |
BR (1) | BR112019016626A2 (ja) |
SG (1) | SG11201905916SA (ja) |
TW (1) | TWI751284B (ja) |
WO (1) | WO2018148742A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10784901B2 (en) | 2015-11-12 | 2020-09-22 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
US10291354B2 (en) | 2016-06-14 | 2019-05-14 | Qualcomm Incorporated | High performance, flexible, and compact low-density parity-check (LDPC) code |
CN108400832B (zh) | 2017-02-06 | 2022-09-09 | 华为技术有限公司 | 数据处理方法和通信设备 |
CN108809509B (zh) * | 2017-05-05 | 2021-01-22 | 电信科学技术研究院 | 低密度奇偶校验码的基础图选择方法及装置 |
CN109391360B (zh) * | 2017-08-11 | 2022-04-12 | 中兴通讯股份有限公司 | 数据编码方法及装置 |
US11973593B2 (en) * | 2018-02-23 | 2024-04-30 | Nokia Technologies Oy | LDPC codes for 3GPP NR ultra-reliable low-latency communications |
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CN112865810A (zh) * | 2019-11-28 | 2021-05-28 | 华为技术有限公司 | 编译码方法及装置 |
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WO2022087569A1 (en) | 2020-10-19 | 2022-04-28 | XCOM Labs, Inc. | Reference signal for wireless communication systems |
WO2022093988A1 (en) | 2020-10-30 | 2022-05-05 | XCOM Labs, Inc. | Clustering and/or rate selection in multiple-input multiple-output communication systems |
US11764911B2 (en) * | 2021-04-05 | 2023-09-19 | Nokia Technologies Oy | Method of shifting redundancy version for the transmission of a transport block over multiple slots |
CN115811379A (zh) * | 2021-09-15 | 2023-03-17 | 华为技术有限公司 | 编码方法、译码方法以及相关装置 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6633865B1 (en) | 1999-12-23 | 2003-10-14 | Pmc-Sierra Limited | Multithreaded address resolution system |
US6633856B2 (en) | 2001-06-15 | 2003-10-14 | Flarion Technologies, Inc. | Methods and apparatus for decoding LDPC codes |
US6961888B2 (en) | 2002-08-20 | 2005-11-01 | Flarion Technologies, Inc. | Methods and apparatus for encoding LDPC codes |
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US10541781B2 (en) | 2016-01-29 | 2020-01-21 | Intel IP Corporation | Rate matching using low-density parity-check codes |
US10749631B2 (en) | 2016-03-29 | 2020-08-18 | Lg Electronics Inc. | Method by which base station and terminal transmit and receive data signal in wireless communication system, and device for supporting same |
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-
2018
- 2018-02-12 US US15/894,197 patent/US10348329B2/en active Active
- 2018-02-13 SG SG11201905916SA patent/SG11201905916SA/en unknown
- 2018-02-13 KR KR1020197023556A patent/KR102652057B1/ko active IP Right Grant
- 2018-02-13 EP EP18707551.0A patent/EP3580851A1/en active Pending
- 2018-02-13 TW TW107105195A patent/TWI751284B/zh active
- 2018-02-13 WO PCT/US2018/018034 patent/WO2018148742A1/en active Application Filing
- 2018-02-13 JP JP2019542602A patent/JP7211954B2/ja active Active
- 2018-02-13 BR BR112019016626A patent/BR112019016626A2/pt unknown
- 2018-02-13 CN CN201880010406.4A patent/CN110249538B/zh active Active
Non-Patent Citations (2)
Title |
---|
HUAWEI, HISILICON: "On rate matching for LDPC codes[online]", 3GPP TSG RAN WG1 #88 R1-1703365, JPN6022003054, 7 February 2017 (2017-02-07), ISSN: 0004871269 * |
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Also Published As
Publication number | Publication date |
---|---|
BR112019016626A2 (pt) | 2020-04-07 |
SG11201905916SA (en) | 2019-08-27 |
KR102652057B1 (ko) | 2024-03-27 |
TW201838344A (zh) | 2018-10-16 |
US10348329B2 (en) | 2019-07-09 |
CN110249538A (zh) | 2019-09-17 |
KR20190113828A (ko) | 2019-10-08 |
TWI751284B (zh) | 2022-01-01 |
JP7211954B2 (ja) | 2023-01-24 |
EP3580851A1 (en) | 2019-12-18 |
CN110249538B (zh) | 2023-07-14 |
WO2018148742A1 (en) | 2018-08-16 |
US20180234114A1 (en) | 2018-08-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
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|
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|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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|
TRDD | Decision of grant or rejection written | ||
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|
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|
R150 | Certificate of patent or registration of utility model |
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