JP2020205704A - 同期整流コントローラ、および絶縁同期整流型ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】逆流マージンを適切に確保することが可能となる同期整流コントローラを提供する。【解決手段】二次側に配置される同期整流トランジスタの駆動を制御する同期整流コントローラであって、前記同期整流トランジスタのゲートに電気的に接続可能なゲート端子と、前記同期整流トランジスタのドレインに第１抵抗を介して電気的に接続可能なドレイン端子と、前記ドレイン端子に発生するドレイン端子電圧を負の第１閾値電圧と比較する第１コンパレータと、前記ドレイン端子電圧を前記第１閾値電圧よりも高い負の第２閾値電圧と比較する第２コンパレータと、前記第１コンパレータによる比較結果および前記第２コンパレータによる比較結果に基づいて前記同期整流トランジスタのオンオフ制御を行うドライバと、を備え、前記同期整流トランジスタがオンのときに、第２抵抗に応じて前記第１抵抗に電流が流れることによって前記ドレイン端子電圧に電圧が付加される、同期整流コントローラとしている。【選択図】図１

Description

本発明は、同期整流コントローラ、およびそれを備えた絶縁同期整流型ＤＣ／ＤＣコンバータに関する。

ＡＣ／ＤＣコンバータをはじめとする様々な電源回路に、絶縁型ＤＣ／ＤＣコンバータが利用される。絶縁型ＤＣ／ＤＣコンバータには、フライバックコンバータやＬＬＣコンバータなどが含まれる。

例えばフライバックコンバータには、ダイオード整流型のコンバータと同期整流型のコンバータとが含まれる（同期整流型のコンバータの一例は特許文献１参照）。ダイオード整流型のコンバータでは、ダイオードの順方向電圧とダイオードを流れる電流によってダイオードでの損失が発生する。一方、同期整流型のコンバータでは、同期整流トランジスタのオン抵抗と同期整流トランジスタを流れる電流によって同期整流トランジスタでの損失が発生し、損失をダイオード整流型に比べて大きく低減することが可能となる。

特開２００９−１５９７２１号公報

しかしながら、同期整流型のコンバータでは、同期整流トランジスタをターンオンすると、同期整流トランジスタに電流が流れ始めるが、電流が逆流する前に同期整流トランジスタをターンオフすることが望ましい。電流が逆流を開始するタイミング（すなわちゼロクロスのタイミング）よりも前に同期整流トランジスタのターンオフタイミングがどれだけの期間離れているかは逆流マージンと定義され、逆流マージンは適切に確保することが望まれる。

上記状況に鑑み、本発明は、逆流マージンを適切に確保することが可能となる同期整流コントローラ、およびそれを備えた絶縁同期整流型ＤＣ／ＤＣコンバータを提供することを目的とする。

本発明に係る同期整流コントローラは、
二次側に配置される同期整流トランジスタの駆動を制御する同期整流コントローラであって、
前記同期整流トランジスタのゲートに電気的に接続可能なゲート端子と、
前記同期整流トランジスタのドレインに第１抵抗を介して電気的に接続可能なドレイン端子と、
前記ドレイン端子に発生するドレイン端子電圧を負の第１閾値電圧と比較する第１コンパレータと、
前記ドレイン端子電圧を前記第１閾値電圧よりも高い負の第２閾値電圧と比較する第２コンパレータと、
前記第１コンパレータによる比較結果および前記第２コンパレータによる比較結果に基づいて前記同期整流トランジスタのオンオフ制御を行うドライバと、
を備え、
前記同期整流トランジスタがオンのときに、第２抵抗に応じて前記第１抵抗に電流が流れることによって前記ドレイン端子電圧に電圧が付加される構成としている（第１の構成）。

また、上記第１の構成において、前記第２抵抗の第１端は、前記ゲート端子に電気的に接続可能であり、前記第２抵抗の第２端は、前記第１抵抗と前記ドレイン端子との間に電気的に接続されることとしてもよい（第２の構成）。

また、上記第２の構成において、前記ゲート端子は、第３抵抗の第１端に接続可能であり、前記第３抵抗の第２端は、前記ゲートに接続され、前記第２抵抗の第１端は、前記ゲートと前記第３抵抗との間に電気的に接続されることとしてもよい（第３の構成）。

また、上記第３の構成において、前記ゲートと前記第３抵抗との間には、第１ツェナーダイオードのカソードが接続され、前記第１ツェナーダイオードのアノードは、前記第２抵抗の第１端に接続されることとしてもよい（第４の構成）。

また、上記第２の構成において、前記ゲート端子は、第３抵抗の第１端に接続可能であり、前記第３抵抗の第２端は、前記ゲートに接続され、前記第２抵抗の第１端は、前記第３抵抗と前記ゲート端子との間に接続されることとしてもよい（第５の構成）。

また、上記第２から第５のいずれかの構成において、前記第２抵抗の第２端は、第１ダイオードのアノードに接続され、前記第１ダイオードのカソードは、前記第１抵抗と前記ドレイン端子との間に接続されることとしてもよい（第６の構成）。

また、上記第１から第６のいずれかの構成において、前記第１抵抗と前記ドレイン端子との間には、外付け容量の第１端が接続されることとしてもよい（第７の構成）。

また、上記第１の構成において、前記第２抵抗の第１端に接続可能な抵抗端子と、
基準電圧が印加される第１入力端を有するエラーアンプと、
前記エラーアンプの出力端が接続される制御端と、前記エラーアンプの第２入力端とともに前記抵抗端子に接続される第１端と、を有するトランジスタと、
前記トランジスタに流れる電流に応じた電流を前記ドレイン端子を介して前記第１抵抗に流すカレントミラーと、をさらに備えることとしてもよい（第８の構成）。

また、本発明の別態様は、上記いずれかの構成である同期整流コントローラと、前記同期整流トランジスタと、前記第１抵抗と、前記第２抵抗と、を有する絶縁同期整流型ＤＣ／ＤＣコンバータである。

また、上記絶縁同期整流型ＤＣ／ＤＣコンバータは、ＬＬＣコンバータ、またはフライバックコンバータとすることが好適である。

本発明の同期整流コントローラによると、逆流マージンを適切に確保できる。

第１実施形態に係るＤＣ／ＤＣコンバータの回路図である。 第１実施形態に係る同期整流コントローラに含まれる分周器の一構成例を示す図である。 第１実施形態に係るＤＣ／ＤＣコンバータの動作例を示すタイミングチャートである。 同期整流トランジスタ周辺の比較例に係る構成を示す図である。 比較例に係る構成における同期整流トランジスタのオンオフ制御の一例を示すタイミングチャートである（軽負荷の場合）。 比較例に係る構成における同期整流トランジスタのオンオフ制御の一例を示すタイミングチャートである（重負荷の場合）。 同期整流トランジスタ周辺における第１実施形態に係る構成を示す図である。 負荷が重負荷である場合の比較例に係る構成および第１実施形態に係る構成における同期整流トランジスタのオンオフ制御の一例を示すタイミングチャートである。 同期整流トランジスタ周辺の第１実施形態の第１変形例に係る構成を示す図である。 負荷が重負荷である場合の第１実施形態に係る構成および第１変形例に係る構成における同期整流トランジスタのオンオフ制御の一例を示すタイミングチャートである。 同期整流トランジスタ周辺の第１実施形態の第２変形例に係る構成を示す図である。 負荷が重負荷である場合の第２変形例に係る構成における同期整流トランジスタのオンオフ制御の一例を示すタイミングチャートである。 同期整流トランジスタ周辺の第１実施形態の第３変形例に係る構成を示す図である。 同期整流トランジスタ周辺の第１実施形態の第４変形例に係る構成を示す図である。 第４変形例に係る構成におけるゲート電圧およびツェナーダイオードのアノード電圧の波形の一例を示すタイミングチャートである。 同期整流トランジスタ周辺の第２実施形態に係る構成を示す図である。 第３実施形態に係るＤＣ／ＤＣコンバータの回路図である。 第３実施形態に係るＤＣ／ＤＣコンバータの動作例を示すタイミングチャートである。

以下に本発明の一実施形態について図面を参照して説明する。

＜１．第１実施形態＞
まず、本発明の第１実施形態について説明する。第１実施形態は、本発明をＬＬＣコンバータに適用した一例である。
＜１−１．ＬＬＣコンバータの全体構成＞
図１は、第１実施形態に係るＤＣ／ＤＣコンバータ２００Ａの回路図である。ＤＣ／ＤＣコンバータ２００Ａは、ＬＬＣコンバータとしての絶縁同期整流型ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣコンバータ２００Ａは、入力端子Ｐ１に印加される入力電圧Ｖｉｎに基づいて出力電圧Ｖｏｕｔを生成して出力端子Ｐ２から出力する。

ＤＣ／ＤＣコンバータ２００Ａは、一次側の構成としてスイッチングトランジスタＭ１１，Ｍ１２、一次側コントローラ２０２Ａ、共振コンデンサＣｒ、およびトランスＴ１の一次巻線Ｗ１を有し、二次側の構成としてトランスＴ１の二次巻線Ｗ２１，Ｗ２２、第１同期整流トランジスタＭ２１、第２同期整流トランジスタＭ２２、出力コンデンサＣ１、抵抗Ｒ２１，Ｒ２２、および同期整流コントローラ３００Ａを有する。スイッチングトランジスタＭ１１，Ｍ１２は、ともにｎチャネルＭＯＳＦＥＴにより構成される。また、第１同期整流トランジスタＭ２１および第２同期整流トランジスタＭ２２も、ともにｎチャネルＭＯＳＦＥＴにより構成される。

スイッチングトランジスタＭ１１のドレインは、直流の入力電圧Ｖｉｎが印加される入力端子Ｐ１に接続される。スイッチングトランジスタＭ１１のソースは、スイッチングトランジスタＭ１２のドレインに接続される。スイッチングトランジスタＭ１２のソースは、グランドの印加端に接続される。スイッチングトランジスタＭ１１とスイッチングトランジスタＭ１２とが接続される接続ノードには、共振コンデンサＣｒの一端が接続される。共振コンデンサＣｒの他端は、一次巻線Ｗ１の一端に接続される。一次巻線Ｗ１の他端は、スイッチングトランジスタＭ１２のソースに接続される。

一次側コントローラ２０２Ａは、スイッチングトランジスタＭ１１，Ｍ１２のゲートに駆動信号を出力することでスイッチングトランジスタＭ１１，Ｍ１２をスイッチング制御する。

二次巻線Ｗ２１の一端は、第１同期整流トランジスタＭ２１のドレインに接続される。第１同期整流トランジスタＭ２１は、ボディダイオードＢＤ１を有する。第１同期整流トランジスタＭ２１のソースは、接地端子Ｐ３に接続される。接地端子Ｐ３は、グランドの印加端に接続される。

二次巻線Ｗ２１の他端は、二次巻線Ｗ２２の一端に接続される。二次巻線Ｗ２２の他端は、第２同期整流トランジスタＭ２２のドレインに接続される。第２同期整流トランジスタＭ２２は、ボディダイオードＢＤ２を有する。第２同期整流トランジスタＭ２２のソースは、接地端子Ｐ３に接続される。

二次巻線Ｗ２１と二次巻線Ｗ２２とが接続される接続ノードは、出力端子Ｐ２に接続される。出力端子Ｐ２と接地端子Ｐ３との間には、出力コンデンサＣ１が接続される。また、出力端子Ｐ２と接地端子Ｐ３との間には、抵抗Ｒ２１と抵抗Ｒ２２とが直列に接続される。抵抗Ｒ２１と抵抗Ｒ２２とが接続される接続ノードには、ＦＢ（フィードバック）回路２０６が接続される。

ＦＢ回路２０６は、例えばシャントレギュレータ等を有し、出力電圧Ｖｏｕｔを抵抗Ｒ２１，Ｒ２２により分圧した後の電圧と、所定の目標電圧との誤差に応じた電流でフォトカプラ２０４の発光素子を駆動する。フォトカプラ２０４の受光素子には、誤差に応じたフィードバック電流Ｉｆｂが流れる。一次側コントローラ２０２ＡのＦＢ（フィードバック）ピンには、フィードバック電流Ｉｆｂに応じたフィードバック信号Ｖｆｂが発生し、一次側コントローラ２０２Ａは、フィードバック信号Ｖｆｂに基づいてスイッチングトランジスタＭ１１，Ｍ１２を駆動する。

同期整流コントローラ３００Ａは、セレクタ３０１と、分周器３０２と、フリップフロップ３０３と、第１コンパレータ３０４と、第２コンパレータ３０５と、セレクタ３０６と、第１ドライバＤｒ２１と、第２ドライバＤｒ２２と、を一つの半導体パッケージに収めて有する。

また、同期整流コントローラ３００Ａは、外部との電気的接続を確立するための第１ドレイン端子Ｄ２１、第１ゲート端子Ｇ２１、第１ソース端子Ｓ２１、第２ドレイン端子Ｄ２２、第２ゲート端子Ｇ２２、および第２ソース端子Ｓ２２を有する。

第１同期整流トランジスタＭ２１のドレインは、抵抗ＲＤ２１の第１端に接続される。抵抗ＲＤ２１の第２端は、第１ドレイン端子Ｄ２１に接続される。第１ドレイン端子Ｄ２１は、セレクタ３０１の入力端３０１Ａにおける一方の端子に接続される。第２同期整流トランジスタＭ２２のドレインは、抵抗ＲＤ２２の第１端に接続される。抵抗ＲＤ２２の第２端は、第２ドレイン端子Ｄ２２に接続される。第２ドレイン端子Ｄ２２は、入力端３０１Ａにおける他方の端子に接続される。セレクタ３０１の出力端子３０１Ｂは、第１コンパレータ３０４、第２コンパレータ３０５それぞれの反転入力端（−）に接続される。セレクタ３０１は、第１ドレイン端子Ｄ２１から出力端３０１Ｂへの経路の導通と、第２ドレイン端子Ｄ２２から出力端３０１Ｂへの経路の導通とを切替える。すなわち、セレクタ３０１は、第１ドレイン端子Ｄ２１の第１ドレイン端子電圧ＶＤＴ２１と第２ドレイン端子Ｄ２２の第２ドレイン端子電圧ＶＤＴ２２のいずれを、第１コンパレータ３０４、および第２コンパレータ３０５の検出対象とするかを選択する。

第１コンパレータ３０４の非反転入力端（＋）には、負の第１閾値電圧ＶｔｈＡが印加される。セレクタ３０６の出力端３０６Ｂが第１閾値電圧ＶｔｈＡの基準電位となる。セレクタ３０６の入力端３０６Ａにおける一方の端子は、第１ソース端子Ｓ２１に接続され、入力端３０６Ａにおける他方の端子は、第２ソース端子Ｓ２２に接続される。セレクタ３０６により第１ソース端子Ｓ２１と出力端３０６Ｂが導通した場合、第１閾値電圧ＶｔｈＡは、第１ソース端子Ｓ２１の電位が基準となり、セレクタ３０６により第２ソース端子Ｓ２２と出力端３０６Ｂが導通した場合、第１閾値電圧ＶｔｈＡは、第２ソース端子Ｓ２２の電位が基準となる。第１コンパレータ３０４の出力端は、フリップフロップ３０３のセット端子に接続される。

第１コンパレータ３０４は、スイッチングトランジスタＭ１１，Ｍ１２のターンオンによりドレイン端子電圧ＶＤＴ２１，ＶＤＴ２２が負電圧に低下したことを、ドレイン端子電圧ＶＤＴ２１，ＶＤＴ２２が第１閾値電圧ＶｔｈＡ（例えば−２００ｍＶ）より低くなったことで検出する。このとき、第１コンパレータ３０４は、オン信号Ｓｏｎをアサートする。アサートされたオン信号Ｓｏｎによって第１同期整流トランジスタＭ２１，第２同期整流トランジスタＭ２２はターンオンされる。

第２コンパレータ３０５の非反転入力端（＋）には、第１閾値電圧ＶｔｈＡよりも高い負の第２閾値電圧ＶｔｈＢが印加される。セレクタ３０６の出力端３０６Ｂが第２閾値電圧ＶｔｈＢの基準電位となる。セレクタ３０６により第１ソース端子Ｓ２１と出力端３０６Ｂが導通した場合、第２閾値電圧ＶｔｈＢは、第１ソース端子Ｓ２１の電位が基準となり、セレクタ３０６により第２ソース端子Ｓ２２と出力端３０６Ｂが導通した場合、第２閾値電圧ＶｔｈＢは、第２ソース端子Ｓ２２の電位が基準となる。第２コンパレータ３０５の出力端は、フリップフロップ３０３のリセット端子に接続される。第２コンパレータ３０５は、オンとされた第１同期整流トランジスタＭ２１、第２同期整流トランジスタＭ２２により流れる電流Ｉｓ１，Ｉｓ２が実質的にゼロとなるゼロカレントを、ドレイン端子電圧ＶＤＴ２１，ＶＤＴ２２が第２閾値電圧ＶｔｈＢ（例えば−６ｍＶ）より高くなったことで検出する。このとき、第２コンパレータ３０５は、オフ信号Ｓｏｆｆをアサートする。アサートされたオフ信号Ｓｏｆｆによって第１同期整流トランジスタＭ２１，第２同期整流トランジスタＭ２２はターンオフされる。

第２閾値電圧ＶｔｈＢが第１ソース端子Ｓ２１の電位を基準としていることにより、第１同期整流トランジスタＭ２１がオンのときにグランドと第１同期整流トランジスタＭ２１との間に寄生するインピーダンスの影響を受けないソースを基準としたドレイン端子電圧ＶＤＴ２１を検出に利用できる。同様に、第２閾値電圧ＶｔｈＢが第２ソース端子Ｓ２２の電位を基準としていることにより、第２同期整流トランジスタＭ２２がオンのときにグランドと第２同期整流トランジスタＭ２２との間に寄生するインピーダンスの影響を受けないソースを基準としたドレイン端子電圧ＶＤＴ２２を検出に利用できる。

フリップフロップ３０３のＱ出力端子は、分周器３０２の入力端に接続される。分周器３０２は、例えば図２に示す構成であり、Ｄフリップフロップ３０２Ａと、インバータ３０２Ｂと、を有する。Ｄフリップフロップ３０２Ａのクロック端子に、フリップフロップ３０３からのＱ出力信号ＳＱが入力される。Ｄフリップフロップ３０２ＡのＱ出力端子には、インバータ３０２Ｂの入力端が接続される。インバータ３０２Ｂの出力端は、Ｄフリップフロップ３０２ＡのＤ入力端子に接続される。

このような構成により、Ｑ出力信号ＳＱのＨｉｇｈからＬｏｗへの立下りタイミングごとに、Ｄフリップフロップ３０２ＡのＱ出力端子から出力される分周器出力信号Ｓｆは、ＨｉｇｈとＬｏｗが切替わる。分周器３０２は、入力されるＱ出力信号ＳＱの周期を２倍として分周器出力信号Ｓｆを出力する。

分周器出力信号Ｓｆは、セレクタ３０１に出力される。セレクタ３０１は、分周器出力信号Ｓｆのレベルに応じて、入力端３０１Ａと出力端３０１Ｂとの間の切替え、および入力端３０１Ｄと出力端３０１Ｃとの切替えを行う。入力端３０１Ｄは、フリップフロップ３０３のＱ出力端子に接続される。

出力端３０１Ｃにおける一方の端子は、第１ドライバＤｒ２１の入力端に接続される。第１ドライバＤｒ２１の出力端は、第１ゲート端子Ｇ２１に接続される。第１ゲート端子Ｇ２１は、抵抗ＲＧ２１の第１端に接続される。抵抗ＲＧ２１の第２端は、第１同期整流トランジスタＭ２１のゲートに接続される。ダイオードＤＧ２１のカソードは、抵抗ＲＧ２１の第１端に接続される。ダイオードＤＧ２１のアノードは、抵抗ＲＧ２１の第２端に接続される。

第１ドライバＤｒ２１は、入力される信号のレベルに応じてレベルを切替えたゲート端子電圧ＧＴ２１を出力する。ゲート端子電圧ＧＴ２１が急峻に立ち上がる際には、抵抗ＲＧ２１によって第１同期整流トランジスタＭ２１のゲートに印加されるゲート電圧ＶＧ２１は緩やかに立ち上がる。ゲート端子電圧ＧＴ２１が急峻に立ち下がる際には、ダイオードＤＧ２１によってゲート電圧ＶＧ２１も急峻に立ち下がる。

出力端３０１Ｃにおける他方の端子は、第２ドライバＤｒ２２の入力端に接続される。第２ドライバＤｒ２２の出力端は、第２ゲート端子Ｇ２２に接続される。第２ゲート端子Ｇ２２は、抵抗ＲＧ２２の第１端に接続される。抵抗ＲＧ２２の第２端は、第２同期整流トランジスタＭ２２のゲートに接続される。ダイオードＤＧ２２のカソードは、抵抗ＲＧ２２の第１端に接続される。ダイオードＤＧ２２のアノードは、抵抗ＲＧ２２の第２端に接続される。

第２ドライバＤｒ２２は、入力される信号のレベルに応じてレベルを切替えたゲート端子電圧ＧＴ２２を出力する。ゲート端子電圧ＧＴ２２が急峻に立ち上がる際には、抵抗ＲＧ２２によって第２同期整流トランジスタＭ２２のゲートに印加されるゲート電圧ＶＧ２２は緩やかに立ち上がる。ゲート端子電圧ＧＴ２２が急峻に立ち下がる際には、ダイオードＤＧ２２によってゲート電圧ＶＧ２２も急峻に立ち下がる。

セレクタ３０１により、フリップフロップ３０３のＱ出力端から第１ドライバＤｒ２１までの経路の導通と、上記Ｑ出力端から第２ドライバＤｒ２２までの経路の導通と、が切替えられる。

また、分周器出力信号Ｓｆは、セレクタ３０６にも出力される。セレクタ３０６は、分周器出力信号Ｓｆのレベルに応じて、入力端３０６Ａと出力端３０６Ｂとの間の導通の切替えを行う。

なお、本実施形態では、抵抗ＲＧＤ２１の第１端が抵抗ＲＧ２１の第２端と第１同期整流トランジスタＭ２１のゲートとの間に接続され、抵抗ＲＧＤ２１の第２端が抵抗ＲＤ２１の第２端と第１ドレイン端子Ｄ２１との間に接続される。また、抵抗ＲＧＤ２２の第１端が抵抗ＲＧ２２の第２端と第２同期整流トランジスタＭ２２のゲートとの間に接続され、抵抗ＲＧＤ２２の第２端が抵抗ＲＤ２２の第２端と第２ドレイン端子Ｄ２２との間に接続される。このような抵抗ＲＧＤ２１，ＲＧＤ２２を設ける理由については後述する。

＜１−２．ＬＬＣコンバータの基本的な動作＞
次に、このように構成されたＤＣ／ＤＣコンバータ２００Ａの動作について図３に示すタイミングチャートを用いて説明する。なお、図３は、負荷電流の一例の場合である。また、図３に示すドレイン端子電圧ＶＤＴ２１，ＶＤＴ２２は、便宜上、波形を概略的に示しており、より具体的な波形については後に説明する。

タイミングｔ０の手前で、分周器出力信号ＳｆはＬｏｗであり、セレクタ３０１により、検出対象として第２ドレイン端子Ｄ２２のドレイン端子電圧ＶＤＴ２２、Ｑ出力信号ＳＱの出力先として第２ドライバＤｒ２２がそれぞれ選択されている。また、セレクタ３０６により、第１閾値電圧ＶｔｈＡおよび第２閾値電圧ＶｔｈＢの基準電位として、第２ソース端子Ｓ２２の電位が選択される。

そして、タイミングｔ０において、スイッチングトランジスタＭ１１がターンオンされると、第２同期整流トランジスタＭ２２のボディダイオードＢＤ２を介して電流Ｉｓ２が流れ始め、ドレイン端子電圧ＶＤＴ２２が負電圧に低下したことが第１コンパレータ３０４により検出され、オン信号Ｓｏｎがアサートされる。これにより、Ｑ出力信号ＳＱはＨｉｇｈに切替えられ、第２ドライバＤｒ２２によりゲート端子電圧ＧＴ２２がオンレベルとなり、タイミングｔ１で第２同期整流トランジスタＭ２２がターンオンされる。従って、電流Ｉｓ２は、第２同期整流トランジスタＭ２２をソースからドレイン側へ流れ始める。

電流Ｉｓ２は共振電流であり、正弦波状となる。そして、タイミングｔ２において、電流Ｉｓ２がゼロカレントとなったことがドレイン端子電圧ＶＤＴ２２に基づき第２コンパレータ３０５により検出され、オフ信号Ｓｏｆｆがアサートされる。これにより、Ｑ出力信号ＳＱはＬｏｗに切替えられ、ゲート端子電圧ＧＴ２２はオフレベルとなり、第２同期整流トランジスタＭ２２はターンオフされる。このとき、分周器出力信号ＳｆはＨｉｇｈに切替えられる。これにより、セレクタ３０１により、検出対象として第１ドレイン端子Ｄ２１のドレイン端子電圧ＶＤＴ２１、Ｑ出力信号ＳＱの出力先として第１ドライバＤｒ２１がそれぞれ選択される。また、セレクタ３０６により、第１閾値電圧ＶｔｈＡおよび第２閾値電圧ＶｔｈＢの基準電位として、第１ソース端子Ｓ２１の電位が選択される。

なお、ターンオフされた第２同期整流トランジスタＭ２２においては、ボディダイオードＢＤ２を介して電流Ｉｓ２は流れ続け、タイミングｔ３にて電流Ｉｓ２は流れなくなる。

そして、タイミングｔ４において、スイッチングトランジスタＭ１２がターンオンされると、第１同期整流トランジスタＭ２１のボディダイオードＢＤ１を介して電流Ｉｓ１が流れ始め、ドレイン端子電圧ＶＤＴ２１が負電圧に低下したことが第１コンパレータ３０４により検出され、オン信号Ｓｏｎがアサートされる。これにより、Ｑ出力信号ＳＱはＨｉｇｈに切替えられ、第１ドライバＤｒ２１によりゲート端子電圧ＧＴ２１がオンレベルとなり、タイミングｔ５で第１同期整流トランジスタＭ２１がターンオンされる。従って、電流Ｉｓ１は、第１同期整流トランジスタＭ２１をソースからドレイン側へ流れ始める。

電流Ｉｓ１は共振電流であり、正弦波状となる。そして、タイミングｔ６において、電流Ｉｓ１がゼロカレントとなったことがドレイン端子電圧ＶＤＴ２１に基づき第２コンパレータ３０５により検出され、オフ信号Ｓｏｆｆがアサートされる。これにより、Ｑ出力信号ＳＱはＬｏｗに切替えられ、ゲート端子電圧ＧＴ２１はオフレベルとなり、第１同期整流トランジスタＭ２１はターンオフされる。このとき、分周器出力信号ＳｆはＬｏｗに切替えられる。これにより、セレクタ３０１により、検出対象として第２ドレイン端子Ｄ２２のドレイン端子電圧ＶＤＴ２２、Ｑ出力信号ＳＱの出力先として第２ドライバＤｒ２２がそれぞれ選択される。また、セレクタ３０６により、第１閾値電圧ＶｔｈＡおよび第２閾値電圧ＶｔｈＢの基準電位として、第２ソース端子Ｓ２２の電位が選択される。

なお、ターンオフされた第１同期整流トランジスタＭ２１においては、ボディダイオードＢＤ１を介して電流Ｉｓ１は流れ続け、タイミングｔ７にて電流Ｉｓ１は流れなくなる。以降は、同様の繰り返し動作となる。

＜１−３．比較例について＞
ここで、本実施形態に係る構成と比較するための比較例における同期整流トランジスタのオンオフ制御について説明する。図４は、同期整流トランジスタＭ周辺の比較例に係る構成を示す。なお、同期整流トランジスタＭ２１，Ｍ２２（図１）のいずれについても図４の構成は共通であるので、図４において構成要素の符号から“２１”“２２”等の数字は省略している。また、図４において、同期整流コントローラ３００Ａが有するドレイン端子Ｄ、ゲート端子Ｇ、およびソース端子Ｓを示している。また、比較例に係る図４の構成では、本実施形態に係る構成との相違として、抵抗ＲＧＤ（図１のＲＧＤ２１，ＲＧＤ２２）を設けていない。

図５は、図４に示す比較例に係る構成における同期整流トランジスタＭのオンオフ制御の一例を示すタイミングチャートである。なお、図５は、負荷が軽負荷である場合の挙動を示す。図５では、上段から順に、電流Ｉｓ、ドレイン端子電圧ＶＤＴ、およびゲート端子電圧ＧＴを示す。

ここで、図４に示すように、ドレイン端子Ｄに接続される端子容量ＣＴが同期整流コントローラ３００Ａには内蔵される。これにより、抵抗ＲＤと端子容量ＣＴから構成されて同期整流トランジスタＭのドレイン電圧を入力、ドレイン端子電圧ＶＤＴを出力とするＲＣ回路（ローパスフィルタ）が形成される。

抵抗ＲＤが小さい場合は、図５において破線で示すように、タイミングｔ１０にて、ドレイン端子電圧ＶＤＴは比較的に急峻に負電圧に立ち下り、電流Ｉｓが流れ始める。ドレイン端子電圧ＶＤＴが立ち下って第１閾値電圧ＶｔｈＡ（図１）より低くなったことが検出されると、ゲート端子電圧ＧＴ（破線）はＨｉｇｈレベルに立ち上げられる。これにより、同期整流トランジスタＭはターンオンされる。

その後、電流Ｉｓはゼロに近づくので、ドレイン端子電圧ＶＤＴは０Ｖへ向かって上昇し、タイミングｔ１１にてドレイン端子電圧ＶＤＴが第２閾値電圧ＶｔｈＢ（図１）より高くなると、ゲート端子電圧ＧＴはＬｏｗレベルに立ち下げられる。これにより、同期整流トランジスタＭはターンオフされる。

このように抵抗ＲＤが小さく、負荷が軽負荷である場合、同期整流トランジスタＭはターンオン後にすぐにターンオフされてしまい、その後、電流Ｉｓは同期整流トランジスタＭのボディダイオードＢＤを流れるので、損失が大きくなってしまう。

そこで、抵抗ＲＤを大きくすると、図５に実線で示すようにドレイン端子電圧ＶＤＴは比較的緩やかに負電圧に立ち下る。これにより、タイミングｔ１１よりも後のタイミングｔ１２にてドレイン端子電圧ＶＤＴの立ち下がりが検出され、ゲート端子電圧ＧＴ（実線）は立ち上げられ、同期整流トランジスタＭはターンオンされる。

タイミングｔ１２以降は電流Ｉｓは上昇してから下降するので、ドレイン端子電圧ＶＤＴは負電圧を維持され、タイミングｔ１３にてドレイン端子電圧ＶＤＴが第２閾値電圧ＶｔｈＢより高くなったことが検出され、ゲート端子電圧ＧＴは立ち下げられる。これにより、同期整流トランジスタＭはターンオフされる。

このように、抵抗ＲＤを大きくすれば、負荷が軽負荷の場合でも、同期整流トランジスタＭのターンオフタイミングが適正化され、損失を抑えることができる。

一方、図６は、負荷が重負荷である場合の図４に示す比較例に係る構成における同期整流トランジスタＭのオンオフ制御の一例を示すタイミングチャートである。

抵抗ＲＤが小さい場合は、図６において破線で示すように、タイミングｔ２０にて、ドレイン端子電圧ＶＤＴは比較的に急峻に負電圧に立ち下り、電流Ｉｓが流れ始める。ドレイン端子電圧ＶＤＴが立ち下って第１閾値電圧ＶｔｈＡ（図１）より低くなったことが検出されると、ゲート端子電圧ＧＴ（破線）はＨｉｇｈレベルに立ち上げられる。これにより、同期整流トランジスタＭはターンオンされる。すると、ドレイン端子電圧ＶＤＴは０Ｖ側に急峻に近づいてから、上昇後に下降する電流Ｉｓに応じて負電圧を推移し、タイミングｔ２２にてドレイン端子電圧ＶＤＴは第２閾値電圧ＶｔｈＢより高くなる。すると、ゲート端子電圧ＧＴ（破線）はＬｏｗレベルに立ち下げられる。これにより、同期整流トランジスタＭはターンオフされる。

一方、抵抗ＲＤが大きい場合は、図６において実線で示すようにドレイン端子電圧ＶＤＴは比較的緩やかに負電圧に立ち下る。これにより、タイミングｔ２０よりも後のタイミングｔ２１にてドレイン端子電圧ＶＤＴの立ち下がりが検出され、ゲート端子電圧ＧＴ（実線）は立ち上げられ、同期整流トランジスタＭはターンオンされる。すると、ドレイン端子電圧ＶＤＴは、上昇後に下降する電流Ｉｓに応じて負電圧を推移し、タイミングｔ２３にてドレイン端子電圧ＶＤＴは第２閾値電圧ＶｔｈＢより高くなる。すると、ゲート端子電圧ＧＴ（実線）はＬｏｗレベルに立ち下げられる。これにより、同期整流トランジスタＭはターンオフされる。

このように、抵抗ＲＤを大きくした場合、先述したように負荷が軽負荷である場合は有利であるが、負荷が重負荷である場合は、同期整流トランジスタＭがターンオフするタイミングが電流Ｉｓの逆流が開始されるタイミング（すなわちゼロクロスタイミング）に近づいてしまう。すなわち、逆流マージンが減少してしまう。

＜１−４．本実施形態について＞
図７は、同期整流トランジスタＭ周辺における本実施形態に係る構成を示す。図７の図４（比較例）との相違は、抵抗ＲＧＤ（図１のＲＧＤ２１，ＲＧＤ２２）を設けていることである。

図８は、負荷が重負荷である場合の図４に示す比較例に係る構成および図７に示す本実施形態に係る構成における同期整流トランジスタＭのオンオフ制御の一例を示すタイミングチャートである。

抵抗ＲＤを大きくすると、負荷が重負荷である場合、抵抗ＲＧＤを設けない比較例（図４）においては、先述した図６（実線）と同様に図８に破線で示す波形となり、逆流マージンは減少してしまう。一方、抵抗ＲＧＤを設ける本実施形態（図７）であれば、抵抗ＲＤを大きくすると、負荷が重負荷である場合、図８に示すタイミングｔ３１にてドレイン端子電圧ＶＤＴの立ち下りが検出されてゲート端子電圧ＧＴ（実線）が立ち上げられて同期整流トランジスタＭがターンオンされるのは、比較例（破線）と同様である。しかしながら、同期整流トランジスタＭがターンオンされると、本実施形態（図７）では、ドレイン端子電圧ＶＤＴにはゲート電圧ＶＧを抵抗ＲＧＤおよび抵抗ＲＤによって分圧した電圧が付加される。これにより、図８の実線で示すドレイン端子電圧ＶＤＴは、比較例に係るドレイン端子電圧ＶＤＴ（破線）よりも０Ｖ側を推移し、タイミングｔ３３よりも前のタイミングｔ３２にて第２閾値電圧ＶｔｈＢより高くなる。ここで、ゲート端子電圧ＧＴ（実線）は立ち下げられ、同期整流トランジスタＭはターンオフされる。

従って、本実施形態のように抵抗ＲＧＤを設ける構成であれば、抵抗ＲＤを大きくすれば、負荷が重負荷である場合に、同期整流トランジスタＭのターンオフタイミングを電流Ｉｓの逆流が開始されるタイミングよりも、より前とすることができる。すなわち、逆流マージンを適切に確保することができる。さらに言えば、本実施形態であれば、抵抗ＲＤを大きくすることで、軽負荷における同期整流トランジスタＭのターンオフタイミングの適正化と、重負荷における逆流マージンの確保を両立できる。

なお、本実施形態において、同期整流トランジスタＭがオンのときにゲート電圧ＶＧを抵抗ＲＧＤ，ＲＤによって分圧することでドレイン端子電圧ＶＤＴに電圧を付加することは、抵抗ＲＧＤに応じた電流を抵抗ＲＤに流すことによりドレイン端子電圧ＶＤＴに電圧を付加することに相当する。

＜１−５．第１変形例＞
図９は、本実施形態の第１変形例に係る構成を示す。図９の構成の先述した図７の構成との相違は、抵抗ＲＧＤの第１端が抵抗ＲＧの第１端とゲート端子Ｇとの間に接続されることである。

先述した図７の構成で抵抗ＲＤを大きくして負荷が重負荷である場合の図１０に示すタイミングチャートのように、ドレイン端子電圧ＶＤＴが緩やかに立ち下がったことがタイミングｔ４１にて検出されると、ゲート端子電圧ＧＴが立ち上げられる。このとき、ゲート電圧ＶＧは、図１０に示すように、抵抗ＲＧによって比較的に緩やかに立ち上がる。従って、図７の構成であれば、緩やかに立ち上がるゲート電圧ＶＧが抵抗ＲＧＤ，ＲＤによって分圧されることでドレイン端子電圧ＶＤＴに電圧が付加されるので、図１０に実線で示すように、ドレイン端子電圧ＶＤＴは緩やかに０Ｖ側へ近づけられる。

一方、第１変形例に係る図９の構成の場合、タイミングｔ４１にて急峻に立ち上がるゲート端子電圧ＧＴが抵抗ＲＧＤ，ＲＤによって分圧されるので、図１０で破線にて示すように、ドレイン端子電圧ＶＤＴは急峻に０Ｖ側へ近づけられる。これにより、図１０で破線にて示すように、ドレイン端子電圧ＶＤＴにオーバーシュートが生じ、ドレイン端子電圧ＶＤＴが第２閾値電圧ＶｔｈＢより高くなり、ターンオンされた同期整流トランジスタＭが即時にターンオフされてしまう虞がある。

このように、逆流マージンを確保する効果は第１変形例でも得ることができるが、同期整流トランジスタＭが誤ってターンオフされることを抑制するには、先述した図７に示す構成を採用することが望ましい。

＜１−６．第２変形例＞
図１１は、本実施形態の第２変形例に係る構成を示す。図１１の構成の先述した図７の構成との相違は、ダイオードＤＧＤを設けることである。具体的には、ダイオードＤＧＤのアノードは、抵抗ＲＧＤの第２端に接続され、ダイオードＤＧＤのカソードは、抵抗ＲＤの第２端とドレイン端子Ｄとの間に接続される。

このような構成によれば、図１２に示すタイミングチャートにおける一点鎖線で示す範囲、すなわち同期整流トランジスタＭはオフであってドレイン端子電圧ＶＤＴが０Ｖ以上であるときに、図１１に破線で示す抵抗ＲＧＤを流れる電流をダイオードＤＧＤによって抑制することができる。従って、抵抗ＲＧＤによる電力消費を低減することができる。

なお、同様の目的で、先述した図９（第１変形例）の構成における抵抗ＲＧＤに対して、ダイオードを上記と同様に設けてもよい。

＜１−７．第３変形例＞
図１３は、本実施形態の第３変形例に係る構成を示す。図１３に示すように、抵抗ＲＤを含むＲＣ回路（ローパスフィルタ）を構成する容量としては、同期整流コントローラ３００Ａに内蔵される端子容量ＣＴに加えて、抵抗ＲＤの第２端とドレイン端子Ｄとの間に一端を接続される外付け容量ＣＤを追加してもよい。なお、図１３の構成において、端子容量ＣＴが設けられない構成もとりうる。

＜１−８．第４変形例＞
図１４は、本実施形態の第４変形例に係る構成を示す。図１４に示す構成では、先述した図７の構成との相違として、ツェナーダイオードＺＤを設けている。具体的には、ツェナーダイオードＺＤのアノードは、抵抗ＲＧＤの第１端に接続され、ツェナーダイオードＺＤのカソードは、同期整流トランジスタＭのゲートと抵抗ＲＧの第２端との間に接続される。

このような図１４の構成におけるゲート電圧ＶＧと、ツェナーダイオードＺＤのアノード電圧ＶＡの波形の一例を図１５に示す。図１５に示すように、ゲート端子電圧ＧＴの立ち上りによってタイミングｔ５０にてゲート電圧ＶＧが立ち上がりを開始し、タイミングｔ５２でゲート電圧ＶＧが例えば１２Ｖに達するとする。このとき、ツェナーダイオードＺＤのツェナー電圧が例えば５Ｖである場合、ゲート電圧ＶＧが５Ｖに達するタイミングｔ５１にてアノード電圧ＶＡは立ち上りを開始する。そして、タイミングｔ５２にてアノード電圧は、１２Ｖから５Ｖを差し引いた７Ｖに達する。

このように、抵抗ＲＧＤと抵抗ＲＤとで分圧するアノード電圧ＶＡの立ち上り開始タイミングをｔ５０からｔ５１へ遅らせることができる。

＜２．第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態は、先述の第１実施形態の変形例であり、具体的には同期整流コントローラの構成が第１実施形態と異なっている。

図１６は、第２実施形態に係る同期整流コントローラ３００Ａ’を含めた同期整流トランジスタＭ周辺の構成を示す図である。図１６に示すように、本実施形態に係る同期整流コントローラ３００Ａ’は、ドレイン端子Ｄおよびゲート端子Ｇに加えて外付けの抵抗ＲＲを接続するための抵抗端子Ｒを有する。

また、同期整流コントローラ３００Ａ’は、ドライバＤｒと、エラーアンプＥＡと、ｎチャネルＭＯＳＦＥＴで構成されるトランジスタＮＭと、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰＭ１，ＰＭ２から構成されるカレントミラーＣＭと、を有する。エラーアンプＥＡの非反転入力端（＋）には基準電圧Ｖｒｅｆが印加される。エラーアンプＥＡの出力端は、トランジスタＮＭのゲートに接続される。トランジスタＮＭのソースは、エラーアンプＥＡの反転入力端（−）に接続されるとともに、抵抗端子Ｒに接続される。抵抗端子Ｒには、外付けの抵抗ＲＲの第１端が接続される。

トランジスタＰＭ１のドレインは、トランジスタＮＭのドレインに接続される。トランジスタＰＭ２のドレインは、ドレイン端子Ｄに接続される。

このような本実施形態に係る構成の動作について述べると、まず、同期整流トランジスタＭがオフのときに同期整流トランジスタＭのドレインが急峻に負電圧に立ち下がると、先述した第１実施形態と同様に、抵抗ＲＤと端子容量ＣＴによるローパスフィルタによってドレイン端子電圧ＶＤＴは緩やかに立ち下がる。そして、ドレイン端子電圧ＶＤＴが第１閾値電圧ＶｔｈＡより低くなると、ドライバＤｒによってゲート端子電圧ＧＴがＨｉｇｈに立ち上げられ、同期整流トランジスタＭがターンオンされる。

ゲート端子電圧ＧＴが立ち上げられると、エラーアンプＥＡが有効となり、エラーアンプＥＡの出力によりトランジスタＮＭを駆動することで、トランジスタＮＭのソース電圧Ｖｓは、基準電圧Ｖｒｅｆと一致するように制御される。従って、ソース電圧Ｖｓと抵抗ＲＲによってトランジスタＮＭには一定の電流ＩＭ１が流れる。そして、カレントミラーＣＭにより電流ＩＭ１に応じた電流ＩＭ２がトランジスタＰＭ２を流れる。

従って、抵抗ＲＤを流れる電流ＩＭ２によってドレイン端子電圧ＶＤＴに電圧が付加される。よって、先述の第１実施形態と同様に、ドレイン端子電圧ＶＤＴが第２閾値電圧ＶｔｈＢより高くなってゲート端子電圧ＧＴがＬｏｗに立ち下げられるタイミング（同期整流トランジスタＭのオフタイミング）を早めることができ、逆流マージンを確保できる。

＜３．第３実施形態＞
本発明は、以上の実施形態で例示したＬＬＣコンバータのみではなく、フライバックコンバータに適用することも可能である。図１７は、第３実施形態に係るＤＣ／ＤＣコンバータ５００の回路図である。ＤＣ／ＤＣコンバータ５００は、フライバックコンバータとしての絶縁同期整流型ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣコンバータ５００は、入力端子Ｐ１１に印加される入力電圧Ｖｉｎに基づいて出力電圧Ｖｏｕｔを生成して出力端子Ｐ１２から出力する。

ＤＣ／ＤＣコンバータ５００は、一次側の構成として、トランスＴ１０に含まれる一次巻線Ｗ１０１、スイッチングトランジスタＭ１、および一次側コントローラ４０１を有し、二次側の構成として、トランスＴ１０に含まれる二次巻線Ｗ１０２、出力コンデンサＣｏ、同期整流トランジスタＭ２、同期整流コントローラ４０２、抵抗ＲＤ、および抵抗ＲＧＤを有する。

直流の入力電圧Ｖｉｎが印加される入力端子Ｐ１１は、一次巻線Ｗ１０１の第１端に接続される。一次巻線Ｗ１０１の第２端は、スイッチングトランジスタＭ１のドレインに接続される。スイッチングトランジスタＭ１のソースは、グランドの印加端に接続される。

二次巻線Ｗ１０２の第１端は、出力端子Ｐ２に接続される。二次巻線Ｗ１０２の第２端は、同期整流トランジスタＭ２のドレインに接続される。同期整流トランジスタＭ２のソースは、グランドの印加端に接続される。出力コンデンサＣｏは、出力端子Ｐ１２とグランドの印加端との間に接続される。

抵抗ＲＤの第１端は、同期整流トランジスタＭ２のドレインに接続される。抵抗ＲＤの第２端は、同期整流コントローラ４０２のドレイン端子Ｄに接続される。同期整流トランジスタＭ２のゲートは、同期整流コントローラ４０２のゲート端子Ｇに接続される。抵抗ＲＧＤの第１端は、同期整流トランジスタＭ２のゲートとゲート端子Ｇとの間に接続される。抵抗ＲＧＤの第２端は、抵抗ＲＤの第２端とドレイン端子Ｄとの間に接続される。

このような構成のＤＣ／ＤＣコンバータ５００における動作について、図１８に示すタイミングチャートを用いて説明する。図１８には、上段より順にスイッチングトランジスタＭ１のゲートに一次側コントローラ４０１から印加させるゲート電圧Ｇ１、スイッチングトランジスタＭ１に流れる１次側電流Ｉ１、同期整流トランジスタＭ２に流れる２次側電流Ｉ２、ドレイン端子電圧ＶＤＴ、および同期整流トランジスタＭ２のゲートに同期整流コントローラ４０２から印加させるゲート電圧Ｇ２を示す。

まず、タイミングｔ６０にてゲート電圧Ｇ１がＨｉｇｈに立ち上げられてスイッチングトランジスタＭ１がターンオンされると、１次側電流Ｉ１が流れ始めて時間とともに増加する。このとき、ドレイン端子電圧ＶＤＴは出力電圧Ｖｏｕｔよりも高い電圧であり、２次側電流Ｉ２は流れない。

そして、タイミングｔ６１にてゲート電圧Ｇ１がＬｏｗに立ち下げられてスイッチングトランジスタＭ１がターンオフされると、１次側電流Ｉ１は流れなくなり、ドレイン端子電圧ＶＤＴは負電圧に立ち下がり、同期整流トランジスタＭ２のボディダイオードＢＤＭに２次側電流Ｉ２が流れ始めて時間とともに減少する。

ドレイン端子電圧ＶＤＴが第１閾値電圧ＶｔｈＡ（例えば−１００ｍＶ）より低くなったことが同期整流コントローラ４０２によって検出されると、ゲート電圧Ｇ２がＨｉｇｈに立ち上げられて同期整流トランジスタＭ２がターンオンされる。

これにより、抵抗ＲＧＤを仮に設けない場合は、図１８で実線にて示すようにドレイン端子電圧ＶＤＴは０Ｖ側へ近づいてから時間とともに上昇する。そして、タイミングｔ６３にてドレイン端子電圧ＶＤＴが第２閾値電圧ＶｔｈＢ（例えば−６ｍＶ）より高くなったことが同期整流コントローラ４０２によって検出されると、ゲート電圧Ｇ２がＬｏｗに立ち下げられて同期整流トランジスタＭ２がターンオフされる。

一方、本実施形態のように抵抗ＲＧＤを設ける構成であれば、タイミングｔ６１にて同期整流トランジスタＭ２がターンオンされるときに、ゲート電圧Ｇ２が抵抗ＲＧＤおよび抵抗ＲＤによって分圧されることによりドレイン端子電圧ＶＤＴに電圧が付加される。従って、図１８で破線にて示すように、ドレイン端子電圧ＶＤＴは実線の場合よりもより０Ｖ側へ近づけられてから時間とともに上昇する。これにより、タイミングｔ６３よりも前のタイミングｔ６２にてドレイン端子電圧ＶＤＴは第２閾値電圧ＶｔｈＢより高くなり、ゲート電圧Ｇ２が立ち下げられる。すなわち、同期整流トランジスタＭ２をターンオフするタイミングを早めて、逆流マージンを確保できる。

なお、フライバックコンバータに対して、先述した第１実施形態のような抵抗ＲＧおよびダイオードＤＧの構成を付加してもよいし、先述した第１実施形態の各種変形例を適用してもよいし、先述した第２実施形態のような構成の同期整流コントローラを適用することも可能である。

＜４．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。例えば、先述した各実施形態は、矛盾が生じない限りにおいて、適宜組合せて実施可能である。

本発明は、例えばＬＬＣコンバータおよびフライバックコンバータなどに利用することができる。

２００Ａ ＤＣ／ＤＣコンバータ
Ｍ２１ 第１同期整流トランジスタ
Ｍ２２ 第２同期整流トランジスタ
ＢＤ１、ＢＤ２ ボディダイオード
ＲＤ２１、ＲＤ２２ 抵抗
ＲＧ２１、ＲＧ２２ 抵抗
ＤＧ２１、ＤＧ２２ ダイオード
３００Ａ 同期整流コントローラ
３０１ セレクタ
３０２ 分周器
３０３ フリップフロップ
３０４ 第１コンパレータ
３０５ 第２コンパレータ
３０６ セレクタ
Ｄｒ２１ 第１ドライバ
Ｄｒ２２ 第２ドライバ
Ｄ２１ 第１ドレイン端子
Ｄ２２ 第２ドレイン端子
Ｇ２１ 第１ゲート端子
Ｇ２２ 第２ゲート端子
Ｓ２１ 第１ソース端子
Ｓ２２ 第２ソース端子
Ｍ 同期整流トランジスタ
ＢＤ ボディダイオード
ＲＧ、ＲＤ、ＲＧＤ 抵抗
ＤＧ、ＤＧＤ ダイオード
ＣＴ 端子容量
ＣＤ 外付け容量
ＺＤ ツェナーダイオード
３００Ａ’ 同期整流コントローラ
Ｄｒ ドライバ
ＥＡ エラーアンプ
ＮＭ トランジスタ
ＰＭ１、ＰＭ２ トランジスタ
ＣＭ カレントミラー
ＲＲ 抵抗
５００ ＤＣ／ＤＣコンバータ
Ｍ２ 同期整流トランジスタ
ＢＤＭ ボディダイオード
４０２ 同期整流コントローラ

Claims (11)

1. 二次側に配置される同期整流トランジスタの駆動を制御する同期整流コントローラであって、
   前記同期整流トランジスタのゲートに電気的に接続可能なゲート端子と、
   前記同期整流トランジスタのドレインに第１抵抗を介して電気的に接続可能なドレイン端子と、
   前記ドレイン端子に発生するドレイン端子電圧を負の第１閾値電圧と比較する第１コンパレータと、
   前記ドレイン端子電圧を前記第１閾値電圧よりも高い負の第２閾値電圧と比較する第２コンパレータと、
   前記第１コンパレータによる比較結果および前記第２コンパレータによる比較結果に基づいて前記同期整流トランジスタのオンオフ制御を行うドライバと、
   を備え、
   前記同期整流トランジスタがオンのときに、第２抵抗に応じて前記第１抵抗に電流が流れることによって前記ドレイン端子電圧に電圧が付加される、同期整流コントローラ。
2. 前記第２抵抗の第１端は、前記ゲート端子に電気的に接続可能であり、
   前記第２抵抗の第２端は、前記第１抵抗と前記ドレイン端子との間に電気的に接続される、請求項１に記載の同期整流コントローラ。
3. 前記ゲート端子は、第３抵抗の第１端に接続可能であり、
   前記第３抵抗の第２端は、前記ゲートに接続され、
   前記第２抵抗の第１端は、前記ゲートと前記第３抵抗との間に電気的に接続される、請求項２に記載の同期整流コントローラ。
4. 前記ゲートと前記第３抵抗との間には、第１ツェナーダイオードのカソードが接続され、
   前記第１ツェナーダイオードのアノードは、前記第２抵抗の第１端に接続される、請求項３に記載の同期整流コントローラ。
5. 前記ゲート端子は、第３抵抗の第１端に接続可能であり、
   前記第３抵抗の第２端は、前記ゲートに接続され、
   前記第２抵抗の第１端は、前記第３抵抗と前記ゲート端子との間に接続される、請求項２に記載の同期整流コントローラ。
6. 前記第２抵抗の第２端は、第１ダイオードのアノードに接続され、
   前記第１ダイオードのカソードは、前記第１抵抗と前記ドレイン端子との間に接続される、請求項２から請求項５のいずれか１項に記載の同期整流コントローラ。
7. 前記第１抵抗と前記ドレイン端子との間には、外付け容量の第１端が接続される、請求項１から請求項６のいずれか１項に記載の同期整流コントローラ。
8. 前記第２抵抗の第１端に接続可能な抵抗端子と、
   基準電圧が印加される第１入力端を有するエラーアンプと、
   前記エラーアンプの出力端が接続される制御端と、前記エラーアンプの第２入力端とともに前記抵抗端子に接続される第１端と、を有するトランジスタと、
   前記トランジスタに流れる電流に応じた電流を前記ドレイン端子を介して前記第１抵抗に流すカレントミラーと、
   をさらに備える、請求項１に記載の同期整流コントローラ。
9. 請求項１から請求項８のいずれか１項に記載の同期整流コントローラと、前記同期整流トランジスタと、前記第１抵抗と、前記第２抵抗と、を有する絶縁同期整流型ＤＣ／ＤＣコンバータ。
10. ＬＬＣコンバータである請求項９に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
11. フライバックコンバータである請求項９に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。

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