JP2020202218A - Wiring board and method for manufacturing wiring board - Google Patents
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Abstract
Description
本発明は、配線基板及び配線基板の製造方法に関する。 The present invention relates to a wiring board and a method for manufacturing a wiring board.
近年半導体装置の高速、高集積化が進む中で、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。一方、ＦＣ−ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）として、それぞれＦＣ−ＢＧＡ用配線基板に接続する方式が知られている。また、ＦＣ−ＢＧＡ用配線基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成する方式が特許文献１に開示されている。また、支持基板の上に微細な配線層を形成しＦＣ−ＢＧＡ用配線基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板を形成する方式が特許文献２に開示されている。
In recent years, with the progress of high speed and high integration of semiconductor devices, the pitch of connection terminals with semiconductor elements has been narrowed and the board wiring has been miniaturized for FC-BGA (Flip Chip-Ball Grid Array) wiring boards. It has been demanded. On the other hand, the connection between the FC-BGA wiring board and the motherboard is required to be connected with connection terminals having a pitch that is almost the same as the conventional one. In order to narrow the pitch of the connection terminals with the semiconductor element and miniaturize the board wiring, wiring is formed on silicon and connected to the FC-BGA wiring board as a substrate (silicon interposer) for connecting the semiconductor element. The method is known. Further,
シリコンインターポーザは、シリコンウェハを利用して、半導体前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 The silicon interposer is manufactured by using a silicon wafer and using equipment for a semiconductor front-end process. Since silicon wafers are limited in shape and size, the number of interposers that can be manufactured from one wafer is small, and the manufacturing equipment is expensive, the interposers are also expensive. Further, since the silicon wafer is a semiconductor, there is a problem that the transmission characteristics are also deteriorated.
また、ＦＣ−ＢＧＡ用配線基板の表面の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ−ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との通算で同一基板面内収率が低下する問題や、ＦＣ−ＢＧＡ用配線基板の反り、歪みに起因した半導体素子の実装における問題がある。 Further, in the method of flattening the surface of the FC-BGA wiring board and forming a fine wiring layer on the surface, the deterioration of the transmission characteristics seen in the silicon interposer is small, but the manufacturing defect of the FC-BGA wiring board is caused. There is a problem that the in-plane yield of the same substrate is lowered in total with defects at the time of forming fine wiring with high difficulty, and there is a problem in mounting a semiconductor element due to warpage and distortion of the wiring board for FC-BGA.
一方、支持基板の上に微細な配線層を形成し、これをＦＣ−ＢＧＡ用配線基板に搭載しようとすると、次のような問題があった。すなわち、ＦＣ−ＢＧＡ用配線基板に搭載した後に支持基板を剥離するため、搭載時の封止樹脂が支持基板まで濡れ上がって支持基板の剥離を妨げる問題と、剥離時にかかる力や内部に貯蔵されている応力で配線基板全体が反るため、この後半導体素子を実装する際に不具合を生じる問題である。 On the other hand, when a fine wiring layer is formed on the support substrate and this is mounted on the FC-BGA wiring board, there are the following problems. That is, since the support substrate is peeled off after being mounted on the FC-BGA wiring board, the sealing resin at the time of mounting wets up to the support substrate and hinders the peeling of the support substrate, and the force applied at the time of peeling is stored inside. Since the entire wiring board is warped by the stress, there is a problem that a problem occurs when the semiconductor element is mounted after that.
そこで本発明は、上記問題に鑑みなされたものであり、歩留まり良く製造できる配線基板及び配線基板の製造方法を提供することを目的とする。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a wiring board and a method for manufacturing a wiring board, which can be manufactured with a high yield.
上記の課題を解決するために、本発明の配線基板は、第１配線基板と、前記第１配線基板上に積層された第２配線基板と、前記第２配線基板上に積層されたスティフナと、を有するものである。 In order to solve the above problems, the wiring board of the present invention includes a first wiring board, a second wiring board laminated on the first wiring board, and a stiffener laminated on the second wiring board. , And have.
本発明によれば、支持基板の剥離時の不具合を避けることができ、平滑性の高い配線基板上に半導体素子を実装できるため、実装工程の収率を向上させることが可能となる。 According to the present invention, it is possible to avoid defects at the time of peeling of the support substrate, and it is possible to mount the semiconductor element on a wiring board having high smoothness, so that the yield of the mounting process can be improved.
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。 Issues, configurations and effects other than those mentioned above will be clarified by the description in the embodiments for carrying out the following.
以下に、本発明の実施形態にについて図面を参照して説明する。この実施形態は、支持基板の上に微細な配線層を形成しＦＣ−ＢＧＡ用配線基板に搭載した配線基板に関する。なお、この実施形態により本発明が限定されるものではない。ただし、以下に説明する各図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適宜省略する。また、各図面は説明を容易にするために適宜誇張して表現している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. This embodiment relates to a wiring board in which a fine wiring layer is formed on a support substrate and mounted on the FC-BGA wiring board. The present invention is not limited to this embodiment. However, in each of the figures described below, the parts corresponding to each other are designated by the same reference numerals, and the description of the overlapping parts will be omitted as appropriate. In addition, each drawing is exaggerated as appropriate for ease of explanation.
＜一実施形態＞
図１は、本発明の一実施形態に係る配線基板に半導体素子を実装した半導体パッケージの一例を示す断面図である。
<One Embodiment>
FIG. 1 is a cross-sectional view showing an example of a semiconductor package in which a semiconductor element is mounted on a wiring board according to an embodiment of the present invention.
本発明の一実施形態に係る半導体パッケージは、ＦＣ−ＢＧＡ用配線基板（第１配線基板）１の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄いインターポーザ（第２配線基板）３が、はんだバンプまたは銅ポスト（銅ピラー）または金バンプなどで接合（接合部１８）されている。また、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３との間隙が絶縁性の接着部材としてのアンダーフィル２で埋め込まれている。さらにインターポーザ３の、ＦＣ−ＢＧＡ用配線基板１とは逆側の面に半導体素子４が銅ピラー２０ａ及びその先端の半田２０ｂで接合（接合部２０）され、半導体素子４とインターポーザ３との間隙がアンダーフィル２１で埋め込まれている。第２配線基板表面の半導体素子を搭載していない部分には、スティフナ５が接着されている。本明細書において、「インターポーザ」は、ＦＣ−ＢＧＡ用配線基板とは別個の配線基板を意味し、ＦＣ−ＢＧＡ用配線基板の表面上に形成された微細配線層とは区別される。
The semiconductor package according to the embodiment of the present invention is a fine structure formed only by a build-up wiring layer in which resin and wiring are laminated on one surface of a FC-BGA wiring board (first wiring board) 1. A thin interposer (second wiring board) 3 provided with a wiring layer is joined (joint portion 18) with solder bumps, copper posts (copper pillars), gold bumps, or the like. Further, the gap between the FC-
アンダーフィル２は、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３とを固定し、接合部１８を封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成される。
The
アンダーフィル２１は半導体素子４とインターポーザ３とを固定し、接合部２０を封止するために用いられる接着剤であり、アンダーフィル２と同様の材料で構成される。またこれら毛細管現象を利用して接合後に液状の樹脂を充填させるアンダーフィル２、及び、アンダーフィル２１の代わりに、接合前にシート状のフィルムを予め配置し、接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し接合時に空間を充填する非導電ペースト（ＮＣＰ）などを用いてもよい。
The
インターポーザ３と半導体素子４との接合部２０の個々の間隔は、インターポーザ３とＦＣ−ＢＧＡ用配線基板１との接合部１８の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、半導体素子４を接合する側の方が、ＦＣ−ＢＧＡ用配線基板１と接合する側よりも微細な配線が必要となる。例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を２μｍ以上６μｍ以下にする必要がある。特性インピーダンスを５０Ωにあわせるためには、配線幅が２μｍ、配線高さ２μｍの場合、配線間の絶縁膜厚は２．５μｍとなる。配線も含めた１層の厚さは４．５μｍとなり、この厚さで５層のインターポーザ３を形成する場合、インターポーザ３は、総厚２５μｍ程度のインターポーザ３となる。
The individual distance between the
前記の通り、インターポーザ３の厚みは総厚２５μｍ程度と薄く、そのままの状態ではＦＣ−ＢＧＡ用配線基板１と接合するのが困難であるため、支持基板５を用いて剛直性を担保することが有効である。また、２μｍ程度の幅と高さを有する配線を形成するには、平坦な支持基板５が必要となる。上記理由により、図２に示すように、インターポーザ３は、剛直で平坦な支持基板５上に剥離層６と保護層７とシード層８を介して形成される。なお、支持基板上には剥離層６、保護層７、シード層８以外の層を設けてもよい。
As described above, the thickness of the
次に図３Ａから図３Ｎを用いて、本発明の一実施形態に係る支持基板５上へのインターポーザ（第２配線基板）３の製造工程の一例を説明する。
Next, an example of a manufacturing process of the interposer (second wiring board) 3 on the
まず、図３Ａに示すように、支持基板５の一方の面に、後の工程で支持基板５を剥離するために必要な剥離層６を形成する。
First, as shown in FIG. 3A, a
剥離層６は、例えば、ＵＶ光などの光を吸収して発熱、昇華、または変質によって剥離可能となる樹脂でもよく、熱によって発泡により剥離可能となる樹脂でもよい。
The
ＵＶ光などの光によって剥離可能となる樹脂を用いる場合、剥離層６を設けた側とは反対側の面から支持基板５に光を照射して、インターポーザ３と、ＦＣ−ＢＧＡ用配線基板１との接合体から支持基板５を取り去る。この場合、支持基板５は、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは平坦性に優れており、インターポーザ３の微細なパターン形成に向いている、また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。支持基板５としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ−ＢＧＡ用配線基板１、半導体素子４のＣＴＥの観点から９ｐｐｍ程度がより好ましい。ここでは、支持基板５として、例えばガラスを用いる。
When a resin that can be peeled off by light such as UV light is used, the
一方、剥離層６に前記熱によって発泡する樹脂を用いた場合は、インターポーザ３と、ＦＣ−ＢＧＡ用配線基板１との接合体を加熱する事で支持基板５を取り去る。この場合、支持基板５には、歪みの少ない例えばメタルやセラミックスなどを用いることができる。
On the other hand, when the resin foamed by the heat is used for the
本発明の一実施形態では、剥離層６としてＵＶ光を吸収して剥離可能となる樹脂を用い、支持基板５にはガラスを用いる。
In one embodiment of the present invention, a resin capable of absorbing UV light and peeling is used as the
次いで、図３Ｂに示すように、剥離層６の上に保護層７を形成する。保護層７は、後の工程で支持基板５を剥離する際にインターポーザ３を保護するための層であり、例えば、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂であり、インターポーザ３から支持基板５を剥離した後に除去可能な樹脂である。保護層７については、スピンコート、ラミネート等、樹脂の形状に応じて適宜形成してよい、本発明の一実施形態ではアクリル系樹脂をラミネート法により形成している。
Next, as shown in FIG. 3B, the
次いで、図３Ｃに示すように、真空中で、保護層７上にシード層８を形成する。シード層８は配線形成において、電解めっきの給電層として作用する。シード層８は、例えば、スパッタ法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、これらの単独もしくは複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成した。
Then, as shown in FIG. 3C, the
次に図３Ｄに示すようにレジストパターン９を形成し、電解めっきにより導体層（第１電極）１０を形成する。導体層１０は半導体素子４との接合用の電極となる。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、回路の接続信頼性、及び、製造コストの観点から、１μｍ以上３０μｍ以下であることが望ましい。その後、図３Ｅに示すようにレジストパターン９を除去する。
Next, as shown in FIG. 3D, a resist
次に、図３Ｆに示すように絶縁樹脂層１１を形成する。絶縁樹脂層１１は導体層１０が絶縁樹脂層１１の層内に埋め込まれるように形成する。本実施形態では、絶縁樹脂層１１として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。絶縁樹脂層１１としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで真空下で加熱・加圧を行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。その他、例えばポリイミドを絶縁樹脂として用いることも可能である。
Next, the insulating
次に、図３Ｇに示すように、フォトリソグラフィーにより、導体層１０上に開口部を設ける。開口部に対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。
Next, as shown in FIG. 3G, an opening is provided on the
次に、図３Ｈに示すように、開口部の表面上にシード層１２を設ける。シード層１２の構成については前述したシード層８と同様で、適宜構成、厚みを変更可能である。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成した。
Next, as shown in FIG. 3H, the
次に、図３Ｉに示すように、シード層１２上にレジストパターン１３を形成し、その開口部に電解めっきにより導体層（配線層）１４を形成する。導体層１４は、インターポーザ３の内部の配線層となる。本発明の一実施形態では導体層１４として銅を形成した。その後、図３Ｊに示すようにレジストパターン１３を除去する。その後、不要なシード層１２をエッチング除去する。
Next, as shown in FIG. 3I, a resist
次に、図３Ｆから図３Ｊの工程を繰り返し、図３Ｋに示すような、導体層（配線層）１４が多層化された基板を得る。導体層１４の内、最表面に配置される導体層（第２電極）１５は、ＦＣ−ＢＧＡ用配線基板１との接合用の電極となる。
Next, the steps of FIGS. 3F to 3J are repeated to obtain a substrate in which the conductor layer (wiring layer) 14 is multilayered as shown in FIG. 3K. Of the conductor layers 14, the conductor layer (second electrode) 15 arranged on the outermost surface serves as an electrode for bonding to the FC-
次に、図３Ｌに示すように、インターポーザ３に最表面絶縁樹脂層１６を形成する。最表面絶縁樹脂層１６は、絶縁樹脂層１１を覆うように、露光、現像により、導体層１５が露出する開口部を備えるように形成する。本発明の実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１６を形成する。なお、最表面絶縁樹脂層１６は絶縁樹脂層１１と同一材料でも構わない。
Next, as shown in FIG. 3L, the outermost surface insulating
次に、図３Ｍに示すように導体層１５の表面の酸化防止とはんだバンプの濡れ性をよくするため、表面処理層１７を設ける。本発明の実施形態では、表面処理層１７として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層１７には、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ 水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどから適宜用途に応じて選択しても良い。
Next, as shown in FIG. 3M, a surface treatment layer 17 is provided in order to prevent oxidation of the surface of the
次に、図３Ｎに示すように、表面処理層１７上に、フラックス塗布の後、スクリーン印刷法またはボール振込み法などにより半田材料を搭載した後、一度溶融冷却して固着させることで、半田バンプからなるインターポーザ３側のＦＣ−ＢＧＡ用配線基板１とインターポーザ３との接合部１８ａを得る。これにより、支持基板５上に形成されたインターポーザ（第２配線基板）３が完成する。
Next, as shown in FIG. 3N, after applying flux on the surface treatment layer 17, a solder material is mounted by a screen printing method, a ball transfer method, or the like, and then once melt-cooled and fixed, the solder bumps are fixed. A
続けて、図４Ａから図４Ｈを用いて、支持基板５上に形成されたインターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１の本発明の一実施形態に係る接合工程の一例を説明する。
Subsequently, using FIGS. 4A to 4H, the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 formed on the
図４Ａに示すように、支持基板５上に形成されたインターポーザ３の接合部１８ａに合わせてＦＣ−ＢＧＡ用配線基板１の接合部１８ｂを設計、製造したＦＣ−ＢＧＡ用配線基板１に対して支持基板５上に形成されたインターポーザ３を配置する。
As shown in FIG. 4A, with respect to the FC-
図４Ｂに示すように、支持基板５上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１を接合した後、アンダーフィル２を形成し支持基板５上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１とを固定し、接合部１８を封止する。
As shown in FIG. 4B, after joining the
次に図４Ｃに示すように、支持基板５の不要な部分を取り除くべく切断する。本発明の一実施形態においては、支持基板５の切断にはダイシングブレード２２を使用する。支持基板５の背面より、すなわち、支持基板５のＦＣ−ＢＧＡ用配線基板１とは逆側の面からブレードを入れて切断を行う。この切断には、ＵＶレーザ・エキシマレーザなどによるレーザ加工やスクライバによる加工を選択してもよい。この切断によって、図４Ｄに示すような断面が得られる。
Next, as shown in FIG. 4C, the
次に図４Ｅに示すように、支持基板５の不要部分５’の下の剥離層６にエネルギーを与えて、支持基板の不要部分５’を剥離する。本発明の一実施形態においては、ガラス製の支持基板５越しに剥離層６にＵＶレーザ光１９を照射することによって支持基板の不要部分５’を選択的に剥離可能な状態とすることで、図４Ｆに示すように支持基板５を取り外すことが可能となる。
Next, as shown in FIG. 4E, energy is applied to the
次に、保護層７を除去し、図４Ｇに示すような配線基板を得る。本発明の一実施形態では、保護層７は、アクリル系樹脂を用いており、ドライエッチングによって除去する。保護層７の除去は３％ＮａＯＨなどアルカリ系薬品で行っても構わない。
Next, the
更に、シード層８を除去する。本発明の一実施形態では、保護層７側から順にチタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することで、図４Ｈに示すようなスティフナ５、インターポーザ（第２配線基板）３およびＦＣ−ＢＧＡ用配線基板（第１配線基板）１が接合された配線基板を得る。
Further, the
この後、表面に露出した導体層１０上に、酸化防止と半田バンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により配線基板２３が完成する。
After that, in order to prevent oxidation and improve the wettability of the solder bumps on the
＜作用効果＞
次に、上述したような配線基板２３の構成とその製造方法を用いた場合の作用効果について、図１、図４Ｂ、図５および図６（比較例）を参照して説明する。
<Effect>
Next, the configuration of the
まず支持基板５の剥離時の不具合を避けることができる点について、図1、図４Ｂおよび図５を参照して説明する。図５のようにアンダーフィル２の濡れ広がりが支持基板５の側面まで達しない場合、支持基板５は問題なく剥離できるが、図４Ｂのように支持基板５の側面まで濡れあがっている場合、支持基板の剥離は容易ではない。第２配線基板は前記の通りごく薄いため、図４（ｂ）のようになり剥離不能になることが多かった。支持基板５の基板端は剥離する必要がないとの発想に基づいて、本発明の一実施形態によれば、図１のように支持基板５の基板端を剥離せずスティフナとして活用するため、図５のようにアンダーフィル２の濡れ広がりが支持基板５の側面まで達しない場合はもちろん、図４Ｂのように支持基板５の側面まで濡れあがっている場合も剥離不具合を生じることがない。本明細書において、「支持基板の基板端」は、支持基板の内、その側面に隣接する部分を意味する。
First, the point that a defect at the time of peeling of the
また、平坦性の高い配線基板上に半導体素子を実装できるため、実装工程の収率を向上させることが出来る点に関して図１と図６（比較例）を参照して説明する。一般的に、半導体素子の実装工程のうちリフロー処理において、主に絶縁樹脂・ガラス・銅からなる配線基板は、それぞれＣＴＥが異なる材料が厚み方向に偏って分布しているため反りが生じる。また、主にシリコンからなる半導体素子と主に絶縁樹脂・ガラス・銅からなる配線基板とではＣＴＥの差により熱プロセス中の挙動が異なるため、実装時に半田接続不良を生じる可能性がある。本発明の一実施形態によれば図１のように、ガラスなど配線基板よりＣＴＥがシリコンと近く、剛性の高い材料からなる支持基板をスティフナとして第２配線基板上に設けているため、配線基板が、熱プロセス時にシリコンと近い挙動をし、かつ平坦性を維持できるため、図６のように、第２配線基板上にスティフナを設けていない場合と比較して、実装時の不具合を抑制することができる。 Further, since the semiconductor element can be mounted on the wiring board having high flatness, the yield of the mounting process can be improved, which will be described with reference to FIGS. 1 and 6 (comparative example). In general, in the reflow process of the mounting process of a semiconductor element, a wiring board mainly made of an insulating resin, glass, and copper is warped because materials having different CTEs are unevenly distributed in the thickness direction. Further, since the behavior during the thermal process differs between the semiconductor element mainly made of silicon and the wiring board mainly made of insulating resin / glass / copper due to the difference in CTE, there is a possibility that solder connection failure may occur at the time of mounting. According to one embodiment of the present invention, as shown in FIG. 1, since the CTE is closer to silicon than the wiring board such as glass and a support board made of a highly rigid material is provided on the second wiring board as a stiffener, the wiring board However, since it behaves like silicon during the thermal process and can maintain flatness, it suppresses defects during mounting as compared with the case where the stiffener is not provided on the second wiring board as shown in FIG. be able to.
＜他の実施形態＞
次に、本発明の他の実施形態に係る配線基板について図７を用いて説明する。
<Other embodiments>
Next, the wiring board according to another embodiment of the present invention will be described with reference to FIG.
図７Ａから図７Ｅは、本発明の他の実施形態に係る第１配線基板と第２配線基板とスティフナを積層した配線基板を示す平面図である。図７Ａから図７Ｅに示す配線基板は、スティフナの形状が異なる。そのため、支持基板５の形状を説明し、第２配線基板の表面に配置されているパッド等については省略する。
7A to 7E are plan views showing a wiring board in which a first wiring board, a second wiring board, and a stiffener are laminated according to another embodiment of the present invention. The wiring boards shown in FIGS. 7A to 7E have different stiffener shapes. Therefore, the shape of the
図７Ａに示す配線基板は、第２配線基板上に開いている支持基板５の開口部の形状が長方形である。本明細書において、「支持基板の開口部」（「スティフナの開口部」）は、配線基板を平面視したとき、支持基板の基板端（スティフナ）に包囲される部分を意味する。
In the wiring board shown in FIG. 7A, the shape of the opening of the
図７Ｂに示す配線基板は、第２配線基板上に開いている支持基板５の開口部の形状が長方形であり、長方形の４隅の角に、角を中心として円形にさらに開口を拡げている。長方形の４隅の形状は一例であって、その他、具体的な細部の形状については適宜に変更可能である。例えば長方形の４隅の角に丸みを持たせるだけでも構わず、開口を拡げる形状は円形に限らず多角形であっても構わない。
In the wiring board shown in FIG. 7B, the shape of the opening of the
図７Ｃに示す配線基板は、スティフナの形状が２つのＬ字形である。図７Ｄに示す配線基板は、スティフナの形状が２つのＩ字形である。図７Ｅに示す配線基板は、スティフナの形状が４つの三角形である。 The wiring board shown in FIG. 7C has two L-shapes of stiffeners. The wiring board shown in FIG. 7D has two I-shaped stiffeners. The wiring board shown in FIG. 7E has four triangular stiffeners.
＜作用効果＞
図７Ａの形状にすることにより、単純な工程により開口部を形成することができる。また、図７Ｂの形状にすることにより、熱プロセス時に生じる応力の集中を緩和し、前記角における第２の配線基板の反りを緩和することができる。さらに、図７Ｃから図７Ｅの形状にすることによっても、配線基板の反りを緩和することができる。
<Effect>
By forming the shape shown in FIG. 7A, the opening can be formed by a simple process. Further, the shape shown in FIG. 7B can alleviate the concentration of stress generated during the thermal process and alleviate the warp of the second wiring board at the corner. Further, the warp of the wiring board can be alleviated by changing the shape from FIG. 7C to FIG. 7E.
１：ＦＣ−ＢＧＡ用配線基板（第１配線基板）、２；２１：アンダーフィル、３：インターポーザ（第２配線基板）、４：半導体素子、５：支持基板（スティフナ）、６：剥離層、７：保護層、８；１２：シード層、９；１３：レジストパターン、１０：導体層（第１電極）、１１：絶縁樹脂層、１４：導体層（配線層）、１５：導体層（第２電極）、１６：最表面絶縁樹脂層、１７：表面処理層、１８：インターポーザ‐ＦＣ−ＢＧＡ接合部、１８ａ：インターポーザの接合部、１８ｂ：ＦＣ−ＢＧＡ用配線基板の接合部、１９：レーザ光、２０：半導体素子‐インターポーザ接合部、２０ａ：銅ピラー、２０ｂ：半田、２２：ダイシングブレード 1: FC-BGA wiring board (first wiring board), 2; 21: underfill, 3: interposer (second wiring board), 4: semiconductor element, 5: support board (stiffener), 6: release layer, 7: Protective layer, 8; 12: Seed layer, 9; 13: Resist pattern, 10: Conductor layer (first electrode), 11: Insulating resin layer, 14: Conductor layer (wiring layer), 15: Conductor layer (first electrode) 2 electrodes), 16: Outermost surface insulating resin layer, 17: Surface treatment layer, 18: Interposer-FC-BGA joint, 18a: Interposer joint, 18b: FC-BGA wiring board joint, 19: Laser Optical, 20: Semiconductor element-interposer junction, 20a: Copper pillar, 20b: Solder, 22: Dying blade
Claims (10)
前記第１配線基板上に積層された第２配線基板と、
前記第２配線基板上に積層されたスティフナと、
を有する配線基板。 The first wiring board and
The second wiring board laminated on the first wiring board and
With the stiffener laminated on the second wiring board,
Wiring board with.
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