JP7491000B2 - Wiring board and method for manufacturing the same - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、配線基板および配線基板の製造方法に関する。 The present invention relates to a wiring board and a method for manufacturing a wiring board.
近年、半導体装置の高速、高集積化が進む中で、ＦＣ－ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ－Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。一方、ＦＣ－ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。
この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）として、ＦＣ－ＢＧＡ用配線基板に接続する方式が知られている。
In recent years, as semiconductor devices become faster and more highly integrated, there is a demand for narrower pitches for connection terminals with semiconductor elements and finer board wiring for FC-BGA (Flip Chip-Ball Grid Array) wiring boards. On the other hand, there is a demand for connection between FC-BGA wiring boards and motherboards using connection terminals with almost the same pitch as before.
In order to narrow the pitch of the connection terminals with the semiconductor elements and to miniaturize the board wiring, a method is known in which wiring is formed on silicon to serve as a substrate for connecting semiconductor elements (silicon interposer) and connected to a wiring board for FC-BGA.
シリコンインターポーザは、シリコンウェハを利用して、半導体前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 Silicon interposers are manufactured using silicon wafers with equipment for semiconductor front-end processing. Silicon wafers are limited in shape and size, and only a small number of interposers can be manufactured from a single wafer. In addition, the manufacturing equipment is expensive, so the interposers are also expensive. In addition, because silicon wafers are semiconductors, there is the problem that their transmission characteristics deteriorate.
また、ＦＣ－ＢＧＡ用配線基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成する方式が特許文献１に開示されている。 Patent document 1 also discloses a method of forming fine wiring after planarizing the surface of a wiring board for FC-BGA using CMP (Chemical Mechanical Polishing) or the like.
しかしながら、ＣＭＰなどでＦＣ－ＢＧＡ用配線基板の表面の平坦化を行い、その上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ－ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との通算で同一基板面内収率が低下する問題や、実装時の熱反りにより、トレンチ層の樹脂とビア層の樹脂の界面でデラミ（剥離）が生じることがあった。さらに、微細配線層における電気特性および線間絶縁信頼性の確保が必要である。 However, in a method in which the surface of an FC-BGA wiring board is flattened by CMP or the like and then a fine wiring layer is formed on top of it, the degradation in transmission characteristics seen in silicon interposers is small, but there is a problem of reduced yield within the same board due to manufacturing defects in the FC-BGA wiring board combined with defects during the highly difficult formation of fine wiring, and delamination (peeling) can occur at the interface between the resin of the trench layer and the resin of the via layer due to thermal warping during mounting. Furthermore, it is necessary to ensure the electrical characteristics and inter-line insulation reliability of the fine wiring layer.
また、支持基板の上に微細配線層を形成し、ＦＣ－ＢＧＡ用配線基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板を形成する方式が特許文献２に開示されている。 Patent Document 2 also discloses a method of forming a fine wiring layer on a support substrate, mounting it on an FC-BGA wiring substrate, and then peeling off the support substrate to form a narrow-pitch wiring substrate.
しかしながら、この技術においては、ＦＣ－ＢＧＡ用配線基板に搭載された微細配線層における層間接続部の密着性が悪く、電気特性および線間絶縁信頼性が十分ではないという問題がある。 However, this technology has problems with poor adhesion at the interlayer connections in the fine wiring layers mounted on the FC-BGA wiring board, resulting in insufficient electrical characteristics and interline insulation reliability.
本発明は、上記問題に鑑みなされたものであり、加熱時の層間接続部の密着性を向上させることによりビア接続信頼性が改善し、微細な多層配線層での電気特性および線間絶縁信頼性が確保出来る配線基板を提供することを課題とする。 The present invention has been developed in consideration of the above problems, and aims to provide a wiring board that improves the adhesion of interlayer connections when heated, thereby improving the reliability of via connections and ensuring electrical characteristics and interline insulation reliability in fine multilayer wiring layers.
上記の課題を解決する手段として、本発明の請求項１に記載の発明は、
絶縁樹脂に複数のビアが形成されたビア層と、
前記ビア層の上に、絶縁樹脂に複数のランドと複数の配線が形成されたトレンチ層とが、少なくとも１層以上交互に形成され、
前記ビア層のビアと前記トレンチ層のランドが接することにより、前記トレンチ層が電気的に層間接続されている多層配線基板であって、
前記ビアとランドと配線のうち少なくとも一組の形成パターンのテーパー角度が異なることを特徴とする多層配線基板である。
As a means for solving the above problems, the invention described in claim 1 of the present invention comprises:
a via layer in which a plurality of vias are formed in an insulating resin;
At least one or more trench layers each having a plurality of lands and a plurality of wirings formed in an insulating resin are alternately formed on the via layer;
A multilayer wiring board in which the trench layers are electrically connected to each other by contacting the vias of the via layer with the lands of the trench layers,
The multilayer wiring board is characterized in that at least one set of the formation patterns of the vias, lands, and wiring has a different taper angle.
また、請求項２に記載の発明は、前記ビア層のビアよりも前記トレンチ層のランドのテーパー角度が小さいことを特徴とする請求項１に記載の多層配線基板である。 The invention described in claim 2 is the multilayer wiring board described in claim 1, characterized in that the taper angle of the land of the trench layer is smaller than that of the via of the via layer.
また、請求項３に記載の発明は、前記トレンチ層のランドよりも前記トレンチ層の配線のテーパー角度が大きいことを特徴とする請求項１に記載の多層配線基板である。 The invention described in claim 3 is the multilayer wiring board described in claim 1, characterized in that the taper angle of the wiring of the trench layer is larger than that of the land of the trench layer.
また、請求項４に記載の発明は、前記トレンチ層のランドよりも前記トレンチ層の配線のテーパー角度が大きいことを特徴とする請求項１に記載の多層配線基板である。 The invention described in claim 4 is the multilayer wiring board described in claim 1, characterized in that the taper angle of the wiring of the trench layer is larger than that of the land of the trench layer.
また、請求項５に記載の発明は、前記絶縁樹脂が感光性樹脂であることを特徴とする請求項１～４のいずれかに記載の多層配線基板である。 The invention described in claim 5 is the multilayer wiring board described in any one of claims 1 to 4, characterized in that the insulating resin is a photosensitive resin.
本発明の配線基板によれば、多層配線層において、ビア層のビア部と、トレンチ層のランド部と配線部における、絶縁樹脂層の除去部に形成される斜面と、該絶縁樹脂層の下地と、がなす角度であるテーパー角度の大小関係が、（トレンチ層のランド部のテーパー角度）＜（ビア層のビア部のテーパー角度）＜（トレンチ層の配線部のテーパー角度）となっている。また、ビア／ランド部におけるランドと絶縁樹脂層が接する界面、ビア部とランドが接する界面、ビア部と絶縁樹脂層が接する界面、には絶縁樹脂層との密着増強層であるシード密着層が形成されている。その為、配線基板が加熱され、応力がかかっても、層間接続部の応力を緩和し、密着性を向上されていることにより、ビア接続信頼性が改善する。また、配線部の配線形状が矩形または矩形に近い形状である為、電気特性の制御が容易であり、且つ線間絶縁信頼性が確保出来る配線基板を提供する事ができる。 According to the wiring board of the present invention, in the multi-layer wiring layer, the relationship of the taper angle, which is the angle between the inclined surface formed in the removed part of the insulating resin layer in the via part of the via layer, the land part of the trench layer, and the wiring part, and the base of the insulating resin layer, is (taper angle of the land part of the trench layer) < (taper angle of the via part of the via layer) < (taper angle of the wiring part of the trench layer). In addition, a seed adhesion layer, which is an adhesion enhancing layer with the insulating resin layer, is formed at the interface where the land and the insulating resin layer in the via/land part are in contact, the interface where the via part and the land are in contact, and the interface where the via part and the insulating resin layer are in contact. Therefore, even if the wiring board is heated and stressed, the stress of the interlayer connection part is alleviated and the adhesion is improved, thereby improving the via connection reliability. In addition, since the wiring shape of the wiring part is rectangular or close to rectangular, it is possible to provide a wiring board in which the electrical characteristics are easily controlled and the inter-line insulation reliability can be ensured.
以下に、本発明の実施形態について図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Below, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are given the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimensions, the thickness ratio of each layer, etc., differ from the actual ones. Therefore, the specific thickness and dimensions should be determined with reference to the following explanation. In addition, it goes without saying that the drawings include parts with different dimensional relationships and ratios.
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 The embodiments shown below are merely examples of devices and methods for embodying the technical ideas of the present invention, and the technical ideas of the present invention do not specify the materials, shapes, structures, arrangements, etc. of the components as described below. The technical ideas of the present invention may be modified in various ways within the technical scope defined by the claims.
図１～図２９を用いて、本発明の一実施形態に係る支持体を用いた配線基板の製造工程の一例を説明する。 An example of a manufacturing process for a wiring board using a support according to one embodiment of the present invention will be described using Figures 1 to 29.
（支持体）
図１における支持体１は、支持体１を通じて剥離層２に光を照射させる場合もあるため、透明性を有することが好ましく、例えばガラスを用いることができる。ガラスは平坦性に優れており、また、剛性が高いため、支持体上の配線基板１１の微細なパターン形成に向いている。また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度および平坦性の確保に優れている。
支持体１としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。
また、ガラスのＣＴＥは３（１０－６／Ｋ）以上１５（１０－６／Ｋ）以下が好ましく
、ＦＣ－ＢＧＡ用配線基板１２、半導体素子１５のＣＴＥの観点から９（１０－６／Ｋ）程度がより好ましい。
ガラスの種類としては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又は、サファイヤガラス等が用いられる。
また、剥離層２に熱によって発泡する樹脂を用いる等、支持体１を剥離する際に支持体１に光の透過性が必要でない場合は、支持体１には、歪みの少ない、例えばメタルやセラミックスなどを用いることができる。
本発明の一実施形態では、剥離層２としてＵＶ光を吸収して剥離可能となる樹脂を用い、支持体１にはガラスを用いる。
(Support)
1, the support 1 is preferably transparent because light may be irradiated onto the peeling layer 2 through the support 1, and glass, for example, may be used. Glass has excellent flatness and high rigidity, and is therefore suitable for forming a fine pattern of the wiring substrate 11 on the support. In addition, glass has a small CTE (coefficient of thermal expansion) and is not easily distorted, and is therefore excellent in ensuring pattern placement accuracy and flatness.
When glass is used as the support 1, the glass is desirably thicker in order to prevent warping during the manufacturing process, and has a thickness of, for example, 0.7 mm or more, preferably 1.1 mm or more.
The CTE of the glass is preferably 3 (10 −6 /K) or more and 15 (10 −6 /K) or less, and from the viewpoint of the CTE of the FC-BGA wiring board 12 and the semiconductor element 15, it is more preferably about 9 (10 −6 /K).
The type of glass that can be used includes, for example, quartz glass, borosilicate glass, alkali-free glass, soda glass, sapphire glass, and the like.
Furthermore, in cases where light transmittance is not required for the support 1 when peeling off the support 1, for example, when a resin that foams when heated is used for the peel-off layer 2, the support 1 can be made of a material with little distortion, such as metal or ceramics.
In one embodiment of the present invention, the release layer 2 is made of a resin that absorbs UV light and becomes peelable, and the support 1 is made of glass.
（剥離層の形成）
まず、図１に示すように、支持体１の一方の面に、後の工程で支持体１を剥離するために必要な剥離層２を形成する。
(Formation of release layer)
First, as shown in FIG. 1, a release layer 2 necessary for peeling off the support 1 in a later step is formed on one surface of the support 1 .
剥離層２は、例えば、ＩＲ、ＵＶ光などの光を吸収して発熱、変質によって剥離可能となる樹脂や、熱によって発泡により剥離可能となる樹脂を好適に使用する事ができる。ＵＶ光などの光、例えばレーザー光の照射によって剥離可能となる樹脂を用いる場合、剥離層２を設けた側とは反対側の面から支持体１に光を照射する（図２５参照）事によって、支持体上の配線基板１１と、ＦＣ－ＢＧＡ基板１２との接合体（図２４参照）から支持体１を取り去る事が可能となる（図２６参照）。 The peeling layer 2 can be made of a resin that absorbs light such as IR or UV light, generates heat, changes properties, and becomes peelable, or a resin that foams when heated and becomes peelable. When using a resin that becomes peelable when irradiated with light such as UV light, for example laser light, it is possible to remove the support 1 from the bonded body (see FIG. 24) of the wiring board 11 on the support and the FC-BGA board 12 (see FIG. 26) by irradiating the support 1 with light from the side opposite to the side where the peeling layer 2 is provided (see FIG. 25).
剥離層２の材料は、例えばエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂、および、アクリル樹脂などにＩＲ、ＵＶ光などの光を吸収して、発熱変質して剥離可能となる材料（例えば、３Ｍウェハサポートシステム）を添加した樹脂を使用する事ができる。 The material for the peeling layer 2 can be, for example, epoxy resin, polyimide resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, or acrylic resin, to which a material that absorbs light such as IR or UV light, heats up and changes properties to become peelable (e.g., 3M Wafer Support System) has been added.
また、剥離層２は光分解促進剤や光吸収剤、増感剤、フィラー等の添加剤を含有してもよい。 The peeling layer 2 may also contain additives such as photodecomposition promoters, light absorbers, sensitizers, and fillers.
また、アモルファスシリコン、ガリウムナイトライド、金属酸化物層などの無機層から選ぶことが出来る。 You can also choose from inorganic layers such as amorphous silicon, gallium nitride, and metal oxide layers.
また、剥離層２は複数層で構成されていてもよく、例えば支持体１上に形成される多層配線層の保護を目的として、剥離層２上にさらに保護層を設けることや、支持体１との密着性を向上させる層を剥離層２の下層に設けてもよい。 The release layer 2 may also be composed of multiple layers. For example, a protective layer may be provided on the release layer 2 to protect the multilayer wiring layer formed on the support 1, or a layer that improves adhesion to the support 1 may be provided below the release layer 2.
また、剥離層２と多層配線層との間にレーザー光反射層や金属層を設けてもよく、その構成は本実施形態により限定されない。 A laser light reflecting layer or a metal layer may also be provided between the peeling layer 2 and the multilayer wiring layer, and the configuration is not limited to this embodiment.
（感光性樹脂層の形成）
次に、図２に示すように感光性樹脂層３を形成する。本発明の一実施形態では、感光性樹脂層３として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。感光性樹脂層３の形成方法としては、液状の感光性樹脂を用いる場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗布法、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。フィルム状の感光性樹脂で用いる場合は、ラミネート、真空ラミネート、真空プレスなどが適用できる。
(Formation of Photosensitive Resin Layer)
Next, a photosensitive resin layer 3 is formed as shown in FIG. 2. In one embodiment of the present invention, for example, a photosensitive epoxy resin is formed as the photosensitive resin layer 3 by a spin coating method. Photosensitive epoxy resin can be cured at a relatively low temperature and shrinks little due to curing after formation, so it is excellent for subsequent fine pattern formation. When a liquid photosensitive resin is used, the method of forming the photosensitive resin layer 3 can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating. When a film-like photosensitive resin is used, lamination, vacuum lamination, vacuum pressing, and the like can be applied.
感光性樹脂層３としては、感光性のエポキシ系樹脂の他に、例えば感光性ポリイミド樹
脂、感光性ベンゾシクロブテン樹脂、感光性エポキシ樹脂およびその変性物を絶縁樹脂として用いることが可能である。
次いで、フォトリソグラフィーにより、感光性樹脂層３に開口部を設ける。開口部に対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定され、本発明の一実施形態では、例えば７μｍを形成する。また平面視の開口部の形状は、半導体素子の接合電極のピッチ、形状に応じて設定され、本発明の一実施形態では、例えば直径２５μｍの開口形状とし、ピッチは５５μｍで形成する。
As the photosensitive resin layer 3, in addition to a photosensitive epoxy resin, for example, a photosensitive polyimide resin, a photosensitive benzocyclobutene resin, a photosensitive epoxy resin, or a modified product thereof can be used as an insulating resin.
Next, openings are provided in the photosensitive resin layer 3 by photolithography. The openings may be subjected to plasma treatment in order to remove residues from development. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer to be formed in the openings, and in one embodiment of the present invention, the thickness is, for example, 7 μm. The shape of the openings in plan view is set according to the pitch and shape of the bonding electrodes of the semiconductor element, and in one embodiment of the present invention, the openings are formed with a diameter of, for example, 25 μm and a pitch of 55 μm.
（シード密着層とシード層の形成）
次いで、図３、図４に示すように、真空成膜法を用いて、シード密着層４およびシード層５を形成する。
(Formation of seed adhesion layer and seed layer)
Next, as shown in FIGS. 3 and 4, a seed adhesion layer 4 and a seed layer 5 are formed by using a vacuum film formation method.
シード密着層４は、感光性樹脂層３へのシード層５の密着性を向上させる層であり、シード層５の剥離を防止する層である。シード密着層４は、感光性樹脂層３との高い密着性を備えていると同時にシード層５とも高い密着性を備えており、且つ金属並みの高い導電性を備えた層であれば良い。シード密着層４は、例えば、スパッタ法、または蒸着法などにより形成され、例えば、Ｔｉ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金や、これらを複数組み合わせたものを適用することができる。 The seed adhesion layer 4 is a layer that improves the adhesion of the seed layer 5 to the photosensitive resin layer 3 and prevents peeling of the seed layer 5. The seed adhesion layer 4 may be a layer that has high adhesion to the photosensitive resin layer 3 and also to the seed layer 5, and has high electrical conductivity comparable to that of a metal. The seed adhesion layer 4 is formed by, for example, a sputtering method or a vapor deposition method, and may be made of, for example, Ti, Ni, Cr, Mo, W, Ta, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu 3 N 4 , a Cu alloy, or a combination of a plurality of these.
シード層５は、配線形成において、電解めっきの給電層として作用する層である。 The seed layer 5 acts as a power supply layer for electrolytic plating in wiring formation.
シード層５は、例えば、スパッタ法または蒸着法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金や、これらを複数組み合わせたものを適用することができる。 The seed layer 5 is formed, for example, by a sputtering method or a vapor deposition method, and may be made of, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu3N4 , a Cu alloy, or a combination of two or more of these.
本発明の一実施形態では、電気特性、製造の容易性の観点およびコスト面を考慮して、シード密着層４にチタン層を形成し、同じ真空成膜装置で真空を破らずに、続けてシード層５として銅層をスパッタリング法で形成する。チタン層と銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態では、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成する。 In one embodiment of the present invention, taking into consideration electrical properties, ease of manufacture, and cost, a titanium layer is formed on the seed adhesion layer 4, and then, without breaking the vacuum, a copper layer is formed as the seed layer 5 by sputtering in the same vacuum deposition apparatus. The total thickness of the titanium layer and the copper layer is preferably 1 μm or less as a power supply layer for electrolytic plating. In one embodiment of the present invention, Ti: 50 nm, Cu: 300 nm are formed.
（半導体素子との接合用の電極である導体層の形成）
次に、図５に示すように電解めっきにより導体層６を形成する。導体層６は半導体素子との接合用の電極となる。導体層６を形成するめっきの種類としては、電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが、簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、半導体素子と接合用の電極となる為、半田接合の観点から１μｍ以上、且つ、生産性の観点から３０μｍ以下であることが望ましい。本発明の一実施形態では、感光性樹脂層３の開口部にはＣｕ：９μｍを形成し、感光性樹脂層３の上部にはＣｕ：２μｍを形成する。
(Formation of a conductor layer as an electrode for bonding with a semiconductor element)
Next, as shown in FIG. 5, a conductor layer 6 is formed by electrolytic plating. The conductor layer 6 becomes an electrode for bonding with a semiconductor element. The types of plating for forming the conductor layer 6 include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc., but electrolytic copper plating is preferable because it is simple, inexpensive, and has good electrical conductivity. The thickness of the electrolytic copper plating is preferably 1 μm or more from the viewpoint of solder bonding and 30 μm or less from the viewpoint of productivity, since it becomes an electrode for bonding with a semiconductor element. In one embodiment of the present invention, Cu: 9 μm is formed in the opening of the photosensitive resin layer 3, and Cu: 2 μm is formed on the upper part of the photosensitive resin layer 3.
（導体層とシード層の除去）
次に図６に示すように、ＣＭＰ（化学機械研磨）加工等によって銅めっき層を研磨し、導体層６およびシード層５を除去することで、シード密着層４と導体層６が表面となるように研磨加工を行う。本発明の一実施形態では、感光性樹脂層３の上にある導体層６のＣｕ：２μｍおよびシード層５のＣｕ：３００ｎｍを除去する。
(Removal of conductor layer and seed layer)
6, the copper plating layer is polished by CMP (chemical mechanical polishing) or the like to remove the conductor layer 6 and the seed layer 5, so that the seed adhesion layer 4 and the conductor layer 6 become the surface. In one embodiment of the present invention, Cu: 2 μm of the conductor layer 6 and Cu: 300 nm of the seed layer 5 on the photosensitive resin layer 3 are removed.
（シード密着層と感光性樹脂層の除去）
次に図７に示すように、ＣＭＰ加工等の研磨を再度行い、シード密着層４と、感光性樹脂層３の表面層を除去する。シード密着層４と、感光性樹脂層３の異種材料の研磨であるため、化学研磨による効能は少なく、研磨剤による物理的な研磨が支配的である。工程簡略化の目的で前述（図６）した研磨と同様の手法を用いてもよく、また研磨の効率化を目的としてシード密着層４と、感光性樹脂層３の材料種に応じて研磨手法を変えてもよい。そして、研磨を行った後に残った導体層６が、半導体素子と接合用の電極となる。
(Removal of seed adhesion layer and photosensitive resin layer)
Next, as shown in FIG. 7, polishing such as CMP is performed again to remove the seed adhesion layer 4 and the surface layer of the photosensitive resin layer 3. Since the seed adhesion layer 4 and the photosensitive resin layer 3 are different materials, the effectiveness of chemical polishing is small, and physical polishing using an abrasive is dominant. In order to simplify the process, the same polishing method as described above (FIG. 6) may be used, or the polishing method may be changed depending on the material type of the seed adhesion layer 4 and the photosensitive resin layer 3 in order to improve the efficiency of polishing. The conductor layer 6 remaining after polishing becomes an electrode for bonding to the semiconductor element.
（ビア部形成用の感光性樹脂層の形成）
次に図８に示すように、図２と同様に、導体層６と感光性樹脂層３の上面に感光性樹脂層３を形成する。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定され、本発明の一実施形態では、例えば２μｍを形成する。また平面視の開口部の形状は、導体層６との接続の観点から設定され、本発明の一実施形態では例えば直径１０μｍの開口部を形成する。この開口部は多層配線の上下層をつなぐビア部２０である。ビア部２０を備えた感光性樹脂層３をビア層１８と呼ぶ事にする。
(Formation of photosensitive resin layer for forming via portion)
Next, as shown in Fig. 8, similarly to Fig. 2, a photosensitive resin layer 3 is formed on the upper surfaces of the conductor layer 6 and the photosensitive resin layer 3. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer to be formed in the opening, and in one embodiment of the present invention, for example, a thickness of 2 µm is formed. The shape of the opening in plan view is set from the viewpoint of connection with the conductor layer 6, and in one embodiment of the present invention, for example, an opening with a diameter of 10 µm is formed. This opening is a via portion 20 that connects the upper and lower layers of the multilayer wiring. The photosensitive resin layer 3 provided with the via portion 20 is referred to as a via layer 18.
（ランド部と配線部形成用の感光性樹脂層の形成）
さらに、図８のビア層１８の上面に、図９に示すように、感光性樹脂層３を形成する。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定され、本発明の一実施形態では、例えば２μｍを形成する。また平面視の開口部の形状は、上側と下側の感光性樹脂層３からなる積層体の接続性の観点から設定され、下側の感光性樹脂層３（ビア層１８）の開口部（ビア部２０）の外側にビア部２０より大きい開口部が上側の感光性樹脂層３に形成される。
(Formation of photosensitive resin layer for forming land and wiring parts)
Furthermore, as shown in Fig. 9, a photosensitive resin layer 3 is formed on the upper surface of the via layer 18 in Fig. 8. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer to be formed in the opening, and in one embodiment of the present invention, for example, 2 µm is formed. The shape of the opening in plan view is set from the viewpoint of the connectivity of the laminate consisting of the upper and lower photosensitive resin layers 3, and an opening larger than the via portion 20 is formed in the upper photosensitive resin layer 3 outside the opening (via portion 20) of the lower photosensitive resin layer 3 (via layer 18).
本発明の一実施形態では、例えば直径２５μｍの開口部を形成する。この開口部は多層配線の配線部２２および上下層をつなぐランド部２１の一部分の形状である。ランド部２１および配線部２２を形成する感光性樹脂層３をトレンチ層１９と呼ぶ事にする。トレンチ層１９を形成する際、トレンチ層１９のランド部２１のテーパー角度（下地の上に形成した感光性樹脂層３の開口部の斜面と、下地と、がなす角度）を、ビア層１８のビア部２０よりも小さくなる様に形成し、且つトレンチ層１９の配線部２２のテーパー角度よりも小さくなる様に形成する。 In one embodiment of the present invention, an opening with a diameter of, for example, 25 μm is formed. This opening is shaped as a part of the wiring portion 22 of the multilayer wiring and the land portion 21 that connects the upper and lower layers. The photosensitive resin layer 3 that forms the land portion 21 and wiring portion 22 is called the trench layer 19. When forming the trench layer 19, the taper angle of the land portion 21 of the trench layer 19 (the angle between the slope of the opening of the photosensitive resin layer 3 formed on the base and the base) is formed to be smaller than the via portion 20 of the via layer 18, and also smaller than the taper angle of the wiring portion 22 of the trench layer 19.
トレンチ層１９を形成する際、ビア層１８のビア部２０のテーパー角度よりも、トレンチ層１９のランド部２１のテーパー角度を小さく（水平に近く）なるように形成する方法として、感光性樹脂層３としてポジレジストを使用する場合、トレンチ層１９の厚みをビア層１８よりも厚くすることが挙げられる。この様にする事で厚み方向に光が届きにくくなり、テーパー角度が小さく（水平に近く）なりやすい。また、トレンチ層１９とビア層１８で感光性樹脂を変更する方法もある。 When forming the trench layer 19, one method for making the taper angle of the land portion 21 of the trench layer 19 smaller (closer to horizontal) than the taper angle of the via portion 20 of the via layer 18 is to make the trench layer 19 thicker than the via layer 18 when using a positive resist as the photosensitive resin layer 3. By doing so, it becomes difficult for light to reach in the thickness direction, and the taper angle tends to be smaller (closer to horizontal). Another method is to use different photosensitive resins for the trench layer 19 and the via layer 18.
また、トレンチ層１９のランド部２１よりもトレンチ層１９の配線部２２のテーパー角度が大きく（垂直に近く）なるように形成する方法として、ランド部２１と配線部２２で露光量を変える方法が挙げられる。感光性樹脂層３としてポジレジストを使用する場合、ランド部２１における露光量をあげることで、上部と下部での露光量の差が大きくなり、ランド部２１のテーパー角度が小さく（水平に近く）なる。また、ランド部２１よりも配線部２２の露光量を小さくすることで、トレンチ層１９のランド部２１よりもトレンチ層１９の配線部２２のテーパー角度を大きく（垂直に近く）する事ができる。 In addition, as a method for forming the taper angle of the wiring portion 22 of the trench layer 19 to be larger (closer to vertical) than the land portion 21 of the trench layer 19, there is a method of changing the amount of exposure for the land portion 21 and the wiring portion 22. When a positive resist is used as the photosensitive resin layer 3, increasing the amount of exposure for the land portion 21 increases the difference in the amount of exposure between the upper and lower portions, and the taper angle of the land portion 21 becomes smaller (closer to horizontal). In addition, by decreasing the amount of exposure for the wiring portion 22 compared to the land portion 21, the taper angle of the wiring portion 22 of the trench layer 19 can be made larger (closer to vertical) than the land portion 21 of the trench layer 19.
（シード密着層とシード層の形成）
次いで、図１０、図１１に示すように、図３、図４と同様に真空成膜装置中で、シード
密着層４およびシード層５を形成する。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成する。
(Formation of seed adhesion layer and seed layer)
10 and 11, a seed adhesion layer 4 and a seed layer 5 are formed in a vacuum film forming apparatus in the same manner as in Fig. 3 and Fig. 4. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed.
（導体層の形成）
次に図１２に示すように、電解めっきにより導体層６を形成する。導体層６はビア／ランド部２３および配線部２２となる。電解めっきとしては、電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、配線部の電気抵抗の観点から０．５μｍ以上、生産性の観点から３０μｍ以下であることが望ましい。本発明の一実施形態では、感光性樹脂層３の２重の開口部のうち、一番深い内側の開口部にはＣｕ：６μｍを形成し、一番深い内側の開口部の外側の開口部にはＣｕ：４μｍを形成し、感光性樹脂層３の上部にはＣｕ：２μｍを形成する。
(Formation of Conductive Layer)
Next, as shown in FIG. 12, a conductor layer 6 is formed by electrolytic plating. The conductor layer 6 becomes the via/land portion 23 and the wiring portion 22. Examples of electrolytic plating include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, and electrolytic iridium plating. However, electrolytic copper plating is preferable because it is simple, inexpensive, and has good electrical conductivity. The thickness of the electrolytic copper plating is preferably 0.5 μm or more from the viewpoint of electrical resistance of the wiring portion, and 30 μm or less from the viewpoint of productivity. In one embodiment of the present invention, Cu: 6 μm is formed in the deepest inner opening of the double opening of the photosensitive resin layer 3, Cu: 4 μm is formed in the outer opening of the deepest inner opening, and Cu: 2 μm is formed on the upper part of the photosensitive resin layer 3.
（導体層とシード層の除去およびシード密着層と感光性樹脂層の除去）
次に図１３に示すように、ＣＭＰ（化学機械研磨）加工等によって研磨し、導体層６およびシード層５を除去する。続けて、ＣＭＰ（化学機械研磨）加工等によって研磨を再度行い、シード密着層４を除去し、感光性樹脂層３の表面層が除去される。そして、ＣＭＰ加工等を行った後に残った導体層６が、ビア／ランド２３部および配線部２２となる。本発明の一実施形態では、感光性樹脂層３の上部の導体層６のＣｕ：２μｍおよびシード層５のＣｕ：３００ｎｍを研磨により除去する。
(Removal of the conductor layer and seed layer, and removal of the seed adhesion layer and photosensitive resin layer)
13, the conductor layer 6 and the seed layer 5 are removed by polishing using a CMP (chemical mechanical polishing) process or the like. Then, polishing is performed again using a CMP (chemical mechanical polishing) process or the like to remove the seed adhesion layer 4 and the surface layer of the photosensitive resin layer 3. The conductor layer 6 remaining after the CMP process or the like becomes the via/land 23 portion and the wiring portion 22. In one embodiment of the present invention, Cu: 2 μm of the conductor layer 6 and Cu: 300 nm of the seed layer 5 on the upper part of the photosensitive resin layer 3 are removed by polishing.
（導体層の形成）
次に図１４に示すように、図８～図１３で説明した工程を繰り返す事により多層配線層を形成する。本発明の一実施形態では、配線層を２層形成する。
(Formation of Conductive Layer)
Next, as shown in Fig. 14, a multi-layer wiring layer is formed by repeating the steps described with reference to Fig. 8 to Fig. 13. In one embodiment of the present invention, two wiring layers are formed.
次いで、ＦＣ－ＢＧＡ基板１２との接合電極を形成する工程を説明する。図１５に示すように、図２と同様に、図１４の多層配線層の上面に感光性樹脂層３を形成する。 Next, the process of forming a bonding electrode with the FC-BGA substrate 12 will be described. As shown in FIG. 15, a photosensitive resin layer 3 is formed on the upper surface of the multi-layer wiring layer in FIG. 14, similar to FIG. 2.
次いで、図１６に示すようにシード密着層４を形成する。また、図１７に示すようにシード層５を形成する。これらは、図３と図４で説明したのと同様に、真空成膜装置を用いて、真空を破らずに成膜する。 Next, a seed adhesion layer 4 is formed as shown in FIG. 16. Furthermore, a seed layer 5 is formed as shown in FIG. 17. These are formed using a vacuum film-forming apparatus without breaking the vacuum, as explained in FIG. 3 and FIG. 4.
次いで、図１８に示すように、レジストパターン７を、図１３で形成したビア／ランド部２３と接続可能な位置に形成されたビアを含む位置に開口部を備える様に形成する。 Next, as shown in FIG. 18, a resist pattern 7 is formed to have an opening at a position including a via formed at a position that can be connected to the via/land portion 23 formed in FIG. 13.
その後、図１９のように、電解銅めっきを用いたパターンめっきにより導体層６を形成する。この導体層６は、そのままＦＣ－ＢＧＡ基板１２との接合用の電極となる。電解銅めっきの厚みは、半田接合の観点から１μｍ以上、且つ、生産性の観点から３０μｍ以下であることが望ましい。本発明の一実施形態では、感光性樹脂層３の開口部にはＣｕ：９μｍを形成し、感光性樹脂層３の上部にはＣｕ：７μｍを形成する。 Then, as shown in FIG. 19, a conductor layer 6 is formed by pattern plating using electrolytic copper plating. This conductor layer 6 serves as an electrode for bonding to the FC-BGA substrate 12 as is. It is desirable that the thickness of the electrolytic copper plating is 1 μm or more from the viewpoint of solder bonding, and 30 μm or less from the viewpoint of productivity. In one embodiment of the present invention, Cu: 9 μm is formed in the opening of the photosensitive resin layer 3, and Cu: 7 μm is formed on the upper part of the photosensitive resin layer 3.
その後、図２０に示すように、レジストパターン７を除去する。 Then, as shown in Figure 20, the resist pattern 7 is removed.
その後、図２１に示すように、不要なシード層５およびシード密着層４をエッチング除去する。この状態で表面に残った導体層６が、ＦＣ－ＢＧＡ基板１２との接合用の電極となる。 After that, as shown in FIG. 21, the unnecessary seed layer 5 and seed adhesion layer 4 are etched away. The conductor layer 6 remaining on the surface in this state becomes an electrode for bonding to the FC-BGA substrate 12.
次に、図２２に示すように、ソルダーレジスト層８を形成する。ソルダーレジスト層８は、感光性樹脂層３を覆うように、露光、現像し、導体層６が露出するように開口部を備
えるように形成する。なお、ソルダーレジスト層８の材料としては、例えば、エポキシ樹脂やアクリル樹脂、その他の絶縁性樹脂を使用して製造された耐熱性の高い絶縁性樹脂を用いることができる。本発明の実施形態では、ソルダーレジスト層８としてフィラーを含有した感光性のソルダーレジスト材を用いて形成する。
Next, as shown in Fig. 22, a solder resist layer 8 is formed. The solder resist layer 8 is exposed to light and developed so as to cover the photosensitive resin layer 3, and is formed to have an opening so that the conductor layer 6 is exposed. Note that as a material for the solder resist layer 8, for example, an insulating resin having high heat resistance manufactured using an epoxy resin, an acrylic resin, or other insulating resin can be used. In an embodiment of the present invention, the solder resist layer 8 is formed using a photosensitive solder resist material containing a filler.
次に、図２３に示すように、導体層６の表面の酸化防止と半田バンプの濡れ性をよくするため、表面処理層９を設ける。本発明の一実施形態では、表面処理層９として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層９には、ＯＳＰ（Ｏｒｇａｎｉｃ
Ｓｏｉｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ、水溶性プレフラックス）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどから適宜用途に応じて選択しても良い。
次いで、表面処理層９上に、微細な半田粉末をフラックスで混練したクリーム半田などの半田ペースト材料からなるパターンを、スクリーン印刷などにより導体層６上の表面処理層９の上に形成した後、一度、半田ペーストを溶融してから、冷却する事により、導体層６上、または導体層６上の表面処理層９の上に固着させることで、半田１０の接合部を得る。これにより、支持体１上に形成された支持体上の配線基板１１が完成する。
23, a surface treatment layer 9 is provided to prevent oxidation of the surface of the conductor layer 6 and to improve the wettability of the solder bumps. In one embodiment of the present invention, electroless Ni/Pd/Au plating is formed as the surface treatment layer 9. Note that the surface treatment layer 9 is formed using OSP (Organic Plating Pd).
Alternatively, a coating of a non-ionic surfactant (Soiderability Preservative, water-soluble preflux) may be formed. Alternatively, a coating of a non-ionic surfactant such as electroless tin plating or electroless Ni/Au plating may be appropriately selected depending on the application.
Next, a pattern made of a solder paste material such as cream solder made by kneading fine solder powder with flux is formed on the surface treatment layer 9 on the conductor layer 6 by screen printing or the like, and the solder paste is melted once and then cooled to be fixed onto the conductor layer 6 or onto the surface treatment layer 9 on the conductor layer 6, thereby obtaining a joint of solder 10. This completes the wiring board 11 on the support body formed on the support body 1.
次いで、図２４に示すように、支持体上の配線基板１１とＦＣ－ＢＧＡ基板１２を、半田１０の接合部を介して接合した後、支持体上の配線基板１１とＦＣ－ＢＧＡ基板１２の間に形成された隙間をアンダーフィル材で充填したアンダーフィル層２４で封止する。アンダーフィル層２４の材料（アンダーフィル材）としては、市販のアンダーフィル材を好適に使用する事ができる。例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、およびマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料となっている。アンダーフィル層２４は、液状のアンダーフィル材を充填させることで形成される。 Next, as shown in FIG. 24, the wiring board 11 on the support and the FC-BGA board 12 are joined via the joint of the solder 10, and the gap formed between the wiring board 11 on the support and the FC-BGA board 12 is sealed with an underfill layer 24 filled with an underfill material. As the material (underfill material) of the underfill layer 24, a commercially available underfill material can be suitably used. For example, the material is a resin in which one or more of epoxy resin, urethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin are mixed, and silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler. The underfill layer 24 is formed by filling it with a liquid underfill material.
次いで、図２５に示すように、支持体１を剥離する為、支持体１の裏面側、からレーザー光１３を照射して、剥離層２を剥離可能な状態とする。すなわち、支持体１のＦＣ－ＢＧＡ基板１２とは逆側の面からレーザー光１３を、支持体１との界面に形成された剥離層２に照射し、剥離可能な状態とすることで、支持体１を取り外すことが可能となる。 Next, as shown in FIG. 25, in order to peel off the support 1, laser light 13 is irradiated from the back side of the support 1 to make the peeling layer 2 peelable. In other words, the laser light 13 is irradiated from the surface of the support 1 opposite the FC-BGA substrate 12 to the peeling layer 2 formed at the interface with the support 1, making it peelable, which makes it possible to remove the support 1.
次に、図２６に示すように、支持体１を剥離した後、基板の表面に残留しているシード密着層４とシード層５を除去する事によって、配線基板１４を得る。 Next, as shown in FIG. 26, the support 1 is peeled off, and the seed adhesion layer 4 and seed layer 5 remaining on the surface of the substrate are removed to obtain the wiring substrate 14.
その後、図２７に示すように、半導体素子１５を実装して半導体装置１６が完成する。この際、半導体素子１５の実装に先立って、表面に露出した導体層６上に、酸化防止と半田バンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により半導体装置１６が完成する。 Then, as shown in FIG. 27, a semiconductor element 15 is mounted to complete the semiconductor device 16. At this time, prior to mounting the semiconductor element 15, a surface treatment such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, or electroless Ni/Au plating may be performed on the conductor layer 6 exposed on the surface to prevent oxidation and improve the wettability of the solder bumps. With the above steps, the semiconductor device 16 is completed.
次に、上述したような配線基板１４の構成とその製造方法を用いた場合の作用効果について、実施例である図２８および比較例である図２９を参照して説明する。 Next, the effects of using the above-described configuration of wiring board 14 and its manufacturing method will be described with reference to FIG. 28, which shows an example, and FIG. 29, which shows a comparative example.
本実施形態では、支持体上の配線基板１１の配線部２２、ビア／ランド部２３および半導体素子との接合電極パッド部は、ＣＭＰ（化学機械研磨）加工等の研磨によって、導体層６をパターニングしている（いわゆるダマシン法）ため、図２８のように、配線部２２、ビア／ランド部２３および半導体素子との接合電極であるパッド部２５の側面において、導体層６と感光性樹脂３の間にもシード密着層４を配置することが可能である。また、図２４～図２７のように、支持体上の配線基板１１は上下反転させて半田１０が形成された面をＦＣ－ＢＧＡ基板１２と接合した後、支持体１を除去して配線基板１４を得る。そのため、配線部２２およびビア／ランド部２３においては、上面および側面にシード密着層４を配置でき、半導体素子との接合電極であるパッド部２５においては、側面にシード密着層４を配置することが可能である。 In this embodiment, the wiring portion 22, the via/land portion 23, and the bonding electrode pad portion with the semiconductor element of the wiring board 11 on the support are patterned by polishing such as CMP (chemical mechanical polishing) processing (so-called damascene method), so that it is possible to arrange the seed adhesion layer 4 between the conductor layer 6 and the photosensitive resin 3 on the side of the wiring portion 22, the via/land portion 23, and the pad portion 25, which is the bonding electrode with the semiconductor element, as shown in FIG. 28. Also, as shown in FIGS. 24 to 27, the wiring board 11 on the support is turned upside down, and the surface on which the solder 10 is formed is bonded to the FC-BGA substrate 12, and then the support 1 is removed to obtain the wiring board 14. Therefore, the seed adhesion layer 4 can be arranged on the upper surface and side surface of the wiring portion 22 and the via/land portion 23, and the seed adhesion layer 4 can be arranged on the side surface of the pad portion 25, which is the bonding electrode with the semiconductor element.
上記のように、配線部２２およびビア／ランド部２３の導体層６においては、上面および側面にシード密着層４を配置でき、半導体素子との接合電極であるパッド部２５の導体層６においては、側面にシード密着層４を配置しているため、感光性樹脂層３との密着性を向上でき、剥離を防止することが可能となる。 As described above, the conductor layer 6 of the wiring section 22 and the via/land section 23 can have the seed adhesion layer 4 disposed on the top and side surfaces, and the conductor layer 6 of the pad section 25, which is the bonding electrode with the semiconductor element, has the seed adhesion layer 4 disposed on the side surfaces, improving adhesion with the photosensitive resin layer 3 and making it possible to prevent peeling.
また、本基板構成においては、ビア層１８のビア部２０と、トレンチ層１９のランド部２１と配線部２２のテーパー角度の関係が、トレンチ層１９のランド部２１＜ビア層のビア部２０＜トレンチ層１９の配線部２２（テーパー角度が大きいほど垂直に近い）になるように形成する。 In addition, in this substrate configuration, the relationship between the taper angle of the via portion 20 of the via layer 18 and the land portion 21 and wiring portion 22 of the trench layer 19 is formed as follows: land portion 21 of trench layer 19 < via portion 20 of the via layer < wiring portion 22 of trench layer 19 (the larger the taper angle, the closer to vertical it is).
ビア層１８のビア部２０よりも、トレンチ層１９のランド部２１のテーパー角度を小さく（水平に近く）することで、トレンチ層１９の樹脂とビア層１８の樹脂の界面への応力の低減を可能とする事ができる。なぜなら、接地面積を大きくできるからである。 By making the taper angle of the land portion 21 of the trench layer 19 smaller (closer to horizontal) than that of the via portion 20 of the via layer 18, it is possible to reduce the stress on the interface between the resin of the trench layer 19 and the resin of the via layer 18. This is because the contact area can be increased.
また、トレンチ層１９のランド部２１よりも、トレンチ層１９の配線部２２のテーパー角度を大きく（垂直に近く）し、トレンチ層１９の配線形状を矩形または矩形に近い形状とすることで、配線のトップとボトムの幅が揃い、線幅変更による電気特性の制御が容易となる。また、矩形にすることで、配線のトップ間での樹脂幅が、ボトム間よりも狭くなり過ぎないので、線間絶縁信頼性を確保する事が可能となる。 In addition, by making the taper angle of the wiring portion 22 of the trench layer 19 larger (closer to vertical) than that of the land portion 21 of the trench layer 19 and making the wiring shape of the trench layer 19 rectangular or close to rectangular, the widths of the top and bottom of the wiring are uniform, making it easier to control the electrical characteristics by changing the line width. Also, by making it rectangular, the resin width between the tops of the wiring is not too narrow compared to between the bottoms, making it possible to ensure the reliability of the insulation between the lines.
トレンチ層１９を形成する際、ビア層１８のビア部２０よりもトレンチ層１９のランド部２１のテーパー角度を小さく（水平に近く）なるように形成するため、ビア層１８およびトレンチ層１９は同一のポジ型の感光性レジストを使用し、トレンチ層１９の厚みをビア層１８よりも１．５μｍ厚くする事により実現した。また、トレンチ層１９のランド部２１よりもトレンチ層１９の配線部２２のテーパー角度が大きく（垂直に近く）なるように形成するため、配線部２２の露光量をランド部２１より小さくする事により実現した。具体的には、配線部２２の露光量を２５０ｍＪ／ｃｍ２、ランド部２１の露光量を４００ｍＪ／ｃｍ２とした。 When forming the trench layer 19, in order to form the land portion 21 of the trench layer 19 to have a smaller taper angle (closer to horizontal) than the via portion 20 of the via layer 18, the same positive photosensitive resist is used for the via layer 18 and the trench layer 19, and the thickness of the trench layer 19 is made 1.5 μm thicker than the via layer 18. In addition, in order to form the wiring portion 22 of the trench layer 19 to have a larger taper angle (closer to vertical) than the land portion 21 of the trench layer 19, the exposure amount of the wiring portion 22 is made smaller than that of the land portion 21. Specifically, the exposure amount of the wiring portion 22 was set to 250 mJ/cm 2 , and the exposure amount of the land portion 21 was set to 400 mJ/cm 2 .
テーパー角度は下記の様に規定した。尚、テーパー角度が０°～９０°の範囲で大きいほど垂直に近くなる。
トレンチ層１９の配線部２２のテーパー角度 ：８０°以上９０°以下
ビア層のビア部２０のテーパー角度 ：７０°より大きく８０°より小さい
トレンチ層１９のランド部２１のテーパー角度：７０°以下
The taper angle is defined as follows: The larger the taper angle is within the range of 0° to 90°, the closer it is to a vertical angle.
Taper angle of wiring portion 22 of trench layer 19: 80° or more and 90° or less Taper angle of via portion 20 of via layer: greater than 70° and less than 80° Taper angle of land portion 21 of trench layer 19: 70° or less
上記の構成において、線間絶縁信頼性およびビア接続信頼性を評価した。線間の絶縁信頼性は、Ｌｉｎｅ／Ｓｐａｃｅ＝２／２μｍの配線部２２にて、ビア接続信頼性はビア部２０を直径１０μｍ、ランド部２１を直径２０μｍにて、試験を行った。 In the above configuration, the inter-line insulation reliability and via connection reliability were evaluated. The inter-line insulation reliability was tested on a wiring section 22 with a line/space ratio of 2/2 μm, and the via connection reliability was tested on a via section 20 with a diameter of 10 μm and a land section 21 with a diameter of 20 μm.
線間絶縁信頼性試験は、以下の条件にのっとって実施し、抵抗値が１０６Ω以上であることを合格の基準とした。
規格：ＪＥＳＤ２２－Ａ１１０
温度：１３０℃
湿度：８５％ＲＨ
電圧：３．３Ｖ
時間：１９２時間
The inter-line insulation reliability test was carried out according to the following conditions, and a resistance value of 10 6 Ω or more was set as the passing criterion.
Standard: JESD22-A110
Temperature: 130°C
Humidity: 85% RH
Voltage: 3.3V
Time: 192 hours
ビア接続信頼性は、以下の条件にのっとって実施し、抵抗値変化率±３％以内、クラックおよびデラミがないことを合格の基準とした。
規格 ：ＪＥＳＤ２２－Ａ１０６Ｂ（Ｃｏｎｄｉｔｉｏｎ Ｄ）
温度 ：－６５℃／５ｍｉｎ⇒常温／１ｍｉｎ→１５０℃／５ｍｉｎ
サイクル：５００サイクル
The via connection reliability was measured under the following conditions, and the pass criteria were a resistance change rate of within ±3% and no cracks or delamination.
Standard: JESD22-A106B (Condition D)
Temperature: -65℃/5min ⇒ Room temperature/1min ⇒ 150℃/5min
Cycles: 500 cycles
比較例では、実施例に対し、ビア層１８のビア部２０とトレンチ層１９のランド部２１と配線部２２のテーパー角度の関係が、どれもほぼ同じ大きさになる様に、即ち、トレンチ層１９のランド部２１≒ビア層１８のビア部２０≒トレンチ層１９の配線部２２となるように形成した。
具体的には、トレンチ層１９とビア層１８の厚さを同じ厚さ（３μｍ）とする事により実現した。配線部２２の露光量とランド部２１の露光量は同じとする事により実現した。具体的には、配線部２２の露光量とランド部２１の露光量を４００ｍＪ／ｃｍ２とした。
In the comparative example, compared to the example, the relationship between the taper angles of the via portion 20 of the via layer 18, the land portion 21 of the trench layer 19, and the wiring portion 22 was formed so that they were all approximately the same, that is, the land portion 21 of the trench layer 19 ≒ the via portion 20 of the via layer 18 ≒ the wiring portion 22 of the trench layer 19.
Specifically, this was achieved by making the trench layer 19 and the via layer 18 have the same thickness (3 μm). This was achieved by making the exposure amount of the wiring portion 22 and the exposure amount of the land portion 21 the same. Specifically, the exposure amount of the wiring portion 22 and the exposure amount of the land portion 21 were set to 400 mJ/ cm2 .
テーパー角度は下記の様に規定した。尚、テーパー角度が０°～９０°の範囲で大きいほど垂直に近くなる。
トレンチ層１９の配線部２２ ：７０～８０°
ビア層のビア部２０ ：７０～８０°
トレンチ層１９のランド部２１：７０～８０°
The taper angle is defined as follows: The larger the taper angle is within the range of 0° to 90°, the closer it is to a vertical angle.
Wiring portion 22 of trench layer 19: 70 to 80 degrees
Via portion 20 of via layer: 70 to 80°
Land portion 21 of trench layer 19: 70 to 80°
＜作用効果の確認＞
上記実施例、比較例の線間絶縁信頼性およびビア接続信頼性試験の結果を表１に示す。
本発明に係るビア層１８のビア部２０と、トレンチ層１９のランド部２１と、配線部２２のテーパー角度の関係を規定することにより、トレンチ層の樹脂／ビア層の樹脂界面への応力の低減および線間絶縁信頼性の確保ができることが確認できた。
<Confirmation of action and effect>
The results of the inter-line insulation reliability and via connection reliability tests for the above-mentioned Examples and Comparative Examples are shown in Table 1.
It has been confirmed that by specifying the relationship between the taper angles of the via portion 20 of the via layer 18 according to the present invention, the land portion 21 of the trench layer 19, and the wiring portion 22, it is possible to reduce stress at the resin interface of the trench layer/resin of the via layer and ensure inter-line insulation reliability.
なお、上述の実施形態は一例であって、その他、具体的な細部構造などについては適宜に変更可能である。 Note that the above embodiment is just an example, and other specific details such as structure can be modified as appropriate.
本発明は、主基板とＩＣチップとの間に介在するインターポーザ等を備えた配線基板を有する半導体装置に利用可能である。 The present invention can be used in semiconductor devices having a wiring substrate with an interposer or the like interposed between a main substrate and an IC chip.
１ 支持体
２ 剥離層
３ 感光性樹脂層
４ シード密着層
５ シード層
６ 導体層
７ レジストパターン
８ ソルダーレジスト層
９ 表面処理層
１０ 半田
１１ 支持体上の配線基板
１２ ＦＣ－ＢＧＡ基板
１３ レーザー光
１４ 配線基板
１５ 半導体素子
１６ 半導体装置
１７ 絶縁層
１８ ビア層
１９ トレンチ層
２０ ビア部
２１ ランド部
２２ 配線部
２３ ビア／ランド部
２４ アンダーフィル層
２５ パッド部
1 Support 2 Peel layer 3 Photosensitive resin layer 4 Seed adhesion layer 5 Seed layer 6 Conductor layer 7 Resist pattern 8 Solder resist layer 9 Surface treatment layer 10 Solder 11 Wiring board on support 12 FC-BGA board 13 Laser light 14 Wiring board 15 Semiconductor element 16 Semiconductor device 17 Insulating layer 18 Via layer 19 Trench layer 20 Via portion 21 Land portion 22 Wiring portion 23 Via/land portion 24 Underfill layer 25 Pad portion
Claims (4)
前記ビア層の上に、絶縁樹脂に複数のランドと複数の配線が形成されたトレンチ層とが、少なくとも１層以上交互に形成され、
前記ビア層のビアと前記トレンチ層のランドが接することにより、前記トレンチ層が電気的に層間接続されている多層配線基板であって、
前記ビア層のビアよりも前記トレンチ層のランドのテーパー角度が小さいことを特徴とする多層配線基板。 a via layer in which a plurality of vias are formed in an insulating resin;
At least one or more trench layers each having a plurality of lands and a plurality of wirings formed in an insulating resin are alternately formed on the via layer;
A multilayer wiring board in which the trench layers are electrically connected to each other by contacting the vias of the via layer with the lands of the trench layers,
1. A multilayer wiring board, comprising : a land in said trench layer having a smaller taper angle than a via in said via layer .
前記ビア層の上に、絶縁樹脂に複数のランドと複数の配線が形成されたトレンチ層とが、少なくとも１層以上交互に形成され、
前記ビア層のビアと前記トレンチ層のランドが接することにより、前記トレンチ層が電気的に層間接続されている多層配線基板であって、
前記トレンチ層のランドよりも前記トレンチ層の配線のテーパー角度が大きいことを特徴とする多層配線基板。 a via layer in which a plurality of vias are formed in an insulating resin;
At least one or more trench layers each having a plurality of lands and a plurality of wirings formed in an insulating resin are alternately formed on the via layer;
A multilayer wiring board in which the trench layers are electrically connected to each other by contacting the vias of the via layer with the lands of the trench layers,
1. A multilayer wiring board, comprising: a trench layer having a wiring with a larger taper angle than a land of the trench layer.
4. The multilayer wiring board according to claim 1 , wherein the insulating resin is a photosensitive resin.
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