JP2020161572A

JP2020161572A - Wiring substrate and method of manufacturing the same

Info

Publication number: JP2020161572A
Application number: JP2019057400A
Authority: JP
Inventors: 貴志木津; Takashi Kizu
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2019-03-25
Filing date: 2019-03-25
Publication date: 2020-10-01

Abstract

To provide a wiring substrate capable of mounting a semiconductor element well, suppressing a decrease in yield in a semiconductor device mounting process, and having high reliability of connection with the semiconductor element, and a method of manufacturing the same.SOLUTION: The wiring substrate includes: a first wiring substrate 1; and a second wiring substrate 3, joined to the first wiring substrate 1, on which finer wiring than the first wiring substrate 1 is formed. On a wiring substrate 23 where a semiconductor device 4 is mounted on a side opposite to a junction surface of the second wiring substrate 3 with the first wiring substrate 1, electrodes 11 for joining the semiconductor device 4 formed on a surface of the second wiring substrate 3 on which the semiconductor device 4 is mounted has a convex shape protruding from the surface.SELECTED DRAWING: Figure 1

Description

本発明は、配線基板及び配線基板の製造方法に関する。 The present invention relates to a wiring board and a method for manufacturing a wiring board.

近年半導体装置の高速、高集積化が進む中で、ＦＣ−ＢＧＡ（ＦｌｉｐＣｈｉｐ-ＢａｌｌＧｒｉｄＡｒｒａｙ）用配線基板に対しても、半導体チップとの接続端子の狭ピッチ化、基板配線の微細化が求められている。一方、ＦＣ−ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。この半導体チップと接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線形成してチップ接続用の基板（シリコンインターポーザ）として、それぞれＦＣ−ＢＧＡ用配線基板に接続する方式が特許文献１に開示されている。また、ＦＣ−ＢＧＡ用配線基板の表面をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成する方式が特許文献２に開示されている。また、支持基板の上に微細な配線層を形成しＦＣ−ＢＧＡ基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板な形成する方式が特許文献３に開示されている。 With the progress of high speed and high integration of semiconductor devices in recent years, the pitch of connection terminals with semiconductor chips has been narrowed and the board wiring has become finer for FC-BGA (Flip Chip-Ball Grid Array) wiring boards. It has been demanded. On the other hand, the connection between the FC-BGA wiring board and the motherboard is required to be connected with connection terminals having almost the same pitch as the conventional one. In order to narrow the pitch of the semiconductor chip and connection terminals and miniaturize the board wiring, a patented method is to form wiring on silicon and connect it to the FC-BGA wiring board as a chip connection board (silicon interposer). It is disclosed in Document 1. Further, Patent Document 2 discloses a method of forming fine wiring after flattening the surface of a wiring board for FC-BGA by CMP (Chemical Mechanical Polishing, chemical mechanical polishing) or the like. Further, Patent Document 3 discloses a method in which a fine wiring layer is formed on a support substrate, mounted on an FC-BGA substrate, and then the support substrate is peeled off to form a narrow-pitch wiring board.

特開２００２−２８０４９０号JP-A-2002-280490 特開２０１４−２２５６７１号Japanese Unexamined Patent Publication No. 2014-225671 国際公開番号ＷＯ２０１８／０４７８６１International Publication No. WO 2018/047861

シリコンインターポーザ方式は、シリコンウェハを利用して、半導体前工程用の設備を用いて製作している。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。
また、ＦＣ−ＢＧＡ用配線基板の表面の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザの伝送特性劣化の問題は無いが、ＦＣ−ＢＧＡ用配線基板の製造不良と難易度の高い微細配線形成時の不良との合算で収率が低下する問題や、ＦＣ−ＢＧＡ用配線基板の反り、歪みによる半導体素子の実装に対する問題がある。 The silicon interposer method is manufactured by using a silicon wafer and using equipment for a semiconductor front-end process. Since silicon wafers are limited in shape and size, the number of interposers that can be manufactured from one wafer is small, and the manufacturing equipment is expensive, the interposers are also expensive. Further, since the silicon wafer is a semiconductor, there is a problem that the transmission characteristics are also deteriorated.
Further, in the method of flattening the surface of the FC-BGA wiring board and forming a fine wiring layer on the surface, there is no problem of deterioration of the transmission characteristics of the silicon interposer, but there is a manufacturing defect of the FC-BGA wiring board. There is a problem that the yield is lowered due to the sum of the defects at the time of forming the fine wiring, which is highly difficult, and there is a problem that the semiconductor element is mounted due to the warp and distortion of the FC-BGA wiring board.

また、支持基板の上に微細な配線層を形成しＦＣ−ＢＧＡ基板に搭載する方式では、伝送特劣化の問題や、ＦＣ−ＢＧＡ用配線基板と微細な配線層を別々に形成するため合算で収率が低下する問題はない。しかしながら、ＦＣ−ＢＧＡ用配線基板に搭載した後、支持基板を剥離するため、剥離面に形成される接合用電極の形状に対して、支持基板の表層が配線基板の表面に転写されることに起因して平坦形状は得易いが、例えば凹凸形状を有する接合用電極を得ることが困難であるという問題があった。
半導体素子の配線基板への狭ピッチの実装では熱と圧力によって、柱状の銅の先端のはんだを溶融固着し半導体素子と配線基板を接合するＴＣＢ（ＴｈｅｒｍａｌＣｏｍｐｒｅｓｓｉｏｎＢｏｎｄｉｎｇ：熱圧着）が用いられる。この時、配線基板の接合用電極が平面形状であると、溶融したはんだが流れやすく、他の接続部と接触し短絡によって大きく収率が低下する。また、平面形状では接合後は接合用電極の端部に応力が集中するため、熱変化などの環境に対する信頼性が低くなる。 In addition, in the method of forming a fine wiring layer on the support board and mounting it on the FC-BGA board, there is a problem of transmission special deterioration and the FC-BGA wiring board and the fine wiring layer are formed separately, so that the total is total. There is no problem that the yield decreases. However, since the support substrate is peeled off after being mounted on the FC-BGA wiring board, the surface layer of the support substrate is transferred to the surface of the wiring board with respect to the shape of the bonding electrode formed on the peeled surface. As a result, it is easy to obtain a flat shape, but there is a problem that it is difficult to obtain a bonding electrode having an uneven shape, for example.
In mounting a semiconductor element on a wiring substrate at a narrow pitch, TCB (Thermal Compression Bonding) is used in which the solder at the tip of columnar copper is melted and fixed by heat and pressure to join the semiconductor element and the wiring substrate. At this time, if the bonding electrode of the wiring board has a planar shape, the molten solder easily flows, and the yield is greatly reduced due to contact with other connecting portions and a short circuit. Further, in the planar shape, stress is concentrated on the end portion of the bonding electrode after bonding, so that the reliability to the environment such as thermal change is lowered.

本発明は、上記問題に鑑みなされたものであり、半導体素子を良好に実装することが可能で、半導体素子実装工程での収率低下を抑制し、且つ、半導体素子との高い接続信頼性を兼ね備えた配線基板及び配線基板の製造方法を提供することを目的としている。 The present invention has been made in view of the above problems, and it is possible to mount a semiconductor element satisfactorily, suppress a decrease in yield in the semiconductor element mounting process, and achieve high connection reliability with the semiconductor element. It is an object of the present invention to provide a wiring board having a combination and a method for manufacturing the wiring board.

上記の課題を解決する手段として、本発明の一態様に係る配線基板は、第１配線基板と、前記第１配線基板に接合された、前記第１配線基板より微細な配線が形成された第２配線基板を備え、前記第２配線基板の前記第１配線基板との接合面とは反対側の面に半導体素子が実装される配線基板において、
前記第２配線基板の、前記半導体素子が実装される側の面に形成された前記半導体素子との接合のための電極が、該面から突出した凸形状であることを特徴とする配線基板である。 As a means for solving the above-mentioned problems, in the wiring board according to one aspect of the present invention, a first wiring board and finer wiring than the first wiring board joined to the first wiring board are formed. In a wiring board provided with two wiring boards and in which a semiconductor element is mounted on a surface of the second wiring board opposite to the joint surface with the first wiring board.
A wiring board characterized in that an electrode for joining with the semiconductor element formed on a surface of the second wiring board on the side on which the semiconductor element is mounted has a convex shape protruding from the surface. is there.

上記配線基板は、半導体素子をフリップチップ実装方式により実装するための配線基板であり得る。
また、上記第２配線基板の半導体素子が実装される側の面の、前記半導体素子との接合のための電極を除く領域には無機絶縁層が形成されていてもよい。
上記無機絶縁層は例えばシリコンナイトライドからなる。
また、上記第２配線基板は、配線層と絶縁樹脂層とにより形成された多層配線層を含み、上記無機絶縁層は、前記多層配線層の前記半導体素子が実装される側の最表層をなす前記絶縁樹脂層上に形成され得る。
上記第２配線基板の半導体素子との接合のための電極は、第２配線基板表面から０．１μｍ以上５μｍ以下の高さで突出した凸形状であるのが好ましい。 The wiring board may be a wiring board for mounting a semiconductor element by a flip chip mounting method.
Further, an inorganic insulating layer may be formed on the surface of the second wiring board on the side where the semiconductor element is mounted, except for the electrode for bonding with the semiconductor element.
The inorganic insulating layer is made of, for example, silicon nitride.
Further, the second wiring board includes a multilayer wiring layer formed by a wiring layer and an insulating resin layer, and the inorganic insulating layer forms the outermost layer of the multilayer wiring layer on the side where the semiconductor element is mounted. It can be formed on the insulating resin layer.
The electrode for joining the second wiring board to the semiconductor element preferably has a convex shape protruding from the surface of the second wiring board at a height of 0.1 μm or more and 5 μm or less.

また、本発明の他の態様に係る配線基板の製造方法は、第１配線基板と、前記第１配線基板に接合された、前記第１配線基板より微細な配線が形成された第２配線基板とを備え、前記第２配線基板の前記第１配線基板との接合面とは反対の面に半導体素子が実装される配線基板の製造方法であって、
支持体の一面上に剥離層を形成する工程と、該剥離層上に無機絶縁層を形成する工程と、該無機絶縁層をパターニングする工程と、該パターニングにより上記無機絶縁層が除去された領域に上記半導体素子との接合のための第１電極を形成する工程と、上記第１電極及び上記無機絶縁層上に絶縁樹脂層と配線層からなる多層配線層を形成する工程と、上記多層配線層の上記支持体とは反対側の面に上記第１配線基板との接合のための第２電極を形成する工程と、を有する上記第２配線基板を形成する工程と、
上記第１配線基板の一方の面に前記第２配線基板との接合のための第３電極を形成し、上記第２配線基板と上記第１配線基板を、上記第３電極と上記第２電極とで接合する工程と、
上記支持体を上記剥離層により上記第２配線基板から剥離し、その後上記第１電極と上記無機絶縁層を表面に露出させる工程と
上記無機絶縁層をドライエッチングすることで上記第１電極を凸形状にする工程と、を含むことを特徴とする。 Further, in the method for manufacturing a wiring board according to another aspect of the present invention, a first wiring board and a second wiring board joined to the first wiring board in which finer wiring than the first wiring board is formed are formed. A method for manufacturing a wiring board, wherein a semiconductor element is mounted on a surface of the second wiring board opposite to the joint surface with the first wiring board.
A step of forming a release layer on one surface of the support, a step of forming an inorganic insulating layer on the release layer, a step of patterning the inorganic insulating layer, and a region from which the inorganic insulating layer has been removed by the patterning. A step of forming a first electrode for bonding with the semiconductor element, a step of forming a multilayer wiring layer composed of an insulating resin layer and a wiring layer on the first electrode and the inorganic insulating layer, and the multilayer wiring. A step of forming a second electrode for joining with the first wiring board on a surface of the layer opposite to the support, and a step of forming the second wiring board having the step of forming the second electrode.
A third electrode for joining to the second wiring board is formed on one surface of the first wiring board, and the second wiring board and the first wiring board are combined with the third electrode and the second electrode. And the process of joining with
The first electrode is projected by a step of peeling the support from the second wiring substrate by the peeling layer and then exposing the first electrode and the inorganic insulating layer to the surface and dry etching the inorganic insulating layer. It is characterized by including a step of forming a shape.

上記配線基板の製造方法において、上記無機絶縁層をパターニングする工程が、上記無機絶縁層上にレジストパターンを形成する工程と、該レジストパターンをマスクとしてドライエッチングする工程とを含み、上記第１電極を形成する工程において、上記第１電極を上記無機絶縁層よりも厚く形成するのが好ましい。
上記無機絶縁層をドライエッチングすることで上記第１電極を凸形状にする工程において、上記無機絶縁層を残存させるようにドライエッチングを行っても、上記無機絶縁層を全て除去して絶縁樹脂層を露出させるようにドライエッチングを行ってもよい。
上記無機絶縁層は、例えばシリコンナイトライドをＣＶＤ法で蒸着することにより形成される。
上記支持体は好ましくはガラスである。
上記無機絶縁層の開口部は、上記半導体素子が接合される領域の平面視において上記最表層をなす絶縁樹脂層の開口部と略同一形状となるように形成するのが好ましい。 In the method for manufacturing a wiring board, the step of patterning the inorganic insulating layer includes a step of forming a resist pattern on the inorganic insulating layer and a step of dry etching using the resist pattern as a mask, and the first electrode In the step of forming the first electrode, it is preferable to form the first electrode thicker than the inorganic insulating layer.
In the step of making the first electrode convex by dry etching the inorganic insulating layer, even if dry etching is performed so as to leave the inorganic insulating layer, all the inorganic insulating layers are removed and the insulating resin layer is removed. You may perform dry etching so as to expose.
The inorganic insulating layer is formed, for example, by depositing silicon nitride by a CVD method.
The support is preferably glass.
The opening of the inorganic insulating layer is preferably formed so as to have substantially the same shape as the opening of the insulating resin layer forming the outermost layer in the plan view of the region where the semiconductor elements are joined.

本発明によれば、支持体の上に微細な配線層を形成しＦＣ−ＢＧＡ基板に搭載する方式においても凸形状を有する接合電極の作製が可能となる。そのため、半導体素子実装工程での収率低下を抑制し、且つ、半導体素子との高い接続信頼性を兼ね備えた配線基板及び配線基板の製造方法を提供することが可能となる。 According to the present invention, it is possible to manufacture a bonded electrode having a convex shape even in a method in which a fine wiring layer is formed on a support and mounted on an FC-BGA substrate. Therefore, it is possible to provide a wiring board and a method for manufacturing a wiring board, which can suppress a decrease in yield in the semiconductor element mounting process and have high connection reliability with the semiconductor element.

本発明の一実施形態に係る配線基板に半導体素子を実装した構成を示す断面図である。It is sectional drawing which shows the structure which mounted the semiconductor element on the wiring board which concerns on one Embodiment of this invention. 本発明の一実施形態に係る第２配線基板が支持体上に形成された構成を示す断面図である。It is sectional drawing which shows the structure which the 2nd wiring board which concerns on one Embodiment of this invention is formed on the support. 本発明の一実施形態に係る第２配線基板の製造工程の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing process of the 2nd wiring board which concerns on one Embodiment of this invention. 本発明の一実施形態に係る第１配線基板と第２配線基板の接合工程の一例を示す断面図である。It is sectional drawing which shows an example of the joining process of the 1st wiring board and 2nd wiring board which concerns on one Embodiment of this invention. 本発明の一実施形態に係る配線基板の製造方法の一例における図４（ｅ）のＡ部を拡大した断面図である。It is an enlarged sectional view of the part A of FIG. 4 (e) in the example of the manufacturing method of the wiring board which concerns on one Embodiment of this invention. 比較例に係る配線基板の製造方法における図４（ｅ）のＡ部に相当する部分を拡大した断面図である。It is an enlarged cross-sectional view of the part corresponding to the part A of FIG. 4 (e) in the manufacturing method of the wiring board which concerns on a comparative example. 本発明の一実施形態に係る配線基板及び比較例の配線基板の作用効果を説明する図４（ｅ）のＡ部に相当する部分を拡大した断面図である。It is an enlarged sectional view of the part corresponding to the part A of FIG. 4 (e) explaining the action effect of the wiring board which concerns on one Embodiment of this invention and the wiring board of the comparative example.

以下に、本発明の一実施形態に関わる配線基板について図面を参照して説明する。ただし、以下に説明する各図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適宜省略する。また、各図面は説明を容易にするために適宜誇張して表現している。
図１は、本発明の一実施形態に係る配線基板（ＦＣ−ＢＧＡ配線基板）に半導体素子を実装した半導体パッケージの一例を示す断面図である。本実施形態においてはＦＣ−ＢＧＡ用配線基板１が上記第１配線基板であり、インターポーザ３が上記第２配線基板である。 The wiring board according to the embodiment of the present invention will be described below with reference to the drawings. However, in each of the figures described below, the parts corresponding to each other are designated by the same reference numerals, and the description of the overlapping parts will be omitted as appropriate. In addition, each drawing is exaggerated as appropriate for ease of explanation.
FIG. 1 is a cross-sectional view showing an example of a semiconductor package in which a semiconductor element is mounted on a wiring board (FC-BGA wiring board) according to an embodiment of the present invention. In the present embodiment, the FC-BGA wiring board 1 is the first wiring board, and the interposer 3 is the second wiring board.

本発明の一実施形態に係る半導体パッケージは、ＦＣ−ＢＧＡ用配線基板（第１配線基板）１の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄いインターポーザ（第２配線基板）３が、はんだバンプまたは銅ポスト（銅ピラー）または金バンプなどで接合（インターポーザ‐ＦＣ−ＢＧＡ接合部１９）されている。また、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３との間隙が絶縁性の接着部材としてのアンダーフィル２で埋め込まれている。さらにインターポーザ３の、ＦＣ−ＢＧＡ用配線基板１とは逆側の面に半導体素子４が銅ピラー２１ａ（図７参照）及びその先端のはんだ２１ｂ（図７参照）で接合（接合部２１）され、半導体素子４とインターポーザ３との間隙がアンダーフィル２２で埋め込まれている。 The semiconductor package according to the embodiment of the present invention is a fine structure formed only by a build-up wiring layer in which a resin and a wiring are laminated on one surface of a FC-BGA wiring board (first wiring board) 1. A thin interposer (second wiring board) 3 provided with a wiring layer is joined by solder bumps, copper posts (copper pillars), gold bumps, or the like (interposer-FC-BGA joining portion 19). Further, the gap between the FC-BGA wiring board 1 and the interposer 3 is embedded with an underfill 2 as an insulating adhesive member. Further, the semiconductor element 4 is joined (joint portion 21) to the surface of the interposer 3 opposite to the FC-BGA wiring board 1 with a copper pillar 21a (see FIG. 7) and a solder 21b (see FIG. 7) at the tip thereof. , The gap between the semiconductor element 4 and the interposer 3 is filled with the underfill 22.

アンダーフィル２は、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３とを固定するため及びインターポーザ‐ＦＣ−ＢＧＡ接合部１９を封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成される。 The underfill 2 is an adhesive material used for fixing the FC-BGA wiring board 1 and the interposer 3 and for sealing the interposer-FC-BGA joint portion 19. The underfill 2 includes, for example, epoxy resin, urethane resin, silicon resin, polyester resin, oxetane resin, maleimide resin, or a mixture of two or more of these resins, silica as a filler, and oxidation. A material to which titanium, aluminum oxide, magnesium oxide, zinc oxide or the like is added is used. The underfill 2 is formed by filling with a liquid resin.

アンダーフィル２２は半導体素子４とインターポーザ３とを固定するため及び接合部２１を封止するために用いられる接着材料であり、アンダーフィル２と同様の材料で構成される。またこれら毛細管現象を利用して接合後に液状の樹脂を充填させるアンダーフィル２及び／またはアンダーフィル２２の代わりに、接合前にシート状のフィルムを予め配置し、接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し接合時に空間を充填する非導電ペースト（ＮＣＰ）などを用いてもよい。 The underfill 22 is an adhesive material used for fixing the semiconductor element 4 and the interposer 3 and for sealing the joint portion 21, and is made of the same material as the underfill 2. Further, instead of the underfill 2 and / or the underfill 22 which are filled with a liquid resin after joining by utilizing these capillarities, a sheet-like film is arranged in advance before joining, and the anisotropic material fills the space at the time of joining. A conductive film (ACF), a film-like connecting material (NCF), or a non-conductive paste (NCP) in which a liquid resin is arranged in advance before joining to fill a space at the time of joining may be used.

インターポーザ３と半導体素子４との接合部２１の個々の間隔は、インターポーザ‐ＦＣ−ＢＧＡ接合部１９の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、半導体素子４を接合する側の方が、ＦＣ−ＢＧＡ用配線基板１と接合する側よりも微細な配線が必要となる。例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を２μｍ以上６μｍ以下にする必要がある。特性インピーダンスを５０Ωにあわせるためには、配線幅が２μｍ、配線高さ２μｍの場合、配線間の絶縁膜厚は２.５μｍとなる。配線も含めたい１層の厚さは４.５μｍとなり、この厚さで５層のインターポーザ３を形成する場合、インターポーザ３は、総厚２５μｍ程度のインターポーザ３となる。 The individual spacing between the interposer 3 and the semiconductor element 4 joint 21 is generally narrower than the individual spacing between the interposer-FC-BGA junction 19. Therefore, in the interposer 3, the side where the semiconductor element 4 is joined requires finer wiring than the side where the semiconductor element 4 is joined with the FC-BGA wiring board 1. For example, in order to support the use of the current high band memory (HBM), the wiring width of the interposer 3 needs to be 2 μm or more and 6 μm or less. In order to match the characteristic impedance to 50Ω, when the wiring width is 2 μm and the wiring height is 2 μm, the insulating film thickness between the wirings is 2.5 μm. The thickness of one layer including wiring is 4.5 μm, and when a five-layer interposer 3 is formed with this thickness, the interposer 3 becomes an interposer 3 having a total thickness of about 25 μm.

前記の通り、インターポーザ３の厚みは総厚２５μｍ程度と薄く、そのままの状態ではＦＣ−ＢＧＡ用配線基板１と接合するのが困難であるため、支持体５を用いて剛直性を担保することが有効である。また、２μｍ程度の幅と高さを有する配線を形成するには、平坦な支持体５が必要となる。上記理由により、図２に示すように、インターポーザ３は、剛直で平坦な支持体５上に剥離層６と保護層７とシード層８を介して形成される。なお、支持体上には剥離層６、保護層７、シード層８以外の層を設けてもよい。 As described above, the thickness of the interposer 3 is as thin as about 25 μm, and it is difficult to join the interposer 3 to the FC-BGA wiring board 1 as it is. Therefore, the support 5 can be used to ensure rigidity. It is valid. Further, in order to form the wiring having a width and height of about 2 μm, a flat support 5 is required. For the above reasons, as shown in FIG. 2, the interposer 3 is formed on a rigid and flat support 5 via a release layer 6, a protective layer 7, and a seed layer 8. A layer other than the release layer 6, the protective layer 7, and the seed layer 8 may be provided on the support.

次に図３（ａ）から図３（ｎ）を用いて、本発明の一実施形態に係る支持体５上へのインターポーザ（第２配線基板）３の製造工程の一例を説明する。
まず、図３（ａ）に示すように、支持体５の一方の面に、後の工程で支持体５を剥離するために必要な剥離層６を形成する。 Next, an example of a manufacturing process of the interposer (second wiring board) 3 on the support 5 according to the embodiment of the present invention will be described with reference to FIGS. 3 (a) to 3 (n).
First, as shown in FIG. 3A, a peeling layer 6 necessary for peeling the support 5 in a later step is formed on one surface of the support 5.

剥離層６は、例えば、ＵＶ光などの光を吸収して発熱、もしくは、変質によって剥離可能となる樹脂でもよく、熱によって発泡により剥離可能となる樹脂でもよい。ＵＶ光などの光によって剥離可能となる樹脂を用いる場合、剥離層６を設けた側とは反対側の面から支持体５に光を照射して、インターポーザ３と、ＦＣ−ＢＧＡ用配線基板１との接合体から支持体５を取り去る。この場合、支持体５は、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは平坦性に優れており、インターポーザ３の微細なパターン形成に適している。また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔｏｆｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。支持体５としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ−ＢＧＡ用配線基板１、半導体素子４のＣＴＥの観点から９ｐｐｍ程度がより好ましい。一方、剥離層６に前記熱によって発泡する樹脂を用いた場合は、インターポーザ３と、ＦＣ−ＢＧＡ用配線基板１との接合体を加熱する事で支持体５を取り去る。この場合、支持体５には、歪みの少ない例えばメタルやセラミックスなどを用いることができる。本発明の一実施形態では、剥離層６としてＵＶ光を吸収して剥離可能となる樹脂を用い、支持体５にはガラスを用いる。 The peeling layer 6 may be, for example, a resin that absorbs light such as UV light and generates heat or can be peeled off by alteration, or may be a resin that can be peeled off by foaming due to heat. When a resin that can be peeled off by light such as UV light is used, the support 5 is irradiated with light from the surface opposite to the side on which the peeling layer 6 is provided, and the interposer 3 and the FC-BGA wiring substrate 1 are used. The support 5 is removed from the joint with. In this case, the support 5 needs to have transparency, and glass can be used, for example. The glass has excellent flatness and is suitable for forming a fine pattern of the interposer 3. Further, since glass has a small CTE (coefficient of thermal expansion) and is not easily distorted, it is excellent in ensuring pattern arrangement accuracy and flatness. When glass is used as the support 5, the thickness of the glass is preferably thick from the viewpoint of suppressing the occurrence of warpage in the manufacturing process, and is, for example, 0.7 mm or more, preferably 1.1 mm or more. The CTE of the glass is preferably 3 ppm or more and 15 ppm or less, and more preferably about 9 ppm from the viewpoint of the CTE of the FC-BGA wiring board 1 and the semiconductor element 4. On the other hand, when the resin foamed by the heat is used for the release layer 6, the support 5 is removed by heating the joint between the interposer 3 and the FC-BGA wiring board 1. In this case, for the support 5, for example, metal or ceramics having less distortion can be used. In one embodiment of the present invention, a resin capable of absorbing UV light and peeling is used as the peeling layer 6, and glass is used as the support 5.

次いで、図３（ｂ）に示すように、剥離層６の上に保護層７を形成する。保護層７は、後の工程で支持体５を剥離する際にインターポーザ３を保護するための層であり、例えば、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂であり、インターポーザ３を支持体５から剥離後に除去可能な樹脂である。保護層７については、スピンコート、ラミネート法等により、樹脂の形状に応じて適宜形成してよい、本発明の一実施形態ではアクリル系樹脂をラミネート法により形成している。 Next, as shown in FIG. 3B, a protective layer 7 is formed on the release layer 6. The protective layer 7 is a layer for protecting the interposer 3 when the support 5 is peeled off in a later step, and is, for example, one of an epoxy resin, an acrylic resin, a urethane resin, a silicon resin, a polyester resin, and an oxetane resin. Alternatively, it is a resin in which two or more of these resins are mixed, and the interposer 3 can be removed after peeling from the support 5. The protective layer 7 may be appropriately formed according to the shape of the resin by a spin coating method, a laminating method, or the like. In one embodiment of the present invention, an acrylic resin is formed by a laminating method.

次いで、図３（ｃ）に示すように、真空中で、保護層７上にシード層８を形成する。シード層８は配線形成において、電解めっきの給電層として作用する。シード層８は、例えば、スパッタ法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金などを単体でもしくは複数組み合わせて適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成した。 Then, as shown in FIG. 3C, the seed layer 8 is formed on the protective layer 7 in vacuum. The seed layer 8 acts as a feeding layer for electrolytic plating in wiring formation. The seed layer 8 is formed by, for example, a sputtering method or a CVD method, and for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, may ITO, IZO, AZO, ZnO, PZT, TiN, be applied Cu ₃ N 4, Cu alloy, etc. are alone or combination. In the present invention, the titanium layer and then the copper layer are sequentially formed by a sputtering method in consideration of electrical characteristics, ease of manufacture, and cost. The total film thickness of the titanium and copper layers is preferably 1 μm or less as the feeding layer for electrolytic plating. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm were formed.

次いで、図３（ｄ）に示すように、シード層８上に無機絶縁層９を形成する。無機絶縁層９は絶縁性、後の工程でのエッチング性の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、などから選択することが出来る。より好ましくは、ドライエッチング性に優れることから無機絶縁層９はシリコンナイトライドであることが望ましい。これら無機絶縁層９の厚みは０．０１μｍ以上１０μｍ以下であることが望ましい。第１電極の凸部の高さを好ましい高さである０．１μｍ以上とするには、無機絶縁層９を少なくとも０．１μｍの厚さに形成することが必要であり、１０μｍ以上とすると、成膜時間がかかりすぎて量産性に欠けるからである。無機絶縁層９の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、本発明においては限定されない。 Next, as shown in FIG. 3D, the inorganic insulating layer 9 is formed on the seed layer 8. The inorganic insulating layer 9 can be selected from alumina, silica, silicon nitride, tantalum oxide, and the like from the viewpoint of insulating property and etching property in a later step. More preferably, the inorganic insulating layer 9 is made of silicon nitride because it has excellent dry etching properties. The thickness of these inorganic insulating layers 9 is preferably 0.01 μm or more and 10 μm or less. In order to set the height of the convex portion of the first electrode to a preferable height of 0.1 μm or more, it is necessary to form the inorganic insulating layer 9 to a thickness of at least 0.1 μm. This is because it takes too much time to form a film and lacks mass productivity. Examples of the method for forming the inorganic insulating layer 9 include a vacuum vapor deposition method, a sputtering method, an ion plating method, an MBE method, a laser ablation method, and a CVD method, but the present invention is not limited thereto.

次に図３（ｅ）に示すように無機絶縁層９上にレジストパターン１０を形成し、そのレジストパターン１０をマスクとして無機絶縁層９のエッチングを行う。レジストパターン１０は公知のフォトリソグラフィー法によって形成が可能である。即ち、レジストパターン１０は後の電解めっき層が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングすることができる。ここで、無機絶縁層９のエッチング方法は化学エッチング法、ドライエッチング法等、いずれも公知の方法を用いることができる。テーパー角制御の観点から異方性エッチングが容易なドライエッチングがより望ましい。 Next, as shown in FIG. 3E, a resist pattern 10 is formed on the inorganic insulating layer 9, and the inorganic insulating layer 9 is etched using the resist pattern 10 as a mask. The resist pattern 10 can be formed by a known photolithography method. That is, the resist pattern 10 can be patterned by aligning it so that the portion where the later electrolytic plating layer is formed is exposed, and then exposing and developing it. Here, as the etching method of the inorganic insulating layer 9, a known method such as a chemical etching method or a dry etching method can be used. From the viewpoint of taper angle control, dry etching, which facilitates anisotropic etching, is more desirable.

その後、図３（ｆ）のように、電解めっきにより導体層（第１電極）１１を形成する。導体層１１は半導体素子４と接合用の電極となる。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、回路の接続信頼性、及び、製造コストの観点から、１μm以上３０μm以下であることが望ましい。本発明においては、導体層１１の形状制御性のため、無機絶縁層９よりも厚く形成する。その後、図３（ｇ）に示すようにレジストパターン１０を除去する。 Then, as shown in FIG. 3 (f), the conductor layer (first electrode) 11 is formed by electrolytic plating. The conductor layer 11 serves as an electrode for bonding with the semiconductor element 4. Examples of the electrolytic plating method include electrolytic nickel plating, electrolytic copper plating, electrolytic chrome plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc. However, electrolytic copper plating is simple, inexpensive, and electric. It is desirable because it has good conductivity. The thickness of the electrolytic copper plating is preferably 1 μm or more and 30 μm or less from the viewpoint of circuit connection reliability and manufacturing cost. In the present invention, the conductor layer 11 is formed thicker than the inorganic insulating layer 9 because of the shape controllability. After that, the resist pattern 10 is removed as shown in FIG. 3 (g).

次に、図３（ｈ）に示すように絶縁樹脂層１２を形成する。絶縁樹脂層１２は導体層１１が絶縁樹脂層１２の層内に埋め込まれるように形成する。本実施形態では、絶縁樹脂層１２として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。絶縁樹脂層１２としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。その他、例えばポリイミドを絶縁樹脂として用いることも可能である。 Next, the insulating resin layer 12 is formed as shown in FIG. 3 (h). The insulating resin layer 12 is formed so that the conductor layer 11 is embedded in the layer of the insulating resin layer 12. In the present embodiment, for example, a photosensitive epoxy resin is formed as the insulating resin layer 12 by a spin coating method. The photosensitive epoxy resin can be cured at a relatively low temperature, and shrinkage due to curing after formation is small, so that it is excellent in subsequent fine pattern formation. The insulating resin layer 12 can be formed by a spin coating method using a photosensitive epoxy resin, or the insulating resin film can be formed by compression curing with a vacuum laminator. In this case, the insulating resin layer 12 is flat. A good insulating film can be formed. In addition, for example, polyimide can be used as the insulating resin.

次に、図３（ｉ）に示すように、フォトリソグラフィーにより、絶縁樹脂層１２に開口部を形成する。該開口部は、導体層１１の一部を露出するように形成する。該開口部に対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。
次に、図３（ｊ）に示すように、該絶縁樹脂層１２の開口部により露出した導体層１１上及び上記絶縁樹脂層１２上の少なくともその上層に導体層が形成される領域にシード層１３を設ける。シード層１３の構成については前述したシード層８と同様で、適宜構成、厚みを変更可能である。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成する。 Next, as shown in FIG. 3 (i), an opening is formed in the insulating resin layer 12 by photolithography. The opening is formed so as to expose a part of the conductor layer 11. The opening may be subjected to plasma treatment for the purpose of removing residues during development.
Next, as shown in FIG. 3J, a seed layer is formed on the conductor layer 11 exposed by the opening of the insulating resin layer 12 and at least on the insulating resin layer 12 above the conductor layer. 13 is provided. The structure of the seed layer 13 is the same as that of the seed layer 8 described above, and the structure and thickness can be changed as appropriate. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed by a sputtering method.

次に、図３（ｋ）に示すように、シード層１３上にレジストパターン１４を形成し、その開口部に電解めっきにより導体層（配線層）１５を形成する。導体層１５は、インターポーザ３の内部の配線層となる。本発明の一実施形態では導体層１５を銅により形成した。その後、図３（ｌ）に示すようにレジストパターン１４を除去する。その後、不要なシード層１３をエッチング除去する。
次に、図３（ｈ）から図３（ｌ）の工程を繰り返し、図３（ｍ）に示すような、導体層（配線層）１５が多層化された基板を得る。最表面に形成される導体層（第２電極）１６は、ＦＣ−ＢＧＡ用配線基板１との接合用の電極となる。
次に、図３（ｎ）に示すように、インターポーザ３に最表面絶縁樹脂層１７を形成し、該最表面絶縁樹脂層１７には、フォトリソグラフィーにより、導体層１６の少なくとも一部を露出させる開口部を形成する。本発明の実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１７を形成する。なお、最表面絶縁樹脂層１７は絶縁樹脂層１２と同一材料でも構わない。 Next, as shown in FIG. 3 (k), a resist pattern 14 is formed on the seed layer 13, and a conductor layer (wiring layer) 15 is formed in the opening thereof by electrolytic plating. The conductor layer 15 is a wiring layer inside the interposer 3. In one embodiment of the present invention, the conductor layer 15 is made of copper. After that, the resist pattern 14 is removed as shown in FIG. 3 (l). After that, the unnecessary seed layer 13 is removed by etching.
Next, the steps of FIGS. 3 (h) to 3 (l) are repeated to obtain a substrate in which the conductor layer (wiring layer) 15 is multilayered as shown in FIG. 3 (m). The conductor layer (second electrode) 16 formed on the outermost surface serves as an electrode for joining to the FC-BGA wiring board 1.
Next, as shown in FIG. 3 (n), the outermost surface insulating resin layer 17 is formed on the interposer 3, and at least a part of the conductor layer 16 is exposed to the outermost surface insulating resin layer 17 by photolithography. Form an opening. In the embodiment of the present invention, the photosensitive epoxy resin is used to form the outermost surface insulating resin layer 17. The outermost surface insulating resin layer 17 may be made of the same material as the insulating resin layer 12.

次に、図３（ｏ）に示すように導体層１６の表面の酸化防止とはんだバンプの濡れ性をよくするため、表面処理層１８を設けてもよい。本発明の実施形態では、表面処理層１８として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層１８には、ＯＳＰ（ＯｒｇａｎｉｃＳｏｉｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどから適宜用途に応じて選択しても良い。
次に、図３（ｐ）に示すように、表面処理層１８上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプ等からなるインターポーザ３側の接合部１９ａを得る。これにより、支持体５上に形成されたインターポーザ（第２配線基板）３が完成する。 Next, as shown in FIG. 3 (o), a surface treatment layer 18 may be provided in order to prevent oxidation of the surface of the conductor layer 16 and improve the wettability of the solder bumps. In the embodiment of the present invention, electroless Ni / Pd / Au plating is formed as the surface treatment layer 18. An OSP (Organic Soiderability Preservative surface treatment with water-soluble preservative) film may be formed on the surface treatment layer 18. Further, electroless tin plating, electroless Ni / Au plating, etc. may be appropriately selected according to the intended use.
Next, as shown in FIG. 3 (p), the solder material is mounted on the surface treatment layer 18, and then melt-cooled and fixed once to form the joint portion 19a on the interposer 3 side made of solder bumps or the like. obtain. As a result, the interposer (second wiring board) 3 formed on the support 5 is completed.

続けて、図４（ａ）から図４（ｅ）を用いて、支持体５上に形成されたインターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１の本発明の一実施形態に係る接合工程の一例を説明する。
図４（ａ）に示すように、インターポーザ３側の接合部１９ａに合わせてはんだバンプ等からなるＦＣ−ＢＧＡ用配線基板側の接合部１９ｂを設計し、製造したＦＣ−ＢＧＡ用配線基板１に対して、支持体５上に形成されたインターポーザ３を配置し、図４（ｂ）に示すように、支持体５上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ−ＢＧＡ用配線基板１の固定及び接合部の封止を行う。
次に図４（ｃ）に示すように、支持体５を剥離する。剥離層６は、ＵＶ光をレーザ光２０で照射して剥離する。支持体５の背面より、すなわち、支持体５のＦＣ−ＢＧＡ用配線基板１とは逆側の面からレーザ光２０を支持体５との界面に形成された剥離層６に照射し剥離可能な状態とすることで、図４（ｄ）に示すように支持体５を取り外すことが可能となる。 Subsequently, using FIGS. 4A to 4E, the book of the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 formed on the support 5. An example of the joining process according to the embodiment of the invention will be described.
As shown in FIG. 4A, the FC-BGA wiring board 1 manufactured by designing and manufacturing the FC-BGA wiring board side joint 19b made of solder bumps or the like in accordance with the interposer 3 side joint 19a. On the other hand, after arranging the interposer 3 formed on the support 5 and joining the interposer 3 formed on the support 5 and the FC-BGA wiring board 1 as shown in FIG. 4 (b), the interposer 3 is joined. The underfill 2 is filled, and the interposer 3 and the FC-BGA wiring board 1 are fixed and the joint is sealed.
Next, as shown in FIG. 4C, the support 5 is peeled off. The peeling layer 6 is peeled by irradiating UV light with a laser beam 20. The peeling layer 6 formed at the interface with the support 5 can be peeled by irradiating the laser beam 20 from the back surface of the support 5, that is, from the surface of the support 5 opposite to the FC-BGA wiring board 1. In this state, the support 5 can be removed as shown in FIG. 4D.

次に、保護層７とシード層８を除去し、図４（ｅ）に示すような基板を得る。本発明の実施形態では、保護層７は、アクリル系樹脂を用いており、アルカリ系溶剤（１％ＮａＯＨ、２．３％ＴＭＡＨ）によって除去することができる。更に、シード層８は、保護層７側からチタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１が接合される。
続いて、図４（ｅ）のＡ部を拡大した図５（ａ）から図５（ｄ）を用いて、配線基板における半導体素子４との接合電極である導体層（第１電極）１１の形成工程について説明する。 Next, the protective layer 7 and the seed layer 8 are removed to obtain a substrate as shown in FIG. 4 (e). In the embodiment of the present invention, the protective layer 7 uses an acrylic resin and can be removed with an alkaline solvent (1% NaOH, 2.3% TMAH). Further, the seed layer 8 uses titanium and copper from the protective layer 7 side, and can be dissolved and removed by an alkaline etching agent and an acid etching agent, respectively. In this way, the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 are joined.
Subsequently, using FIGS. 5 (a) to 5 (d), which are enlarged parts A of FIG. 4 (e), the conductor layer (first electrode) 11 which is a junction electrode with the semiconductor element 4 in the wiring board. The forming process will be described.

図５（ａ）に示すように、支持体５上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１を接合した後、支持体５を剥離し、保護層７とシード層８を除去したことにより、無機絶縁層９と導体層１１が上部表面に露出した状態となる。
この状態に対して、図５（ｂ）に示すように無機絶縁層９のみを選択的にエッチングを行う。エッチング方法は化学エッチング法、ドライエッチング法等、いずれも公知の方法を用いることができる。より好ましくは、エッチングレートの選択比が取りやすく、異方性エッチングが容易なドライエッチングが望ましい。例えば、無機絶縁層９にシリコンナイトライドを用いた場合、フッ素系のガスを用いてドライエッチングを実施すると導体層１１をエッチングすることなく、無機絶縁層９をエッチング可能である。 As shown in FIG. 5A, after joining the interposer 3 formed on the support 5 and the wiring board 1 for FC-BGA, the support 5 was peeled off to remove the protective layer 7 and the seed layer 8. As a result, the inorganic insulating layer 9 and the conductor layer 11 are exposed on the upper surface.
In this state, only the inorganic insulating layer 9 is selectively etched as shown in FIG. 5 (b). As the etching method, known methods such as a chemical etching method and a dry etching method can be used. More preferably, dry etching is desirable because the etching rate selection ratio is easy to obtain and anisotropic etching is easy. For example, when silicon nitride is used for the inorganic insulating layer 9, if dry etching is performed using a fluorine-based gas, the inorganic insulating layer 9 can be etched without etching the conductor layer 11.

図５（ｃ）の示すように、無機絶縁層９をエッチングすることで導体層１１を凸形状にすることが可能となる。また、図５（ｄ）に示すように、無機絶縁層９を全てエッチングすることによっても凸形状が可能である。無機絶縁層９を残存させるようにエッチングを行う場合、残存する無機絶縁層９の厚さは０．０１μｍ以上１０μｍ以下であることが望ましい。０．０１μｍ以下である場合、無機絶縁層９が連続膜として成り立たず層としての機能が発現せず、１０μｍ以上の場合、最初に無機絶縁層９を形成する時に成膜時間がかかりすぎて量産性に欠けるからである。凸形状の高さは、半導体素子４の接合電極の設計に応じてエッチング量を適宜調整することにより制御できる。絶縁樹脂層１２の表面粗さに対して十分に突出した凸形状を得るためには、０．１μｍ以上とするのが望ましい。また、凸形状の高さを達成するために最初に形成する無機絶縁層９に必要とされる厚さを考慮すると、量産性の観点から５μｍ以下であることが望ましい。
この後、表面に露出した導体層１１上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により配線基板２３（図１参照）が完成する。 As shown in FIG. 5C, the conductor layer 11 can be formed into a convex shape by etching the inorganic insulating layer 9. Further, as shown in FIG. 5D, a convex shape can be formed by etching all the inorganic insulating layers 9. When etching is performed so as to leave the inorganic insulating layer 9 remaining, it is desirable that the thickness of the remaining inorganic insulating layer 9 is 0.01 μm or more and 10 μm or less. If it is 0.01 μm or less, the inorganic insulating layer 9 does not form as a continuous film and the function as a layer is not exhibited, and if it is 10 μm or more, it takes too much time to form the inorganic insulating layer 9 for mass production. This is because it lacks sex. The height of the convex shape can be controlled by appropriately adjusting the etching amount according to the design of the junction electrode of the semiconductor element 4. In order to obtain a convex shape that protrudes sufficiently with respect to the surface roughness of the insulating resin layer 12, it is desirable that the thickness is 0.1 μm or more. Further, considering the thickness required for the inorganic insulating layer 9 to be formed first in order to achieve the height of the convex shape, it is desirable that the thickness is 5 μm or less from the viewpoint of mass productivity.
After that, in order to prevent oxidation and improve the wettability of the solder bumps on the conductor layer 11 exposed on the surface, electroless Ni / Pd / Au plating, OSP, electroless tin plating, electroless Ni / Au plating, etc. Surface treatment may be applied. With the above, the wiring board 23 (see FIG. 1) is completed.

＜作用効果＞
次に、上述したような配線基板２３の構成とその製造方法を用いた場合の作用効果について、図６（比較例）、及び、図７を参照にして説明する。
図６は、無機絶縁層９を形成せずに作製した配線基板の拡大図である。この配線基板の上部表面は絶縁樹脂層１２と導体層１１からなり、その形状面は支持体５から転写されるため平坦面となる。これを比較例とする。
本発明の実施形態である構成（図５（ｃ））、及び、比較例の構成（図６）に対して、半導体素子４を接合したものをそれぞれ図７（ａ）、及び、図７（ｂ）に示す。 <Action effect>
Next, the configuration of the wiring board 23 as described above and the action and effect when the manufacturing method thereof is used will be described with reference to FIGS. 6 (comparative example) and 7.
FIG. 6 is an enlarged view of a wiring board manufactured without forming the inorganic insulating layer 9. The upper surface of the wiring board is composed of the insulating resin layer 12 and the conductor layer 11, and the shape surface thereof is a flat surface because it is transferred from the support 5. This is a comparative example.
7 (a) and 7 (FIG. 7), respectively, in which the semiconductor element 4 is bonded to the configuration (FIG. 5 (c)) and the configuration of the comparative example (FIG. 6) according to the embodiment of the present invention. Shown in b).

図７（ｂ）に示すように、比較例の導体層１１の場合、半導体素子の銅ピラー２１ａ先端のはんだ２１ｂとは平面のみで接合することとなる。この場合、環境温度変化などに起因する応力が発生すると、その力は導体層１１とはんだ２１ｂが接触する端部に集中し、クラックが発生しやすくなり信頼性が低下する。
一方、図７（ａ）に示すように、本発明の実施形態においては導体層１１が凸形状であるため、導体層１１の側面に渡ってはんだ２１ｂと接触することが可能となる。この場合、応力が発生したとしても、その応力は一点に集中することなく分散されるため、高い信頼性を得ることが可能となる。また比較例に対して、導体層１１と銅ピラー２１ａ先端のはんだ２１ｂとの接触面積が多くなるため電気抵抗値を低く安定させることができる。 As shown in FIG. 7B, in the case of the conductor layer 11 of the comparative example, the solder 21b at the tip of the copper pillar 21a of the semiconductor element is joined only on a flat surface. In this case, when stress is generated due to a change in environmental temperature or the like, the force is concentrated on the end where the conductor layer 11 and the solder 21b come into contact with each other, and cracks are likely to occur, which lowers the reliability.
On the other hand, as shown in FIG. 7A, since the conductor layer 11 has a convex shape in the embodiment of the present invention, it is possible to come into contact with the solder 21b over the side surface of the conductor layer 11. In this case, even if stress is generated, the stress is dispersed without being concentrated at one point, so that high reliability can be obtained. Further, as compared with the comparative example, since the contact area between the conductor layer 11 and the solder 21b at the tip of the copper pillar 21a is large, the electric resistance value can be kept low and stable.

上述の実施形態は一例であって、その他、具体的な細部構造などについては適宜に変更可能であることは勿論である。 The above-described embodiment is an example, and it goes without saying that the specific detailed structure and the like can be appropriately changed.

本発明は、主基板とＩＣチップとの間に介在するインターポーザ等を備えた配線基板を有する半導体装置に利用可能である。 The present invention can be used in a semiconductor device having a wiring board provided with an interposer or the like interposed between a main board and an IC chip.

１ＦＣ−ＢＧＡ用配線基板（第１配線基板）
２、２２アンダーフィル
３インターポーザ（第２配線基板）
４半導体素子
５支持体
６剥離層
７保護層
８、１３シード層
９無機絶縁層
１０、１４レジストパターン
１１導体層（第１電極）
１２絶縁樹脂層
１５導体層（配線層）
１６導体層（第２電極）
１７最表面絶縁樹脂層
１８表面処理層
１９インターポーザ‐ＦＣ−ＢＧＡ接合部
１９ａインターポーザ側の接合部
１９ｂＦＣ−ＢＧＡ用配線基板側の接合部
２０レーザ光
２１半導体素子‐インターポーザ接合部
２１ａ銅ピラー
２１ｂはんだ
２３配線基板 1 FC-BGA wiring board (first wiring board)
2, 22 Underfill 3 Interposer (2nd wiring board)
4 Semiconductor element 5 Support 6 Peeling layer 7 Protective layer 8, 13 Seed layer 9 Inorganic insulating layer 10, 14 Resist pattern 11 Conductor layer (first electrode)
12 Insulation resin layer 15 Conductor layer (wiring layer)
16 Conductor layer (second electrode)
17 Outermost surface insulating resin layer 18 Surface treatment layer 19 Interposer-FC-BGA joint 19a Interposer side joint 19b FC-BGA wiring board side joint 20 Laser beam 21 Semiconductor element-Interposer joint 21a Copper pillar 21b Solder 23 Wiring board

Claims

With the first wiring board
A second wiring board, which is joined to the first wiring board and has finer wiring than the first wiring board, is provided.
In a wiring board in which a semiconductor element is mounted on a surface of the second wiring board opposite to the joint surface with the first wiring board.
A wiring board characterized in that an electrode for joining with the semiconductor element formed on a surface of the second wiring board on the side on which the semiconductor element is mounted has a convex shape protruding from the surface.

The wiring board according to claim 1, wherein the semiconductor element is a wiring board mounted by a flip chip mounting method.

The invention according to claim 1 or 2, wherein an inorganic insulating layer made of an inorganic substance is formed on a surface on the side on which the semiconductor element is mounted, excluding an electrode for bonding to the semiconductor element. Wiring board.

The wiring board according to claim 3, wherein the inorganic insulating layer is made of silicon nitride.

The second wiring board includes a multilayer wiring layer formed by a wiring layer and an insulating resin layer.
The wiring board according to claim 3 or 4, wherein the inorganic insulating layer is formed on the insulating resin layer forming the outermost surface layer of the multilayer wiring layer on the side where the semiconductor element is mounted.

Claims 1 to 1, wherein the electrode for joining the second wiring board to the semiconductor element has a convex shape protruding from the surface of the second wiring board at a height of 0.1 μm or more and 5 μm or less. The wiring board according to any one of 5.

A first wiring board and a second wiring board joined to the first wiring board on which finer wiring than the first wiring board is formed, and the first wiring board of the second wiring board. A method for manufacturing a wiring board in which a semiconductor element is mounted on a surface opposite to the joint surface.
The process of forming a release layer on one surface of the support and
The step of forming an inorganic insulating layer on the release layer and
The step of patterning the inorganic insulating layer and
A step of forming a first electrode for bonding with the semiconductor element in a region from which the inorganic insulating layer has been removed by the patterning, and a step of forming the first electrode.
A step of forming a multilayer wiring layer composed of an insulating resin layer and a wiring layer on the first electrode and the inorganic insulating layer, and
A step of forming the second wiring board having a step of forming a second electrode for joining with the first wiring board on a surface of the multilayer wiring layer opposite to the support, and a step of forming the second wiring board.
A third electrode for joining to the second wiring board is formed on one surface of the first wiring board, and the second wiring board and the first wiring board are separated from each other by the third electrode and the second electrode. And the process of joining with
The first electrode is projected by a step of peeling the support from the second wiring board by the peeling layer and then exposing the first electrode and the inorganic insulating layer to the surface and dry etching the inorganic insulating layer. A method for manufacturing a wiring board, which comprises a step of forming a shape.

The step of patterning the inorganic insulating layer includes a step of forming a resist pattern on the inorganic insulating layer and a step of dry etching using the resist pattern as a mask.
The method for manufacturing a wiring board according to claim 7, wherein in the step of forming the first electrode, the first electrode is formed thicker than the inorganic insulating layer.

The method for manufacturing a wiring board according to claim 7 or 8, wherein in the step of forming the first electrode into a convex shape, dry etching is performed so as to leave the inorganic insulating layer.

The method for manufacturing a wiring substrate according to claim 7 or 8, wherein in the step of forming the first electrode into a convex shape, the inorganic insulating layer is dry-etched so as to expose the insulating resin layer.

The method for manufacturing a wiring board according to any one of claims 7 to 10, wherein the inorganic insulating layer is formed by vapor-depositing silicon nitride by a CVD method.

The method for manufacturing a wiring board according to any one of claims 7 to 11, wherein the support is made of glass.

7. The aspect 7 is characterized in that the opening of the inorganic insulating layer is formed so as to have substantially the same shape as the opening of the insulating resin layer forming the outermost layer in a plan view of a region to which the semiconductor element is bonded. The method for manufacturing a wiring board according to any one of 12 to 12.