JP2020198329A - 半導体モジュール - Google Patents

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崇晴 小澤
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Abstract

【課題】複数の半導体素子を含む半導体モジュールにおいて、隣接する外部端子が接触しても、半導体素子が熱破壊することを抑制できる技術を提供する。【解決手段】半導体モジュール１は、複数の半導体素子１０，２０と、複数の半導体素子を一体に封止する樹脂モールドと、樹脂モールドに対して半導体素子の厚み方向を上下方向とした場合の側方に配置された外部端子１０１〜１０４，１１１〜１１４とを備え、半導体素子は、ゲート電極と、第１電極と、第２電極とを備え、ゲート電極に電圧を印加することにより半導体素子の第１電極側から第２電極側に電流が流れる絶縁ゲート型半導体素子であり、外部端子は、ゲート電極に電気的に接続するゲート端子と、第１電極に電気的に接続する第１端子と、第２電極に電気的に接続する第２端子とを含み、同一の半導体素子に電気的に接続するゲート端子と第２端子とは隣接しない。【選択図】 図３

Description

本発明は、半導体モジュールに関する。
特許文献１に、複数の半導体素子を樹脂モールド内に一体に収容した半導体モジュールが記載されている。半導体素子のゲート電極、ドレイン電極、ソース電極は、それぞれ、樹脂モールドの側方に延在するゲート端子、ドレイン端子、ソース端子と電気的に接続されている。
特開２０１７−１５２７２７号公報
特許文献１では、ゲート端子と、ドレイン端子と、ソース端子とは、この順番で配置されている。ゲート端子とドレイン端子とが隣接しているため、ゲート端子とドレイン端子とが接触する可能性が高くなる。ゲート端子とドレイン端子とが接触すると、半導体素子に貫通電流と呼ばれる大電流が流れ、発熱により半導体素子が熱破壊される。
上記に鑑み、本発明は、複数の半導体素子を含む半導体モジュールにおいて、隣接する外部端子が接触しても、半導体素子が熱破壊することを抑制できる技術を提供することを目的とする。
本発明は、複数の半導体素子と、前記複数の半導体素子を一体に封止する樹脂モールドと、前記樹脂モールドに対して前記半導体素子の厚み方向を上下方向とした場合の側方に配置された外部端子とを備えた半導体モジュールを提供する。この半導体モジュールでは、前記半導体素子は、ゲート電極と、第１電極と、第２電極とを備え、前記ゲート電極に電圧を印加することにより形成されたチャネルによって、前記半導体素子の前記第１電極側から前記第２電極側にキャリアが移動する絶縁ゲート型半導体素子である。前記外部端子は、前記ゲート電極に電気的に接続するゲート端子と、前記第１電極に電気的に接続する第１端子と、前記第２電極に電気的に接続する第２端子とを含む。同一の前記半導体素子に電気的に接続する前記ゲート端子と前記第２端子とは隣接しない。
本発明によれば、半導体素子は、ゲート電極と、第１電極と、第２電極とを備え、ゲート電極に電圧を印加することにより形成されたチャネルによって、半導体素子の第１電極側から第２電極側にキャリアが移動する絶縁ゲート型半導体素子である。この半導体素子では、ゲート電極と第２電極とが短絡すると、半導体素子に貫通電流が流れる。その一方で、ゲート電極と第１電極とが短絡する場合や、第１電極と第２電極とが短絡する場合には、半導体素子に大電流が流れることはない。このため、同一の半導体素子に電気的に接続するゲート端子と第２端子とが隣接しないようにすることにより、隣接する外部端子が接触しても、半導体素子が熱破壊することを抑制することができる。
第１実施形態に係る半導体モジュールを示す平面図。 図１に示す半導体モジュールにおいて樹脂モールドを除去した状態を示す斜視図。 図１に示す半導体モジュールにおいて樹脂モールドを除去した状態を示す平面図。 図３のＩＶ−ＩＶ線断面図。 図１に示す半導体モジュールにおける半導体素子の素子構造を示す断面図。 第１実施形態に係る半導体モジュールを適用する電動パワーステアリングシステムの概略図。 図６に示す電動パワーステアリングシステムの駆動回路を示す図。 第２実施形態に係る半導体モジュールを示す平面図。 図８に示す半導体モジュールにおいて樹脂モールドを除去した状態を示す斜視図。 図８に示す半導体モジュールにおいて樹脂モールドを除去した状態を示す平面図。 図１１のＸＩ−ＸＩ線断面図。 第３実施形態に係る半導体モジュールを示す平面図。 図１２に示す半導体モジュールにおいて樹脂モールドを除去した状態を示す平面図。 図１３のＸＩＶ−ＸＩＶ線断面図。 第４実施形態に係る半導体モジュールを示す平面図。 第５実施形態に係る半導体モジュールを示す平面図。
（第１実施形態）
図１〜４に示すように、第１実施形態に係る半導体モジュール１は、第１半導体素子１０および第２半導体素子２０と、第１半導体素子１０および第２半導体素子２０を一体に封止する樹脂モールド１３０と、外部端子１０１〜１０４，１１１〜１１４とを備えている。図１〜４に示すｘ軸方向およびｙ軸方向は、半導体モジュール１の側方であり、ｘｙ平面方向は、半導体モジュール１の平面方向である。ｚ軸方向は、平面方向に直交する上下方向である。
半導体モジュール１は、図１に示すように、上面視したときの形状が略長方形状の樹脂モールド１３０から、ｙ軸方向に８つの外部端子１０１〜１０４，１１１〜１１４が突出した外観を有している。外部端子１０１〜１０４は、樹脂モールド１３０の側方であるｙ軸の正方向（第１方向）において、ｘ軸の正方向から負方向に向かってこの順序に配置され、ｙ軸方向を長手方向として延在している。外部端子１１１〜１１４は、樹脂モールド１３０を挟んで第１方向と対向する第２方向となる、ｙ軸の負方向において、ｘ軸の正方向から負方向に向かってこの順序に配置され、ｙ軸方向を長手方向として延在している。
図２〜４に示すように、樹脂モールド１３０内には、第１半導体素子１０と、半導体素子２０とがｚ軸方向に積層された状態で一体に封止されている。第１半導体素子１０と、第２半導体素子２０とは、構造、形状、大きさ等が同じ半導体素子であり、上面視すると、略長方形状である。
第１半導体素子１０および第２半導体素子２０は、図５に示すような素子構造を有する縦型の絶縁ゲート半導体素子である。より具体的には、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。
第１半導体素子１０および第２半導体素子２０は、半導体基板６０と、ソース電極７１と、ドレイン電極７２とを備えている。ソース電極７１は、半導体基板６０の上面６０ｕに接して形成されている。ドレイン電極７２は、半導体基板６０の下面６０ｂに接して形成されている。半導体基板６０には、下面６０ｂ側から順に、ｎ＋領域６１、ｎ−領域６２、ｐ＋領域６３が積層されている。ｐ＋領域６３の上面側の一部に、ｎ＋領域６４が形成されている。半導体基板６０の上面６０ｕから、ｎ＋領域６４およびｐ＋領域６３を貫通して、ｎ−領域６２の上面側まで到達するトレンチ７３が形成されている。トレンチ７３の内壁面にはゲート絶縁膜７４が形成されており、トレンチ７３内には、ゲート絶縁膜７４により半導体基板６０と絶縁された状態でゲート電極７５が充填されている。ゲート電極７５の上面は、絶縁膜７６により覆われており、絶縁膜７６によって、ゲート電極７５とソース電極７１とは絶縁されている。なお、半導体基板６０の材料としては、特に限定されないが、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等を例示することができる。
第１半導体素子１０および第２半導体素子２０のゲート電極７５に正電圧を印加すると、ゲート絶縁膜７４に沿ってｐ＋領域６３にｎ型のチャネルが形成され、半導体基板６０において、ｎ型のキャリアがソース電極７１側からドレイン電極７２側が移動する。これによって、ドレイン電極７２側からソース電極７１側に電流が流れる。すなわち、第１半導体素子１０および第２半導体素子２０においては、ゲート電極７５に印加するゲート電圧を制御することにより、第１半導体素子１０および第２半導体素子２０に係るスイッチング素子のオンオフ制御を実行することができる。ソース電極７１は、第１電極に相当し、外部端子のうち、ソース電極７１に電気的に接続するソース端子は、第１端子に相当する。また、ドレイン電極７２は、第２電極に相当し、外部端子のうち、ドレイン電極７２に電気的に接続するドレイン端子は、第２端子に相当する。
第１半導体素子１０と、第２半導体素子２０とは、それぞれ、ソース電極７１を上方（ｚ軸の正方向）とし、ドレイン電極を下方（ｚ軸の負方向）とする向きで、第１半導体素子１０を上方とし、半導体素子２０を下方として積載されている。図２〜４に示すように、第１半導体素子１０は、上面視した場合の長手方向がｙ軸方向となるように配置され、半導体素子２０は、上面視した場合の長手方向がｘ軸方向となるように配置されている。すなわち、上面視した場合に、第１半導体素子１０は、第２半導体素子２０に対して、上下方向を軸として反時計回りに略９０°回転させた向きで配置されている。
図２〜４に示すように、半導体モジュール１は、上方からこの順序で積層された、第１導電部材１２１、第２導電部材１２３、第１半導体素子１０、第３導電部材１２４、第４導電部材１２５、半導体素子２０、電極パッド１２２を備えている。半導体モジュール１は、さらに、電極パッド１２２と上下方向において同じ位置に、導電性の接合板１０５，１０６，１１５，１１６を備えている。接合板１０５は、外部端子１０１と一体に形成されている。接合板１０６は、外部端子１０２〜１０４と一体に形成されている。接合板１１５は、外部端子１１１と一体に形成されている。接合板１１６は、外部端子１１２〜１１４と一体に形成されている。なお、外部端子１０１〜１０４、１１１〜１１４と、接合板１０５，１０６，１１５，１１６と、電極パッド１２２とは、リードフレームに作り込まれている。半導体モジュール１は、さらに、導電性のゲート接続部材１０７，１１７を備えている。
第２導電部材１２３は、第１半導体素子１０の上面側に形成されたソース電極に相当する。第２導電部材１２３は、上面視したときに、長方形の４角のうちの１つを切り欠いた形状を有し、この切り欠いた部分に、第１半導体素子１０のゲートパッドが設けられている。第２導電部材１２３の上面は、はんだを介して、第１導電部材１２１の下面に接合されている。
第１導電部材１２１は、上面視した形状が略Ｌ字状であり、ｙ軸の正方向において、接合板１０６の上方となる位置まで延在している。第１導電部材１２１は、接合板１０６の上方となる位置において、接合板１０６に達する位置まで下方に延びる接続部１２１ａを有している。接続部１２１ａの下面は、接合板１０６の上面にはんだを介して接合されている。これによって、第１半導体素子１０のソース電極は、外部端子１０２〜１０４に電気的に接続される。
第１半導体素子１０の下面側は、ドレイン電極側であり、はんだを介して、第３導電部材１２４の上面に接合されている。第４導電部材１２５は、半導体素子２０の上面側に形成されたソース電極に相当する。第４導電部材１２５は、はんだを介して第３導電部材１２４に接合されている。
第３導電部材１２４は、上面視した形状が略Ｌ字状であり、ｙ軸の負方向において、接合板１１６の上方となる位置まで延在している。第３導電部材１２４は、接合板１１６の上方となる位置において、接合板１１６に達する位置まで下方に延びる接続部１２４ａを有している。接続部１２４ａの下面は、接合板１１６の上面にはんだを介して接合されている。これによって、第１半導体素子１０のドレイン電極および半導体素子２０のソース電極は、外部端子１１２〜１１４に電気的に接続される。第１導電部材１２１および第３導電部材１２４は、いわゆるクリップであるが、クリップの他、ワイヤボンディングやワイヤリボン等を用いてもよい。
第２導電部材１２３と、第４導電部材１２５とは、それぞれ第１半導体素子１０，第２半導体素子２０のソース電極であり、形状および大きさが同一である。第１半導体素子１０と半導体素子２０との位置関係と同様に、第２導電部材１２３は、第４導電部材１２５に対して、上下方向を軸として反時計回りに略９０°回転させた向きで配置されている。このように配置することにより、第１半導体素子１０のゲートパッドの位置は、ｘ軸の正方向かつｙ軸の正方向の角となる位置であるのに対し、第２半導体素子２０のゲートパッドの位置は、ｘ軸の正方向かつｙ軸の負方向の角となる位置となる。
半導体素子２０の下面側は、ドレイン電極であり、はんだを介して電極パッド１２２に接合されている。図１（ｂ）に示すように、電極パッド１２２は、樹脂モールド１３０の下面に露出しており、半導体素子２０のドレイン電極と電気的に接続されている。半導体素子２０のドレイン電極は、外部端子１０１〜１０４、１１１〜１１４のいずれとも電気的に接続していない。
ゲート接続部材１０７は、接合板１０５の上面において上下方向に延びる柱状部と、柱状部からｘ軸およびｙ軸の負方向となる斜め方向に第１半導体素子１０の上面のゲートパッドまで延在する梁状部とを備える。柱状部の下面は、はんだを介して接合板１０５の上面に接合されている。梁状部は、第１半導体素子１０において、ゲートパッドを介してゲート電極に電気的に接続されている。これによって、第１半導体素子１０のゲート電極は、外部端子１０１に電気的に接続される。
ゲート接続部材１１７は、接合板１１５の上面において上下方向に延びる柱状部と、柱状部からｙ軸の正方向に半導体素子２０の上面のゲートパッドまで延在する梁状部とを備える。柱状部の下面は、はんだを介して接合板１１５の上面に接合されている。梁状部は、半導体素子２０において、ゲートパッドを介してゲート電極に電気的に接続されている。これによって、半導体素子２０のゲート電極は、外部端子１１１に電気的に接続される。ゲート接続部材１０７，１１７は、いわゆるゲートクリップであるが、クリップの他、ワイヤボンディングやワイヤリボン等を用いてもよい。
外部端子１０１は、第１半導体素子１０のゲート電極に電気的に接続する第１ゲート端子Ｇ１である。外部端子１１１は、半導体素子２０のゲート電極７５に電気的に接続する第２ゲート端子Ｇ２である。
第１ゲート端子Ｇ１は、ｙ軸の正方向において最もｘ軸の正方向側に配置されている。第２ゲート端子Ｇ２は、ｙ軸の負方向において最もｘ軸の正方向側に配置されている。第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、ｘ軸方向に延びる線分Ｌ１に対して略線対称となる位置に配置されている。ｘ軸とｙ軸とは直交するため、線分Ｌ１は、第１方向および第２方向に略直交する線分に相当する。
外部端子１０２〜１０４は、第１半導体素子１０のソース電極に電気的に接続する第１ソース端子Ｓ１である。外部端子１１２〜１１４は、半導体素子２０のソース電極に電気的に接続する第２ソース端子Ｓ２であるとともに、第１半導体素子１０のドレイン電極に電気的に接続する第１ドレイン端子Ｄ１である。
第１ゲート端子Ｇ１である外部端子１０１に隣接する外部端子は、第１ソース端子Ｓ１である外部端子１０２のみである。第１ゲート端子Ｇ１である外部端子１０１は、第１ドレイン端子Ｄ１である外部端子１１２〜１１４のいずれとも隣接していない。また、第２ゲート端子Ｇ２である外部端子１１１に隣接する外部端子は、第２ソース端子Ｓ２であるとともに第１ドレイン端子Ｄ１である外部端子１１２のみである。外部端子として、第２ドレイン端子は含まれていないため、第２ゲート端子Ｇ２と第２ドレイン端子Ｄ２についても、隣接していないといえる。すなわち、半導体モジュール１においては、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とは隣接していない。
なお、外部端子の隣接状態について、「ゲート端子とドレイン端子とが隣接しない」という状態は、ゲート端子とドレイン端子との間に、他の外部端子（例えばソース端子）等の構造物等が存在する状態や、ゲート端子とドレイン端子とが、各端子の端子長と比較して十分に広い距離に離間されており、各端子が湾曲等した場合にも互いに接触することのない状態を意味する。
本実施形態に係る制御装置は、図６に示すような、車両の電動パワーステアリングシステム（ＥＰＳ）８０の駆動回路に適用することができる。ＥＰＳ８０は、ハンドルを構成するステアリングホイール９０、ステアリングシャフト９１、ピニオンギア９２、ラック軸９３及びＥＰＳ装置８１を備えている。ステアリングホイール９０には、ステアリングシャフト９１が接続されている。ステアリングシャフト９１の先端には、ピニオンギア９２が設けられている。ピニオンギア９２は、ラック軸９３に噛み合っている。ラック軸９３の両端には、タイロッド等を介して車輪９５が回転可能に連結されている。ドライバによりステアリングホイール９０が回転操作されると、ステアリングシャフト９１が回転する。ステアリングシャフト９１の回転運動は、ピニオンギア９２によってラック軸９３の直線運動に変換され、ラック軸９３の変位量に応じた操舵角に車輪９５が操舵される。
ＥＰＳ装置８１は、トルクセンサ９４、減速機９６、回転電機８２及び通電回路部８３を備えている。トルクセンサ９４は、ステアリングシャフト９１に設けられており、ステアリングシャフト９１の出力トルクである操舵トルクＴｒｑを検出する。回転電機８２は、検出された操舵トルクＴｒｑ及びステアリングホイール９０の操舵方向に応じた補助トルクを発生する。通電回路部８３は、回転電機８２の駆動制御を行う。減速機９６は、回転電機８２のロータの回転軸の回転を減速しつつ、補助トルクをステアリングシャフト９１に伝達する。
図２に示すように、回転電機８２としては、永久磁石界磁型又は巻線界磁型のものを用いることができる。回転電機８２の固定子は、第１巻線群Ｍ１及び第２巻線群Ｍ２を備えている。第１巻線群Ｍ１は、星形結線された第１Ｕ相巻線Ｕ１、第１Ｖ相巻線Ｖ１及び第１Ｗ相巻線Ｗ１を備え、第２巻線群Ｍ２は、星形結線された第２Ｕ相巻線Ｕ２、第２Ｖ相巻線Ｖ２及び第２Ｗ相巻線Ｗ２を備えている。第１Ｕ，Ｖ，Ｗ相巻線Ｕ１，Ｖ１，Ｗ１それぞれの第１端は、中性点で接続されている。第１Ｕ，Ｖ，Ｗ相巻線Ｕ１，Ｖ１，Ｗ１は、電気角θｅで１２０°ずつずれている。第２Ｕ，Ｖ，Ｗ相巻線Ｕ２，Ｖ２，Ｗ２それぞれの第１端は、中性点で接続されている。第２Ｕ，Ｖ，Ｗ相巻線Ｕ２，Ｖ２，Ｗ２は、電気角θｅで１２０°ずつずれている。
通電回路部８３は、電力変換器としての第１インバータＩＮＶ１及び第２インバータＩＮＶ２と、電源リレーとしての第１リレーＲＬ１，第２リレーＲＬ２とを備えている。
第１インバータＩＮＶ１において、第１Ｕ相の上アームスイッチＳＵ１ｐと下アームスイッチＳＵ１ｎとの接続点には、第１Ｕ相巻線Ｕ１の第２端が接続されている。第１Ｖ相の上アームスイッチＳＶ１ｐと下アームスイッチＳＶ１ｎとの接続点には、第１Ｖ相巻線Ｖ１の第２端が接続されている。第１Ｗ相の上アームスイッチＳＷ１ｐと下アームスイッチＳＷ１ｎとの接続点には、第１Ｗ相巻線Ｗ１の第２端が接続されている。第２インバータＩＮＶ２において、第２Ｕ相の上アームスイッチＳＵ２ｐと下アームスイッチＳＵ２ｎとの接続点には、第２Ｕ相巻線Ｕ２の第２端が接続されている。第２Ｖ相の上アームスイッチＳＶ２ｐと下アームスイッチＳＶ２ｎとの接続点には、第２Ｖ相巻線Ｖ２の第２端が接続されている。第２Ｗ相の上アームスイッチＳＷ２ｐと下アームスイッチＳＷ２ｎとの接続点には、第２Ｗ相巻線Ｗ２の第２端が接続されている。
第１Ｕ，Ｖ，Ｗ相の上アームスイッチＳＵ１ｐ，ＳＶ１ｐ，ＳＷ１ｐの高電位側端子は、第１リレーＲＬ１を介して、直流電源であるバッテリ９７の正極端子に接続されている。第１Ｕ，Ｖ，Ｗ相の下アームスイッチＳＵ１ｎ，ＳＶ１ｎ，ＳＷ１ｎの低電位側端子は、抵抗ＲＵ１，ＲＶ１，ＲＷ１を介して、グランドに接続されている。第２Ｕ，Ｖ，Ｗ相の上アームスイッチＳＵ２ｐ，ＳＶ２ｐ，ＳＷ２ｐの高電位側端子は、第２リレーＲＬ２を介して、バッテリ９７の正極端子に接続されている。第２Ｕ，Ｖ，Ｗ相の下アームスイッチＳＵ２ｎ，ＳＶ２ｎ，ＳＷ２ｎの低電位側端子は、抵抗ＲＵ２，ＲＶ２，ＲＷ２を介して、グランドに接続されている。バッテリ９７の負極端子は、グランドに接続されている。
各スイッチＳＵ１ｐ〜ＳＷ２ｎとしては、第１半導体素子１０および第２半導体素子２０に例示するようなＭＯＳＦＥＴを用いることができる。各アームにおいて直列に接続された２つのスイッチＳＵ１ｐとＳＵ１ｎ、ＳＶ１ｐとＳＶ１ｎ、ＳＷ１ｐとＳＷ１ｎ、ＳＵ２ｐとＳＵ２ｎ、ＳＶ２ｐとＳＶ２ｎ、ＳＷ２ｐとＳＷ２ｎのそれぞれは、前者のＭＯＳＦＥＴのソース電極と後者のＭＯＳＦＥＴのドレイン電極とを接続して直列に接続されている。
各アームにおいて直列に接続された２つのスイッチＳＵ１ｐとＳＵ１ｎ、ＳＶ１ｐとＳＶ１ｎ、ＳＷ１ｐとＳＷ１ｎ、ＳＵ２ｐとＳＵ２ｎ、ＳＶ２ｐとＳＶ２ｎ、ＳＷ２ｐとＳＷ２ｎのそれぞれを一体化した半導体モジュールＳＵ１，ＳＶ１，ＳＷ１，ＳＵ２，ＳＶ２，ＳＷ２として、半導体モジュール１を用いることができる。
半導体モジュールＳＵ１〜ＳＷ２として半導体モジュール１を用いる場合には、上アームスイッチＳＵ１ｐ，ＳＶ１ｐ，ＳＷ１ｐ，ＳＵ２ｐ，ＳＶ２ｐ，ＳＷ２ｐは半導体素子２０に相当し、下アームスイッチＳＵ１ｎ，ＳＶ１ｎ，ＳＷ１ｎ，ＳＵ２ｎ，ＳＶ２ｎ，ＳＷ２ｎは、第１半導体素子１０に相当する。半導体モジュール１の電極パッド１２２を電源リレーＲＬ１、ＲＬ２側に接続し、外部端子１０２〜１０４を抵抗ＲＵ１〜ＲＷ２側に接続することで、第１インバータＩＮＶ１および第２インバータＩＮＶ２に半導体モジュール１を適用し、インバータ回路を構成することができる。
電源リレーＲＬ１を構成する各スイッチＳＰ１，ＳＣ１と、電源リレーＲＬ２を構成する各スイッチＳＰ２，ＳＣ２としては、第１半導体素子１０および第２半導体素子２０に例示するようなＭＯＳＦＥＴを用いることができる。スイッチＳＰ１、ＳＰ２は電源リレースイッチであり、スイッチＳＣ１，ＳＣ２は、逆接保護リレーである。各アームにおいて直列に接続された２つのスイッチＳＰ１とＳＣ１，ＳＰ２とＳＣ２とは、それぞれ、互いにＭＯＳＦＥＴのソース電極同士を接続して直列に接続されている。
なお、各スイッチＳＵ１ｐ〜ＳＷ２ｎ，ＳＰ１，ＳＣ１，ＳＰ２，ＳＣ２として、第１半導体素子１０および第２半導体素子２０のようなＭＯＳＦＥＴを用いる場合には、そのボディーダイオードを還流ダイオードとして利用することができる。このため、図７においては、各スイッチＳＵ１ｐ〜ＳＷ２ｎ，ＳＰ１，ＳＣ１，ＳＰ２，ＳＣ２に逆並列に接続する還流ダイオードを記載していないが、各スイッチＳＵ１ｐ〜ＳＷ２ｎ，ＳＰ１，ＳＣ１，ＳＰ２，ＳＣ２に還流ダイオードを接続してもよい。
通電回路部８３は、抵抗ＲＵ１，ＲＶ１，ＲＷ１に流れる電流を検出し、第１Ｕ，Ｖ，Ｗ相電流Ｉｕｒ１，Ｉｖｒ１，Ｉｗｒ１として出力する。また、ＲＵ２，ＲＶ２，ＲＷ２に流れる電流を検出し、第２Ｕ，Ｖ，Ｗ相電流Ｉｕｒ２，Ｉｖｒ２，Ｉｗｒ２として出力する。
通電回路部８３は、マイコンを主体として構成されたＥＣＵを備え、ＥＣＵによって、回転電機８２のトルクをトルク指令値Ｔｒ＊に制御すべく、第１インバータＩＮＶ１，第２インバータＩＮＶ２の各スイッチを操作する。トルク指令値Ｔｒ＊は、例えば、トルクセンサ９４により検出された操舵トルクＴｒｑに基づいて設定される。通電回路部８３は、ＥＣＵによって、角度センサの出力信号に基づいて、回転電機８２の電気角θｅを算出する。なお、角度センサとしては、例えば、回転電機８２の回転子側に設けられた磁気発生部である磁石と、磁石に近接して設けられた磁気検出素子とを備える角度センサを例示することができる。上記のＥＣＵが提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
上記のとおり、半導体モジュール１は、ＥＰＳ８０に適用することができ、直列に接続された２つのスイッチを含む半導体モジュールＳＵ１〜ＳＷ２として、ＥＰＳ８０の駆動回路に相当する通電回路部８３に適用することができる。
具体的には、半導体モジュール１は、第１インバータＩＮＶ１、第２インバータＩＮＶ２として示すインバータ回路にそれぞれ適用することができ、第１半導体素子１０および第２半導体素子２０は、直列に接続された各スイッチング素子としてインバータ回路に適用される。
なお、半導体モジュール１に対して、第１半導体素子１０の上下を反転させた半導体モジュールは、図７に示す電源リレーＲＬ１，ＲＬ２に適用することができる。この場合、例えば、第１導電部材１２１を接合板１０６に替えて接合板１１６側に延在させて接合板１０６に接合し、第３導電部材１２４を接合板１１６に替えて接合板１０６側に延在させて接合板１１６に接合する。このように代替することによって、外部端子１０２〜１０４は、第１ソース端子Ｓ１であるとともに第２ソース端子Ｓ２となる。また、外部端子１１２〜１１４は、第１ドレイン端子Ｄ１となる。その結果、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とが隣接していないようにすることができる。
（第２実施形態）
図８〜１１に示すように、第２実施形態に係る半導体モジュール２では、半導体モジュール１と同様に、上面視した場合に、第１半導体素子１０は、第２半導体素子２０に対して、上下方向を軸として反時計回りに略９０°回転させた向きで配置されている。
半導体モジュール２は、上方からこの順序で積層された、第１導電部材２２１、第２導電部材２２３、第１半導体素子１０、第３導電部材２２４、第４導電部材２２５、半導体素子２０、電極パッド２２２を備えている。半導体モジュール２は、さらに、電極パッド２２２と上下方向において同じ位置に、外部端子２０１〜２０４，２１１〜２１４と、導電性の接合板２０５，２０６，２１５，２１６とを備えている。半導体モジュール２は、さらに、ゲート接続部材２０７，２１７を備えている。
半導体モジュール２においては、外部端子２０１〜２０４は、外部端子１０１〜１０４とは逆に、ｘ軸の負方向から正方向に向かってこの順序に配置されている。これに対応して、接合板２０５は、ｘ軸の負方向側に配置され、接合板２０６は、ｘ軸の正方向側に配置される。
接合板２０５の配置に対応して、第２導電部材２２３は、上面視したときに、長方形の４角のうち、接合板２０５に最も近い、ｘ軸の負方向かつｙ軸の正方向の角となる位置を切り欠いた形状を有している。この切り欠いた部分に、第１半導体素子１０のゲートパッドが設けられている。第４導電部材２２５は、上面視したときに、長方形の４角のうち、接合板２１５に最も近い、ｘ軸の正方向かつｙ軸の負方向の角となる位置を切り欠いた形状を有している。この切り欠いた部分に、第２半導体素子２０のゲートパッドが設けられている。すなわち、第２実施形態においては、第１半導体素子１０と、第２半導体素子２０とは、形状および大きさは同一であるが、ゲートパッドが設けられている位置が相違する点において、第１実施形態と相違している。
ゲート接続部材２０７は、ゲート接続部材１０７とは逆となるｘ軸の負方向側に配置される。ゲート接続部材２０７は、接合板２０５の上面において上下方向に延びる柱状部と、柱状部からｙ軸の負方向に、第１半導体素子１０の上面まで延在する梁状部とを備える。半導体モジュール２におけるその他の構成は、半導体モジュール１と同様であるため、説明を省略する。
外部端子２０１は、第１半導体素子１０のゲート電極に電気的に接続する第１ゲート端子Ｇ１である。外部端子２１１は、半導体素子２０のゲート電極に電気的に接続する第２ゲート端子Ｇ２である。
第１ゲート端子Ｇ１は、ｙ軸の正方向において最もｘ軸の負方向側に配置されている。第２ゲート端子Ｇ２は、ｙ軸の負方向において最もｘ軸の正方向側に配置されている。第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、樹脂モールド２３０を上面視した場合の中央Ｏ１に対して略点対称となる位置に配置されている。中央Ｏ１は、樹脂モールド２３０のｘ軸方向の中央であるとともに、ｙ軸方向の中央である。
外部端子２０２〜２０４は、第１半導体素子１０のソース電極に電気的に接続する第１ソース端子Ｓ１である。外部端子２１２〜２１４は、半導体素子２０のソース電極に電気的に接続する第２ソース端子Ｓ２であるとともに、第１半導体素子１０のドレイン電極に電気的に接続する第１ドレイン端子Ｄ１である。
第１ゲート端子Ｇ１である外部端子２０１に隣接する外部端子は、第１ソース端子Ｓ１である外部端子２０２のみである。第１ゲート端子Ｇ１である外部端子２０１は、第１ドレイン端子Ｄ１である外部端子２１２〜２１４のいずれとも隣接していない。また、第２ゲート端子Ｇ２である外部端子２１１に隣接する外部端子は、第２ソース端子Ｓ２であるとともに第１ドレイン端子Ｄ１である外部端子２１２のみである。外部端子として、第２ドレイン端子は含まれていないため、第２ゲート端子Ｇ２と第２ドレイン端子Ｄ２についても、隣接していないといえる。すなわち、半導体モジュール２においては、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とは隣接していない。
上記のとおり、第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、樹脂モールド２３０を上面視した場合の中央Ｏ１に対して略点対称となる位置に配置することもできる。このように構成しても、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とを隣接しないようにすることができる。また、半導体モジュール２は、ＥＰＳ８０に適用することができ、より具体的には、第１インバータＩＮＶ１、第２インバータＩＮＶ２として示すインバータ回路にそれぞれ適用することができる。
（第３実施形態）
図１２〜１４に示すように、第３実施形態に係る半導体モジュール３では、第１半導体素子１０および第２半導体素子２０に替えて、第１半導体素子１１および第２半導体素子２１を備えている点において、半導体モジュール１と相違している。第１半導体素子１１と、第２半導体素子２１とは、構造、形状、大きさ等が同じ半導体素子である。第１半導体素子１１および第２半導体素子２１は、第１半導体素子１０および第２半導体素子２０と比較すると、上面視した際の略長方形状における短辺方向（図１２〜１４におけるｘ軸方向）の長さが長い。
第１半導体素子１１は、上面視した場合の長手方向がｙ軸方向となるように配置され、半導体素子２１は、上面視した場合の長手方向がｘ軸方向となるように配置されている。すなわち、上面視した場合に、第１半導体素子１１は、第２半導体素子２１に対して、上下方向を軸として反時計回りに略９０°回転させた向きで配置されている。
半導体モジュール３は、上方からこの順序で積層された、第１導電部材３２１、第２導電部材３２３、第１半導体素子１１、第３導電部材３２４、第４導電部材３２５、半導体素子２１、電極パッド３２２を備えている。半導体モジュール３は、さらに、電極パッド３２２と上下方向において同じ位置に、外部端子３０１〜３０４，３１１〜３１４と、導電性の接合板３０５，３０６，３１５，３１６とを備えている。半導体モジュール３は、さらに、ゲート接続部材３０７，３１７を備えている。
半導体モジュール３では、第１半導体素子１１および第２半導体素子２１の大きさに応じて、第１導電部材３２１、第３導電部材３２４、電極パッド３２２の大きさがｘ軸の正方向に拡大されている。例えば、第１導電部材３２１は、接合板３０６に接合する接続部３２１ａが外部端子３０２と同じ位置までｘ軸の正方向に延びている。ゲート接続部材３０７の梁状部は、柱状部からｙ軸の負方向に、第１半導体素子１０の上面まで延在している。半導体モジュール３におけるその他の構成は、半導体モジュール１と同様であるため、説明を省略する。
外部端子３０１は、第１半導体素子１１のゲート電極に電気的に接続する第１ゲート端子Ｇ１である。外部端子３１１は、半導体素子２１のゲート電極に電気的に接続する第２ゲート端子Ｇ２である。第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、ｘ軸方向に延びる線分Ｌ３に対して略線対称となる位置に配置されている。
外部端子３０２〜３０４は、第１半導体素子１１のソース電極に電気的に接続する第１ソース端子Ｓ１である。外部端子３１２〜３１４は、半導体素子２１のソース電極に電気的に接続する第２ソース端子Ｓ２であるとともに、第１半導体素子１０のドレイン電極に電気的に接続する第１ドレイン端子Ｄ１である。
第１ゲート端子Ｇ１である外部端子３０１に隣接する外部端子は、第１ソース端子Ｓ１である外部端子３０２のみである。第１ゲート端子Ｇ１である外部端子３０１は、第１ドレイン端子Ｄ１である外部端子３１２〜３１４のいずれとも隣接していない。また、第２ゲート端子Ｇ２である外部端子３１１に隣接する外部端子３１２は、第２ソース端子Ｓ２であるとともに第１ドレイン端子Ｄ１である外部端子３１２のみである。外部端子として、第２ドレイン端子は含まれていないため、第２ゲート端子Ｇ２と第２ドレイン端子Ｄ２についても、隣接していないといえる。すなわち、半導体モジュール３においては、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とは隣接していない。
上記のとおり、半導体モジュール３のように、比較的大きな第１半導体素子１１および第２半導体素子２１を備える場合にもクリップである第１導電部材３２１、第３導電部材３２４、ゲート接続部材３０７，３１７や、電極パッド３２２の大きさや形状を調整することにより、半導体モジュール１と同様の外部端子の構成を実現することができる。すなわち、半導体モジュール１〜３において、第１半導体素子１０，１１および第２半導体素子２０、２１に対して形状や大きさを変更した場合でもクリップや、電極パッド３２２の大きさや形状を調整することにより、半導体モジュール１〜３と同様の外部端子の配置を実現することができる。
半導体モジュール１〜３では、第１半導体素子と第２半導体素子の大きさが同じである場合を例示して説明したが、大きさが相違する第１半導体素子と第２半導体素子とを用いて半導体モジュール１〜３と同様の外部端子の配置を実現することもできる。例えば、半導体モジュール１における第３導電部材１２４、第４導電部材１２５、半導体素子２０、電極パッド１２２を、半導体モジュール３における第３導電部材３２４、第４導電部材３２５、半導体素子２１、電極パッド３２２にそれぞれ置換えた場合にも、第１ゲート端子Ｇ１と第２ゲート端子Ｇ２とを線対称に配置することができる。また、大きさが相違する第１半導体素子と第２半導体素子とを用いた場合であっても、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とを隣接しないようにすることができる。
（第４実施形態）
図１５に示すように、第４実施形態に係る半導体モジュール４では、第１半導体素子１０と、第２半導体素子２０とは、ｘ軸方向に並べて配置されている。第１半導体素子１０および第２半導体素子２０は、長手方向とｙ軸方向とが一致する向きでゲートパッドがｘ軸の正方向かつｙ軸の負方向となるように配置されている。
半導体モジュール４では、第１導電部材４２１は、第１導電部材１２１と同様の形状を有し、第１半導体素子１０のソース電極の上面に接合されるとともに、その接続部において、外部端子４０２〜４０４と一体に形成された接合板（図示していない）の上面に接合されている。第１半導体素子１０のドレイン電極は、外部端子４０５〜４０８と一体に形成された接合板（図示していない）の上面に接合される。さらに、図示していないゲート接続部材を介して、外部端子４０１と、第１半導体素子１０のゲート電極とは電気的に接続されている。
また、半導体モジュール４では、第１導電部材４４１は、第１導電部材１２１と同様の形状を有し、第２半導体素子２０のソース電極の上面に接合されるとともに、その接続部において、外部端子４１２〜４１４と一体に形成された接合板（図示していない）の上面に接合されている。第２半導体素子２０のドレイン電極は、外部端子４１５〜４１８と一体に形成された接合板（図示していない）の上面に接合される。さらに、図示していないゲート接続部材を介して、外部端子４１１と、第２半導体素子２０のゲート電極とは電気的に接続されている。
外部端子４０１は、第１半導体素子１０のゲート電極に電気的に接続する第１ゲート端子Ｇ１である。外部端子４１１は、半導体素子２０のゲート電極に電気的に接続する第２ゲート端子Ｇ２である。
外部端子４０２〜４０４は、第１半導体素子１０のソース電極に電気的に接続する第１ソース端子Ｓ１である。外部端子４１２〜４１４は、第２半導体素子２０のソース電極に電気的に接続する第２ソース端子Ｓ２である。
外部端子４０５〜４０８は、第１半導体素子１０のドレイン電極に電気的に接続する第１ドレイン端子Ｄ１である。外部端子４１５〜４１８は、第２半導体素子２０のドレイン電極に電気的に接続する第２ドレイン端子Ｄ２である。
第１ゲート端子Ｇ１である外部端子４０１に隣接する外部端子は、第１ソース端子Ｓ１である外部端子４０２および第２ソース端子Ｓ２である外部端子４１４のみである。第１ゲート端子Ｇ１である外部端子４０１は、第１ドレイン端子Ｄ１である外部端子４０５〜４０８のいずれとも隣接していない。また、第２ゲート端子Ｇ２である外部端子４１１に隣接する外部端子は、第２ソース端子Ｓ２である外部端子４１２のみである。第２ゲート端子Ｇ２である外部端子４１１は、第２ドレイン端子Ｄ２である外部端子４１５〜４１８のいずれとも隣接していない。すなわち、半導体モジュール４においては、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とは隣接していない。
上記のとおり、半導体モジュール４のように、第１半導体素子１０と第２半導体素子２０とを重ねることなく、側方に並べて配置する場合にも、第１ゲート端子Ｇ１と第１ドレイン端子Ｄ１が隣接しないようにするとともに、第２ゲート端子Ｇ２と第２ドレイン端子Ｄ２が隣接しないようにすることができる。
半導体モジュール４は、外部端子４０２〜４０８、４１２〜４１８間の接続を調整することにより、図７に示す第１インバータＩＮＶ１および第２インバータＩＮＶ２にも、電源リレーＲＬ１、ＲＬ２にも、適用することができる。第１ソース端子Ｓ１と第２ドレイン端子Ｄ２とを接続することにより、半導体モジュールＳＵ１，ＳＶ１，ＳＷ１，ＳＵ２，ＳＶ２，ＳＷ２として用いることができる。第１ソース端子Ｓ１と第２ソース端子Ｓ２とを接続することにより、電源リレーＲＬ１、ＲＬ２として用いることができる。
（第５実施形態）
図１６に示すように、第５実施形態に係る半導体モジュール５では、第１半導体素子１０と、第２半導体素子２０とは、ｘ軸方向に並べて配置されている。第１半導体素子１０および第２半導体素子２０は、長手方向とｙ軸方向とが一致する向きでゲートパッドが逆方向となるように配置されている。第２半導体素子２０は、第１半導体素子１０に対して、上下方向を軸として１８０°回転させた向きで配置されている。
半導体モジュール５では、第１導電部材５２１は、第１導電部材１２１と同様の形状を有し、第１半導体素子１０のソース電極の上面に接合されるとともに、その接続部において、外部端子５０２〜５０４と一体に形成された接合板（図示していない）の上面に接合されている。第１半導体素子１０のドレイン電極は、外部端子５０５〜５０８と一体に形成された接合板（図示していない）の上面に接合される。さらに、図示していないゲート接続部材を介して、外部端子５０１と、第１半導体素子１０のゲート電極とは電気的に接続されている。
また、半導体モジュール５では、第１導電部材５４１は、第１導電部材１２１と同様の形状を有し、第２半導体素子２０のソース電極の上面に接合されるとともに、その接続部において、外部端子５１２〜５１４と一体に形成された接合板（図示していない）の上面に接合されている。第２半導体素子２０のドレイン電極は、外部端子５１５〜５１８と一体に形成された接合板（図示していない）の上面に接合される。さらに、図示していないゲート接続部材を介して、外部端子５１１と、第２半導体素子２０のゲート電極とは電気的に接続されている。
外部端子５０１は、第１半導体素子１０のゲート電極に電気的に接続する第１ゲート端子Ｇ１である。外部端子５１１は、半導体素子２０のゲート電極に電気的に接続する第２ゲート端子Ｇ２である。第１ゲート端子Ｇ１である外部端子５０１は、ｙ軸の正方向において最もｘ軸の負方向側に配置されている。第２ゲート端子Ｇ２である外部端子５１１は、ｙ軸の負方向において最もｘ軸の正方向側に配置されている。第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、樹脂モールド５３０を上面視した場合の中央に対して略点対称となる位置に配置されている。
外部端子５０２〜５０４は、第１半導体素子１０のソース電極に電気的に接続する第１ソース端子Ｓ１である。外部端子５１２〜５１４は、第２半導体素子２０のソース電極に電気的に接続する第２ソース端子Ｓ２である。
外部端子５０５〜５０８は、第１半導体素子１０のドレイン電極に電気的に接続する第１ドレイン端子Ｄ１である。外部端子５１５〜５１８は、第２半導体素子２０のドレイン電極に電気的に接続する第２ドレイン端子Ｄ２である。
第１ゲート端子Ｇ１である外部端子５０１に隣接する外部端子は、第１ソース端子Ｓ１である外部端子５０２のみである。第１ゲート端子Ｇ１である外部端子５０１は、第１ドレイン端子Ｄ１である外部端子５０５〜５０８のいずれとも隣接していない。また、第２ゲート端子Ｇ２である外部端子５１１に隣接する外部端子は、第２ソース端子Ｓ２である外部端子５１２のみである。第２ゲート端子Ｇ２である外部端子５１１は、第２ドレイン端子Ｄ２である外部端子５１５〜５１８のいずれとも隣接していない。すなわち、半導体モジュール４においては、同一の半導体素子に電気的に接続するゲート端子とドレイン端子とは隣接していない。
上記のとおり、半導体モジュール５のように、第１半導体素子１０と第２半導体素子２０とを重ねることなく、側方に並べて配置する場合にも、第１ゲート端子Ｇ１と第１ドレイン端子Ｄ１が隣接しないようにするとともに、第２ゲート端子Ｇ２と第２ドレイン端子Ｄ２が隣接しないようにすることができる。また、半導体モジュール５は、半導体モジュール４と同様に、外部端子５０２〜５０８、５１２〜５１８間の接続を調整することにより、図７に示す第１インバータＩＮＶ１および第２インバータＩＮＶ２にも、電源リレーＲＬ１、ＲＬ２にも、適用することができる。
上記の各実施形態によれば、下記の効果を得ることができる。
半導体モジュール１〜５は、複数の半導体素子（例えば第１半導体素子１０および第２半導体素子２０）と、複数の半導体素子を一体に封止する樹脂モールド１３０，２３０，３３０，４３０，５３０と、樹脂モールドに対して半導体素子の厚み方向を上下方向とした場合の側方に配置された外部端子１０１〜１０４，１１１〜１１４，２０１〜２０４，２１１〜２１４，３０１〜３０４，３１１〜３１４，４０１〜４０４，４１１〜４１４，５０１〜５０４，５１１〜５１４とを備える。
半導体素子１０，１１，２０，２１は、ゲート電極７５と、第１電極（例えばソース電極７１）と、第２電極（例えばドレイン電極７２）とを備える、縦型の絶縁ゲート型半導体素子である。半導体素子１０，１１，２０，２１においては、ゲート電極に電圧を印加することにより、半導体素子１０，１１，２０，２１の第１電極側から第２電極側に電流が流れる。
半導体モジュール１〜５においては、同一の半導体素子に電気的に接続するゲート端子と第２端子とは隣接しない。すなわち、第１半導体素子１０，１１のゲート電極に電気的に接続する第１ゲート端子Ｇ１（外部端子１０１，２０１，３０１，４０１，５０１に相当する）と、第１半導体素子１０，１１の第２電極に電気的に接続する第２端子に相当する第１ドレイン端子Ｄ１（外部端子１１２〜１１４，２１２〜２１４，３１２〜３１４，４０５〜４０８，５０５〜５０８に相当する）とは、互いに隣接する位置に配置されていない。このため、外部端子のうち隣接する２つの端子が接触する等により短絡した場合にも、第１半導体素子１０，１１のゲート電極と第２電極とが短絡することを抑制することができ、ひいては、第１半導体素子１０，１１が熱破壊することを抑制することができる。
また、半導体素子１〜３において、第２半導体素子２０，２１の第２電極に電気的に接続する第２端子に相当する第２ドレイン端子Ｄ２は存在しないため、第２半導体素子２０，２１のゲート電極に電気的に接続する第２ゲート端子Ｇ２（外部端子１１１，２１１，３１１に相当する）に隣接する外部端子は、第２ドレイン端子Ｄ２ではない。
また、半導体素子４，５において、第２半導体素子２０のゲート電極に電気的に接続する第２ゲート端子Ｇ２（外部端子４１１，５１１に相当する）と、第２半導体素子２０の第２電極に電気的に接続する第２ドレイン端子Ｄ２（外部端子４０５〜４０８，５０５〜５０８に相当する）とは、互いに隣接する位置に配置されていない。
このため、外部端子のうち隣接する２つの端子が接触する等により短絡した場合にも、第２半導体素子２０，２１のゲート電極と第２電極とが短絡することを抑制することができ、ひいては、第２半導体素子２０，２１が熱破壊することを抑制することができる。
上記のような外部端子の配置を実現するためには、複数の半導体素子は、半導体基板６０の第１面側（上面６０ｕ側）に第１電極が形成され、第１面に対向する第２面側（下面６０ｂ側）に第２電極が形成された縦型の絶縁ゲート型半導体素子であることが好ましい。そして、複数の半導体素子のうち、少なくとも１つの半導体素子の第２電極は、樹脂モールド１３０，２３０，３３０，４３０，５３０の下面に露出する電極パッド１２２，２２２，３２２と電気的に接続されるとともに、外部端子と電気的に接続されていないように構成することが好ましい。
また、半導体モジュール１〜３のように、複数の半導体素子は、上面視した場合に少なくともその一部が重なるように上下方向に積載されていてもよい。このように配置することによって、半導体モジュール１〜３の素子面積を小さくすることができる。
複数の半導体素子１０，１１，２０，２１のうち、下方に配置された第２半導体素子２０，２１の第１電極と、第２半導体素子２０，２１の上方に隣接して積載された第１半導体素子１０の第２電極とは、第３導電部材１２４，２２４，３２４を介して接合されていてもよい。さらには、第３導電部材１２４，２２４，３２４は、外部端子の一部に電気的に接続されるクリップであってもよい。クリップは、比較的大きな電流が流れるパワーＭＯＳＦＥＴなどのパワー半導体モジュールに好適に用いることができる。
第１ゲート端子Ｇ１は、樹脂モールド１３０，２３０，３３０，４３０，５３０に対して、その側方である第１方向（ｙ軸の正方向）に配置され、第２ゲート端子Ｇ２は、第１方向と対向する第２方向（ｙ軸の負方向）に配置されていてもよい。さらには、第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、第１方向および第２方向に略直交する線分Ｌ１，Ｌ３に対して略線対称となる位置に配置されていてもよい。もしくは、第１ゲート端子Ｇ１と、第２ゲート端子Ｇ２とは、樹脂モールドを上面視した場合の中央に対して略点対称となる位置に配置されていてもよい。
複数の半導体素子は、いずれも大きさが同じ半導体素子であってもよい。または、複数の半導体素子は、大きさが相違する半導体素子を含んでいてもよい。
複数の半導体素子が、同じ形状の第１半導体素子１０と、第２半導体素子２０とを含む場合には、第１半導体素子１０は、第２半導体素子２０に対して、上下方向を軸として略９０°回転させた向きで配置されていることが好ましい。このような位置関係で第１半導体素子１０と、第２半導体素子２０とを配置すると、上面視したときに第１半導体素子１０と第２半導体素子２０との少なくとも一部が重なるように積載する場合に、ゲート端子Ｇ１，Ｇ２と、各半導体素子１０，２０のゲート電極との接続が容易となる。
半導体モジュール１〜５は、電動パワーステアリングシステムの駆動回路に適用することができる。より具体的には、駆動回路を構成するインバータ回路に適用することができる。また、半導体モジュール４，５は、直列に接続されたスイッチング素子として電源リレー回路に適用することができる。
なお、上記の各実施形態では、半導体素子の素子構造として、ゲート電圧の印加によりｎチャネルが形成されるトレンチゲート型のＭＯＳＦＥＴを例示して説明したが、これに限定されない。例えば、プレーナゲート型であってもよいし、図５におけるｐ型とｎ型とを置換えたｐチャネル型であってもよいし、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や、逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）であってもよい。なお、半導体素子がＩＧＢＴである場合には、エミッタ電極が第１電極に相当し、コレクタ電極が第２電極に相当する。エミッタ電極に電気的に接続する外部端子が第１端子に相当し、コレクタ電極に電気的に接続する外部端子が第２端子に相当する。
また、図７において、各スイッチＳＵ１ｐ〜ＳＷ２ｎおよびＳＰ１，ＳＣ１，ＳＰ２，ＳＣ２は、第１半導体素子１０および第２半導体素子２０のようなＭＯＳＦＥＴに限定されず、ＩＧＢＴ等の電圧制御形の半導体スイッチング素子を用いてもよい。各スイッチＳＵ１ｐ〜ＳＷ２ｎとして、還流ダイオードを備えていないＩＧＢＴを用いる場合には、各スイッチＳＵ１ｐ〜ＳＷ２ｎに対してそれぞれ還流ダイオードを設置することが好ましい。具体的には、例えば、各スイッチＳＵ１ｐ〜ＳＷ２ｎに対して逆並列に還流ダイオードを接続してもよいし、各スイッチＳＵ１ｐ〜ＳＷ２ｎとして、ＩＧＢＴ等と同じ半導体基板に還流ダイオードを作り込んだ逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を用いてもよい。
また、複数の半導体素子や、樹脂モールド、第１接合部材等の形状は、上面視した場合に略長方形状である場合に限定されない。また、外部端子の個数は、上記の各実施形態において説明した個数に限定されない。例えば、半導体素子ごとに、ゲート端子が複数あってもよい。また、ドレイン端子やソース端子が１または２端子あってもよいし、４端子以上あってもよい。
半導体モジュール１〜５として、２つの半導体素子を一体にモジュール化したものを例示して説明したが、これに限定されず、３以上の半導体素子を含む半導体モジュールであってもよい。例えば、図２〜４に示す樹脂モールド１３０内部の各構成をｘ軸方向に３つ並べて１つの樹脂モールド内に収容し、６つの半導体素子を一体にモジュール化したものであってもよい。このように６つの半導体素子を一体にモジュール化する場合、例えば、図７に示すＳＵ１，ＳＶ１，ＳＷ１が一体化された半導体モジュールとして構成することができる。
１〜５…半導体モジュール、１０，１１…第１半導体素子、２０，２１…第２半導体素子、７１…ソース電極、７２…ドレイン電極、７５…ゲート電極、１０１〜１０４，１１１〜１１４，２０１〜２０４，２１１〜２１４，３０１〜３０４，３１１〜３１４，４０１〜４０４，４１１〜４１４，５０１〜５０４，５１１〜５１４…外部端子、１３０，２３０，３３０，４３０，５３０…樹脂モールド

Claims (12)

  1. 複数の半導体素子（１０，１１，２０，２１）と、前記複数の半導体素子を一体に封止する樹脂モールド（１３０，２３０，３３０，４３０，５３０）と、前記樹脂モールドに対して前記半導体素子の厚み方向を上下方向とした場合の側方に配置された外部端子（１０１〜１０４，１１１〜１１４，２０１〜２０４，２１１〜２１４，３０１〜３０４，３１１〜３１４，４０１〜４０４，４１１〜４１４，５０１〜５０４，５１１〜５１４）とを備えた半導体モジュール（１〜５）であって、
    前記半導体素子は、ゲート電極（７５）と、第１電極（７１）と、第２電極（７２）とを備え、前記ゲート電極に電圧を印加することにより形成されたチャネルによって、前記半導体素子の前記第１電極側から前記第２電極側にキャリアが移動する絶縁ゲート型半導体素子であり、
    前記外部端子は、前記ゲート電極に電気的に接続するゲート端子（１０１，１１１，２０１，２１１，３０１，３１１，４０１，４１１，５０１，５１１）と、前記第１電極に電気的に接続する第１端子（１０２〜１０４，１１２〜１１４，２０２〜２０４，２１２〜２１４，３０２〜３０４，３１２〜３１４，４０２〜４０４，４１２〜４１４，５０２〜５０４，５１２〜５１４）と、前記第２電極に電気的に接続する第２端子（１１２〜１１４，２１２〜２１４，３１２〜３１４，４０５〜４０８，４１５〜４１８，５０５〜５０８，５１５〜５１８）とを含み、
    同一の前記半導体素子に電気的に接続する前記ゲート端子と前記第２端子とは隣接しない半導体モジュール。
  2. 前記複数の半導体素子は、半導体基板の第１面側に前記第１電極が形成され、前記第１面に対向する第２面側に前記第２電極が形成された縦型の絶縁ゲート型半導体素子であり、
    前記複数の半導体素子のうち、少なくとも１つの半導体素子の前記第２電極は、前記樹脂モールドの下面に露出する電極パッド（１２２）と電気的に接続されるとともに、前記外部端子と電気的に接続されていない請求項１に記載の半導体モジュール。
  3. 前記複数の半導体素子は、上面視した場合に少なくともその一部が重なるように前記上下方向に積載されている請求項１または２に記載の半導体モジュール。
  4. 前記複数の半導体素子のうち、下方に配置された半導体素子の前記第１電極と、前記下方に配置された半導体素子の上方に隣接して積載された半導体素子の前記第２電極とは、導電部材（１２４，２２４，３２４）を介して接合されている請求項３に記載の半導体モジュール。
  5. 前記複数の半導体素子は、第１半導体素子と、第２半導体素子とを含み、
    前記外部端子は、前記樹脂モールドの側方である第１方向と、前記樹脂モールドを挟んで前記第１方向と対向する第２方向に配置され、
    前記第１半導体素子の前記ゲート電極と接続する第１ゲート端子（１０１，３０１）は、前記第１方向に配置され、
    前記第２半導体素子の前記ゲート電極と接続する第２ゲート端子（１１１，３１１）は、前記第２方向に配置され、
    前記第１ゲート端子と、前記第２ゲート端子とは、前記第１方向および前記第２方向に略直交する線分に対して略線対称となる位置に配置されている請求項１〜４のいずれかに記載の半導体モジュール。
  6. 前記複数の半導体素子は、第１半導体素子と、第２半導体素子とを含み、
    前記外部端子は、前記樹脂モールドの側方である第１方向と、前記樹脂モールドを挟んで前記第１方向と対向する第２方向に配置され、
    前記第１半導体素子の前記ゲート電極と接続する第１ゲート端子（２０１，５０１）は、前記第１方向に配置され、
    前記第２半導体素子の前記ゲート電極と接続する第２ゲート端子（２１１，５１１）は、前記第２方向に配置され、
    前記第１ゲート端子と、前記第２ゲート端子とは、前記樹脂モールドを上面視した場合の中央に対して略点対称となる位置に配置されている請求項１〜４のいずれかに記載の半導体モジュール。
  7. 前記複数の半導体素子は、第１半導体素子と、第２半導体素子とを含み、
    前記第１半導体素子と、前記第２半導体素子とは、同じ形状の半導体素子であり、
    前記第１半導体素子は、前記第２半導体素子に対して、上下方向を軸として略９０°回転させた向きで配置されている請求項１〜６のいずれかに記載の半導体モジュール。
  8. 前記複数の半導体素子は、いずれも大きさが同じ半導体素子である請求項１〜７のいずれかに記載の半導体モジュール。
  9. 前記複数の半導体素子は、大きさが相違する半導体素子を含む請求項１〜７のいずれかに記載の半導体モジュール。
  10. 前記複数の半導体素子は、インバータ回路に適用される請求項１〜９のいずれかに記載の半導体モジュール。
  11. 前記複数の半導体素子は、電源リレー回路に適用される請求項１〜９のいずれかに記載の半導体モジュール。
  12. 前記複数の半導体素子は、電動パワーステアリングシステム（８０）の駆動回路に適用される請求項１〜９のいずれかに記載の半導体モジュール。
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