まず、本開示の実施形態を説明する前に、図1および2を参照して、典型的なCDSを説明する。
図1は、典型的な画素回路を示している。画素回路は、PD(Photodetector)部と、FD(Floating Diffusion)と、TXトランジスタと、RESトランジスタと、AMPトランジスタと、SELトランジスタとを備えている。PD部は光信号を検出する。FDは、PD部において発生した電荷を電圧信号に変換し、電荷を一時的に保持する。TXトランジスタは、PD部からFDに電荷信号を転送する。RESトランジスタは、FDの電圧をリセットする。AMPトランジスタは、FDの電圧信号を増幅する。SELトランジスタは増幅された信号を出力する。なお、PD部は、典型的にはフォトダイオードである。
図2は、特許文献1に示される画素回路の、動作の一例を示すタイミングチャートである。時刻t1において、RES信号をローレベルにすることにより、RESトランジスタ
がオフする。時刻t2においてSEL信号をハイレベルにすることにより、SELトランジスタがオンし、リセット電圧が出力される。SELトランジスタがオンするとき、リセット電圧にはkTCノイズが含まれるので、時間的な揺らぎが信号内に生じる。その後、時刻t3においてTX信号をハイレベルにして、TXトランジスタをオンする。これにより、PD部に蓄積された信号電荷が、FDに転送される。次に時刻t4において、TX信号をローレベルにしてTXトランジスタをオフする。これにより、信号電圧が確定される。確定された信号電圧は、リセット電圧を基準として、蓄積された信号電荷に応じた電圧だけ変化した信号となる。そのため、後段回路において、リセット電圧と信号電圧との差分をとることにより、kTCノイズをキャンセルし、蓄積された信号電荷に応じた電圧だけを検出できる。
このように、CDSによれば、画素をリセットする際に発生するkTCノイズを大きく抑制できる。これは、CMOS型固体撮像素子が主流となってきている要因の一つである。
以下、本願発明者が考察した上記技術の問題点を説明する。
光信号を検出するPD部において発生した信号電荷のすべてを、FDに転送する。これを完全転送と称する。完全転送を実現するためには、製造プロセスが複雑化し、製造コストが増加するなどの課題がある。
また、最近では、高速で動く物体を、歪むことなく撮像できる固体撮像素子が提案されている。例えば、特許文献2は、グローバルシャッタを実現する画素を備えた固体撮像素子を開示している。
特許文献2の固体撮像素子においては、全画素のPD部の電荷を一括してFDに転送する。その後、行毎に信号電圧を順次読み出す。そのため、FDの信号電圧を読み出す前にリセット電圧を読み出すことができない。したがって、特許文献2の固体撮像素子にCDSを適用する場合、FDの信号電圧を読み出した後にFDをリセットし、リセット電圧を読み出して、信号電圧とリセット電圧との差分を取ることになる。しかし、この場合には、信号電圧に含まれるリセットノイズと、リセット電圧に含まれるリセットノイズとの間には相関がないので、リセットノイズを除去することが困難となる。その結果、特許文献2の固体撮像素子にCDSを適用したとしても、上記したCDSによる読み出しに比べ、ランダムノイズが大きくなる。
最近では、画素数の増加に起因して1画素あたりの面積が縮小し、PD部の面積が減少する傾向にある。その結果、感度の低下が生じ得る。これを解決する固体撮像素子も提案されている。例えば、特許文献3は、PD部に有機光電変換膜を用いた有機CMOSセンサを開示している。この有機CMOSセンサによれば、受光部である有機光電変換膜は、読み出し回路の上方に設けられる。そのため、画素サイズが縮小しても受光部の面積を大きく取ることができ、高感度を実現することができる。
有機CMOSセンサでは、PD部と半導体層とが金属配線を介して電気的に接続されるため、信号電荷を完全転送することができない。そこで典型的には、PD部とFDとを電気的に接続して、PD部に蓄積された信号電荷による電圧を読み出す方法が採用されている。これにより、不完全転送によるノイズおよび残像の発生が抑止され得る。
具体的には、露光中にFDに蓄積された信号電荷の量に応じて、FDの電圧が変化する。信号電荷が蓄積されたときのFDの電圧を、信号電圧として読み出す。その後、FDに蓄積された信号電荷をリセットし、このときのFDの電圧をリセット電圧として読み出す
。そして、信号電圧とリセット電圧との差分が取得される。
しかしながら、この場合には、信号電圧に含まれるリセットノイズと、リセット電圧に含まれるリセットノイズとの間には相関がない。そのため、リセットノイズを除去することができない。その結果、上記したCDSによる読み出しに比べ、ランダムノイズが大きくなる。
このような課題に鑑み、本願発明者は、新規な構造を備えた撮像装置に想到した。本開示の一態様の概要は以下の項目に記載のとおりである。
〔項目1〕
入射光を光電変換する光電変換部と、光電変換部の信号を検出する信号検出回路と、を含む単位画素セルを備え、信号検出回路は、光電変換部の信号を増幅する第1のトランジスタと、第1のトランジスタの出力を選択的に外部に出力する第2のトランジスタと、光電変換部の信号を第1のトランジスタを介さずに負帰還するフィードバック回路と、を有する、撮像装置。
この構成によると、リセットノイズを効果的に抑制できる。
〔項目2〕
第1のトランジスタは、フィードバック回路の帰還経路の外に配置されている、項目1に記載の撮像装置。
〔項目3〕
入射光を光電変換する光電変換部と、光電変換部の信号を検出する信号検出回路と、を含む単位画素セルを備え、信号検出回路は、光電変換部の信号を増幅する第1のトランジスタと、第1のトランジスタの出力を選択的に外部に出力する第2のトランジスタと、光電変換部の信号を第1のトランジスタを介して負帰還するフィードバック回路と、を有する、撮像装置。
この構成によると、リセットノイズを効果的に抑制できる。
〔項目4〕
第1のトランジスタは、フィードバック回路の帰還経路に配置されている、項目3に記載の撮像装置。
〔項目5〕
第1のトランジスタの出力側に定電流源が接続されている、項目3または4に記載の撮像装置。
この構成によると、第1のトランジスタ(増幅トランジスタ)の帯域を広げることができ、ノイズ抑制を高速に行うことが可能となる。
〔項目6〕
光電変換部の信号を初期化するリセットトランジスタをさらに備える、項目1から5のいずれかに記載の撮像装置。
この構成によると、光電変換部の信号を初期化することができ、リセットノイズを高速に抑制できる。
〔項目7〕
信号検出回路は、フィードバック回路が有効である第1の期間と、フィードバック回路が無効である第2の期間との間で増幅率を切り替える、項目1から5のいずれかに記載の撮像装置。
この構成によると、ノイズ抑制時にはノイズ抑制率を向上でき、読み出し時には安定動作が実現できる。
〔項目8〕
リセットトランジスタは、フィードバック回路のループの一部を形成する、項目6に記載の撮像装置。
この構成によると、小面積で、高速に、リセットノイズを効果的に抑制できる。
〔項目9〕
リセットトランジスタは、負帰還トランジスタである、項目8に記載の撮像装置。
この構成によると、小面積で、高速に、リセットノイズを効果的に抑制できる。
〔項目10〕
光電変換部と基準電圧との間に、互いに直列に接続された第1および第2の容量素子をさらに備える、項目1から9のいずれかに記載の撮像装置。
この構成によると、リセットノイズをより効果的に抑制できる。
〔項目11〕
フィードバック回路は、第1の容量素子を介して形成される、項目10に記載の撮像装置。
この構成によると、リセットノイズをさらに効果的に抑制できる。
〔項目12〕
第2の容量素子の容量は、第1の容量素子の容量よりも大きい、項目10に記載の撮像装置。
この構成によると、面積が許す限り第2の容量素子の容量を大きくすることによりリセットノイズをより効率的に抑制できる。
〔項目13〕
リセットトランジスタの一端は、フィードバック回路のループの一部を形成せずに光電変換部に接続されている、項目6に記載の撮像装置。
この構成によると、光電変換部の信号を任意のレベルにリセットできる。
〔項目14〕
リセットトランジスタの他の一端は、第1のトランジスタの出力に接続されている、項目6に記載の撮像装置。
この構成によると、基準電圧を設けずに光電変換部の信号を第1のトランジスタの出力によってリセットできる。リセットトランジスタをオフする前後における光電変換部の信
号の変化を小さくすることができるので、より高速なノイズ抑制が可能となる。
〔項目15〕
フィードバック回路の帯域を制御する帯域制御トランジスタをさらに備え、
帯域制御トランジスタは、フィードバック回路のループの一部を形成し、
リセットトランジスタの他の一端は、帯域制御トランジスタ接続されている、項目6に記載の撮像装置。
この構成によると、基準電圧を設けずに光電変換部の信号を帯域制御トランジスタの出力によってリセットできる。リセットトランジスタをオフする前後における光電変換部の信号の変化を小さくすることができるので、より高速なノイズ抑制が可能となる。
〔項目16〕
第2のトランジスタに接続された信号読み出しラインをさらに備え、
第2のトランジスタは、
第1のトランジスタの出力と、信号読み出しラインと、を電気的に切断する第1の期間と、
第1のトランジスタの出力と、信号読み出しラインと、を電気的に接続する第2の期間と、
を有する、項目1から5のいずれかに記載の撮像装置。
この構成によると、第1のトランジスタの出力と信号読み出しラインとが接続されないので、読み出しラインの時定数に依存せず、高速なノイズキャンセルが可能となる。
〔項目17〕
フィードバック回路の帯域を制御する帯域制御トランジスタをさらに備え、
帯域制御トランジスタは、任意の第1の帯域から、任意の第2の帯域まで、連続的に変化するように制御されることを特徴とする、項目1から5のいずれかに記載の撮像装置。
この構成によると、安定したノイズキャンセルが可能となる。
〔項目18〕
項目1から17のいずれかに記載の撮像装置と、
撮像装置に被写体像を結像する光学系と、
撮像装置からの出力信号を処理する信号処理部と、
を備える、カメラシステム。
このカメラシステムによると、読出時のリセットノイズを適切に抑制することができ、良好な画像を取得できる。
以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については、同一の参照符号を付している。また、重複する説明は省略する場合がある。
以下で説明する第1から第5の実施形態においては、一部のトランジスタを除き、原則、読み出し回路の各トランジスタは、NMOSトランジスタであるとする。当然ながら、NMOSトランジスタに代えて、PMOSトランジスタを用いてもよい。その場合には、各制御信号の極性は反転する。NMOSトランジスタとPMOSトランジスタとを組み合
わせて用いても構わない。
(第1の実施形態)
図3から図8を参照して、本実施形態に係る撮像装置100の、構造、機能および駆動方法を説明する。本実施形態に係る撮像装置100は、3つのトランジスタを含む読み出し回路50Aを備えている。
(撮像装置100の構造)
まず、図3を参照しながら、撮像装置100の構造を説明する。
図3は、本実施形態に係る撮像装置100の、例示的な回路構成を模式的に示す。撮像装置100は、一例として積層型の撮像素子であり、半導体基板に積層された光電変換膜を有している。撮像装置100は、複数の単位画素セル110Aと、周辺回路とを備える。
複数の単位画素セル110Aを2次元に配列することにより、感光領域(画素領域)を形成している。なお、複数の単位画素セル110Aは、1次元に配列されていてもよい。その場合、撮像装置100は、ラインセンサであってもよい。
図示する例では、複数の単位画素セル110Aは、行方向および列方向に配列されている。本願明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面において、垂直方向(上下方向)が列方向であり、水平方向(左右方向)が行方向である。
単位画素セル110Aの各々は、電源配線120に接続されている。各単位画素セル110Aには、電源配線120を介して所定の電源電圧が供給される。撮像装置100は、入射光を光電変換する光電変換膜を有する。この光電変換膜の全体に、蓄積制御線130を介して、同一の一定電圧が供給される。但し、変動を抑制するなどの制御を行う場合には、光電変換膜をいくつかの領域に分けて、それぞれの領域に対して異なる電圧を供給してもよい。単位画素セル110Aの詳細な説明は後述する。
周辺回路は、垂直走査回路(「行走査回路」とも呼ばれる)141と、カラム信号処理回路(「行信号蓄積回路」とも呼ばれる)142と、水平信号読み出し回路(「列走査回路」とも呼ばれる)143と、定電流源144とを含む。カラム信号処理回路142および定電流源144は、2次元に配列された単位画素セル110Aの列毎に配置されてもよい。
以下、周辺回路の構成の一例を説明する。
垂直走査回路141は、選択制御信号線(アドレス信号線)CON7および帯域制御信号線CON1に接続されている。垂直走査回路141は、選択制御信号線CON7に所定の電圧を印加することにより、各行に配置された複数の単位画素セル110Aを行単位で選択する。これにより、選択された単位画素セル110Aの信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
各列に配置された単位画素セル110Aは、各列に対応した垂直信号線170を介して、カラム信号処理回路142に電気的に接続されている。カラム信号処理回路142は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換(AD変換)などを行う。複数のカラム信号処理回路142は、水平信号読み出し回路143に接続されている。水平信号読み出し回路143は、複数のカラム信号処理回路142か
ら信号を読み出し、水平共通信号線180に信号を出力する。
次に、図4から図6を参照して、単位画素セル110Aの構造を詳細に説明する。
図4は、本実施形態に係る撮像装置100の単位画素セル110Aの、例示的な回路構成を模式的に示す。単位画素セル110Aは、光検出器1、増幅器2、帯域制御部3、電荷蓄積部、および出力選択部5を備えている。光検出器1は光を検出し、信号電荷を生成する。本明細書において、光検出器1は光電変換部と称することもある。電荷蓄積部は、光検出器1によって生成された信号電荷を蓄積するノードを含む。以下、この電荷蓄積部を「FD」と称する。
増幅器2、帯域制御部3、FD、および出力選択部5によって、読み出し回路50Aが形成されている。光検出器1は、光を信号電荷に変換する。読み出し回路50Aは、光検出器1により生成された信号電荷を読み出す。
図5Aおよび5Bは、光検出器1の一例をそれぞれ示している。光検出部1は、例えば、図5Aに示されるように、上部電極1a、下部電極1b、およびこれらに挟まれた有機光電変換膜1Aから構成されていてもよい。上部電極1aに基準電圧Vpを印加し、FDを形成するノードの一端を下部電極1bに接続することにより、光検出器1が生成する信号電荷を、FDに蓄積できる。図5Bに示されるように、光検出器1として、フォトダイオード1Bを用いてもよい。フォトダイオード1Bの一端にグランド電圧または基準電圧Vpを印加し、FDを形成するノードの一端をフォトダイオード1Bの他の一端に接続することにより、光検出器1が生成する信号電荷を、FDに蓄積できる。光検出部1は、その他の光電変換機能を有する素子であってもよい。
再び図4を参照する。FDは、配線層によって光検出器1と接続されている。FDは、光検出器1によって生成された信号電荷を蓄積する。FDは、増幅器2の入力にさらに接続されている。増幅器2は、FDに蓄積された信号電荷に応じた信号を増幅し、帯域制御部3および出力選択部5に出力する。
増幅器2および帯域制御部3は、FDを介してループ(フィードバック回路)30を形成する。帯域制御部3は、帯域制御回路3Aを含んでいる。帯域制御回路3Aには、電圧制御回路99から、互いに異なる少なくとも3つの電圧が供給される。このような電圧が供給されることにより、帯域制御回路3Aは帯域制御機能を有する。帯域制御回路3Aは、増幅器2の出力信号に帯域制限をかけてFD部に出力する。フィードバック回路30において、FDから読み出された信号は、増幅器2によって増幅され、帯域制御回路3Aによって帯域制限をかけられて、FDに帰還される。
出力選択部5は、信号読み出しライン7に接続されている。信号読み出しライン7は、少なくとも2つの画素で共有される。増幅器2によって増幅された信号は、出力選択部5を介して信号読み出しライン7に出力される。信号読み出しライン7は、図3に示される垂直信号線170に対応する。定電流源6は、図3に示される定電流源144に対応する。
図6を参照しながら、読み出し回路50Aの構造および機能を詳細に説明する。
図6は、読み出し回路50Aの回路構成を模式的に示している。フィードバック回路30は、光検出器1の信号を第1の増幅トランジスタ200を介してFDに負帰還する。
増幅器2は、第1の増幅トランジスタ200と、第1のスイッチ素子11および第2の
スイッチ素子12を含む切替回路20と、を有している。読み出し回路50A内のトランジスタはNMOSトランジスタであるとする。以下、読み出し回路50Aの電気的な接続関係を説明する。
第1の増幅トランジスタ200のゲートには、FDが接続されている。帯域制御部3は第1の帯域制御トランジスタ300を含む。出力選択部5は第1の選択トランジスタ500を含む。第1の増幅トランジスタ200のソースおよびドレインの一方は、第1の帯域制御トランジスタ300のソースおよびドレインの一方と、第1の選択トランジスタ500のソースおよびドレインの一方とに接続されている。また、第1の帯域制御トランジスタ300のソースおよびドレインの他方はFDに接続されている。第1の帯域制御トランジスタ300と、FDに寄生する容量成分とによってRCフィルタ回路が形成される。
第1の帯域制御トランジスタ300のゲートには、帯域制御信号線CON1が接続されている。帯域制御信号線CON1の電圧により第1の帯域制御トランジスタ300の状態が決定される。例えば、帯域制御信号線CON1の電圧がハイレベルのとき、第1の帯域制御トランジスタ300はオンする。その結果、FDと、第1の増幅トランジスタ200と、第1の帯域制御トランジスタ300とによって帰還経路が形成される。
帯域制御信号線CON1の電圧が低くなると、第1の帯域制御トランジスタ300の抵抗成分が大きくなる。そのため、第1の帯域制御トランジスタ300の帯域は狭くなり、帰還する信号の周波数範囲は狭くなる。帯域制御信号線CON1の電圧が、さらに低いローレベルになると、第1の帯域制御トランジスタ300はオフする。その結果、帰還経路は形成されない。
第1の選択トランジスタ500のソースおよびドレインの他方は、信号読み出しライン7に接続されている。第1の選択トランジスタ500のゲートは選択制御信号線CON7によって制御される。選択制御信号線CON7の電圧により、第1の選択トランジスタ500の状態が決定される。例えば、選択制御信号線CON7の電圧がハイレベルのとき、第1の選択トランジスタ500はオンする。その結果、第1の増幅トランジスタ200と、信号読み出しライン7とは電気的に接続される。選択制御信号線CON7の電圧がローレベルのとき、第1の選択トランジスタ500はオフする。その結果、第1の増幅トランジスタ200と、信号読み出しライン7とは電気的に分離される。
第1の増幅トランジスタ200のソースおよびドレインの他方には、切替回路20が接続される。具体的には、第1の増幅トランジスタ200のソースおよびドレインの他方は、第1のスイッチ素子11を介して、第1の電圧源VA1に接続される。また、第1の増幅トランジスタ200のソースおよびドレインの他方は、第2のスイッチ素子12を介して、第2の電圧源VA2にも接続される。制御信号V1およびV2によって切替回路20を制御することにより、第1の増幅トランジスタ200のソースおよびドレインの他方に印加する電圧を、電圧Va1または電圧Va2に切り替える。第1の電圧源VA1の電圧Va1は、例えば接地電圧GNDである。第2の電圧源VA2の電圧Va2は、例えばVDDである。切替回路20は、画素毎に設けられていてもよいし、1画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
信号読み出しライン7には、定電流源6が接続されている。第1の選択トランジスタ500がオンのとき、第1の選択トランジスタ500、第1の増幅トランジスタ200、および定電流源6によって、ソースフォロア回路が形成される。FDに蓄積された信号電荷に応じた信号は、信号読み出しライン7に出力され、外部に読み出される。なお、定電流源6は、画素毎に設けられていてもよいし、1画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
(撮像装置100の動作)
次に、図7を参照しながら、読み出し回路50Aの動作フローを説明する。
図7は、読み出し回路50Aの動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から順に、帯域制御信号線CON1の電圧、選択制御信号線CON7の電圧、第1の増幅トランジスタ200のソースおよびドレインの他方の電圧VSを示している。
(リセット期間)
時刻t1において、選択制御信号線CON7の電圧はローレベルである。従って、第1の選択トランジスタ500はオフ状態であり、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に分離されている。また、時刻t1において、帯域制御信号線CON1の電圧をハイレベルにして、第1の帯域制御トランジスタ300をオン状態にする。また、時刻t1においては、切替回路20の第1のスイッチ素子11はオン状態となっており、第1の増幅トランジスタ200のソースおよびドレインの他方には電圧Va1(例えばGND)が印加されている。これにより、FDの電圧は、リセット電圧VRSTと等しくなる。
ここで、帯域制御信号線CON1の電圧は、第1の帯域制御トランジスタ300の動作帯域が、広帯域である第1の帯域となるように設定される。これにより、高速に、FDの電圧をリセット電圧VRSTにすることができる。第1の帯域は、ハイレベルのゲート電圧に対応した、第1の帯域制御トランジスタ300の動作帯域を意味する。
本実施形態では、FDを高速にリセット電圧に設定するために、このリセット期間を設けている。ただし、駆動時間に余裕があれば、この期間を設けずに、後述するノイズ抑制期間内で、FDをリセット電圧に設定する動作をしても構わない。
(ノイズ抑制期間)
次に、時刻t2から時刻t4の期間では、帯域制御信号線CON1の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、第1の帯域制御トランジスタ300の動作帯域は、第1の帯域よりも狭い第2の帯域となる。第2の帯域は、ゲート電圧が中間の電圧であるときの、第1の帯域制御トランジスタ300の動作帯域を意味する。
第2の帯域を、第1の増幅トランジスタ200の動作帯域よりも十分に狭くすることにより、ノイズ抑制効果は大きくなる。しかしその一方で、時刻t2から時刻t4までの時間は長くなる。なお、第2の帯域が第1の増幅トランジスタ200の動作帯域よりも広くても、ノイズ抑制効果は得られる。よって、時刻t2から時刻t4までの許容できる時間に応じて、設計者は第2の帯域を任意に設計することができる。以下、第2の帯域を、第1の増幅トランジスタ200の動作帯域よりも十分に狭い帯域として説明する。
第2の帯域が、第1の増幅トランジスタ200の動作帯域よりも狭い状態においては、第1の帯域制御トランジスタ300において発生する熱ノイズは、帰還回路により抑制される。増幅器2の増幅率を−A倍とすると、熱ノイズは、1/(1+A)1/2倍に抑制さ
れる。
切替回路20は、第1の増幅トランジスタ200のソースおよびドレインの他方がGNDになるように設定されている。設計者は回路システムに最適な値となるように、増幅器2の増幅率を設計することができる。典型的には、Aは1よりも大きく、数10から数1
00程度の数値に設定され得る。
次に、時刻t4において帯域制御線CON1の電圧をローレベルにし第1の帯域制御トランジスタ300をオフにすると、このオフした時にFDに残存するkTCノイズも、帰還がない場合と比較して、1/(1+A)1/2倍に抑制される。
(露光/読み出し期間)
時刻t5において、選択制御信号線CON7の電圧をハイレベルにして第1の選択トランジスタ500をオンにする。また、第1の増幅トランジスタ200のソースおよびドレインの他方の電圧がVa2(例えばVDD)になるように、切替回路20を制御する。すなわち、第2のスイッチ素子12がオンになり、第1の増幅トランジスタ200のソースおよびドレインの他方には、電圧Va2が印加される。この状態においては、第1の増幅トランジスタ200と定電流源6とがソースフォロア回路を形成する。そして、信号読み出しライン7は、FDに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は1倍程度である。
時刻t5において、FDの電圧は、リセット電圧VRSTを基準として、時刻t4から時刻t5の期間に光検出器1において生成された信号電荷に応じた電圧分だけ変化している。FDの電圧は、1倍程度の増幅率で増幅器2により増幅されて、信号読み出しライン7に出力される。
ランダムノイズは、光検出器1において生成された信号電荷が0である時の出力の揺らぎ、すなわちkTCノイズを意味する。kTCノイズは、ノイズ抑制期間に1/(1+A)1/2倍に抑制され、さらに、露光/読み出し期間において、1倍程度の増幅率で信号読
み出しライン7に出力される。従って、本実施形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。
また、本実施形態によれば、周辺回路のばらつきをキャンセルするために、CDSを実施することも可能である。具体的には、ソースフォロア回路によりFDの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光検出器1が光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧VRSTを読み出すことができる。FDの信号電圧とリセット電圧との差分を取ることにより、CDSを実施できる。
また、本実施形態では、露光期間において、FDの信号はソースフォロア回路により読み出されるので、増幅率は1倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要な信号対雑音比S/Nまたは回路レンジに応じて増幅率を変えてもよい。
本実施形態によれば、ノイズキャンセルのための帰還を、複数の単位画素セル110Aのそれぞれの画素内で行う。これにより、読み出しライン7の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。
最後に、図8を参照しながら、帯域制御信号線CON1の他の制御方法を説明する。
図8は、読み出し回路50Aの動作の他の一例を示すタイミングチャートである。図示するように、第1の帯域制御トランジスタ300が第1の帯域制御トランジスタ300のしきい値電圧を跨いでオン状態からオフ状態に徐々に変化するように、帯域制御信号CON1を制御してもよい。本願明細書では、このようなリセット制御を「テーパリセット」と称する。
これにより、撮像装置100を構成する複数の単位画素セル110Aの間で、第1の帯域制御トランジスタ300のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線CON1に印加する電圧の変化幅は、各画素の第1の帯域制御トランジスタ300のしきい値電圧のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。
(第2の実施形態)
図9から図17を参照して、本実施形態に係る撮像装置100の構造、機能および駆動方法を説明する。本実施形態による撮像装置100は、4つのトランジスタを含む読み出し回路50Bを備えている点で、第1の実施形態と異なる。
(撮像装置100の構造)
本実施形態による撮像装置100は、第1の実施形態と同様に、2次元に配列された複数の単位画素セル110Bと、周辺回路とを備えている。単位画素セル110Bは、各種の制御線を介して周辺回路に接続されている。
図9は、本実施形態に係る撮像装置100の単位画素セル110Bの、例示的な回路構成を模式的に示す。単位画素セル110Bは、光検出器1および読み出し回路50Bを含む。読み出し回路50Bは、増幅器2、帯域制御部3’、FD、および出力選択部5を含んでいる。読み出し回路50Bは、光検出器1により生成された信号電荷を読み出す。
FDは、配線層によって光検出器1と接続されている。FDは、増幅器2の入力にさらに接続されている。増幅器2は、FDに蓄積された信号電荷に応じた信号を増幅し、帯域制御部3’および出力選択部5に出力する。
帯域制御部3’は、FDをリセットするリセット回路4Aと、帯域制御回路3Bとを含んでいる。帯域制御回路3Bには、電圧制御回路99から、互いに異なる少なくとも3つの電圧が供給される。このような電圧が供給されることにより、帯域制御回路3Bは帯域制御機能を有する。帯域制御回路3Bは、増幅器2の出力信号に帯域制限をかけて、FD部に出力する。FDに蓄積された信号電荷は、リセット回路4Aによってリセットされる。FDから読み出された信号は、増幅器2によって増幅される。増幅された信号は、帯域制御回路3Bによって帯域制限をかけられた後に、FDに帰還される。
出力選択部5は、信号読み出しライン7に接続されている。信号読み出しライン7は、少なくとも2つの画素で共有される。増幅器2によって増幅された信号は、出力選択部5を介して信号読み出しライン7に出力される。
図10は、読み出し回路50Bの、回路構成の一例を模式的に示している。フィードバック回路30’は、光検出器1からの信号を第1の増幅トランジスタ200を介してFDに負帰還する。
帯域制御部3’のリセット回路4Aは、リセットトランジスタ400を含んでいる。帯域制御回路3Bは、第2の帯域制御トランジスタ301、第1の容量素子9および第2の容量素子10を含んでいる。本明細書において、「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。電極は、半導体基板の一部分であってもよい。第1の容量素子9および第2の容量素子10は、例えばMIM(Metal Insulator Metal)容量またはMIS(Metal Insula
tor Semiconductorl)容量であってもよい。
増幅器2は、第1の増幅トランジスタ200と、第1のスイッチ素子11および第2のスイッチ素子12を含む切替回路20と、を有している。出力選択部5は、第1の選択トランジスタ500を含んでいる。以下、読み出し回路50Bの電気的な接続関係を説明する。
第1の増幅トランジスタ200のゲートは、FDに接続されている。第1の増幅トランジスタ200のソースおよびドレインの一方は、第2の帯域制御トランジスタ301のソースおよびドレインの一方と接続されている。第1の増幅トランジスタ200のソースおよびドレインの一方は、第1の選択トランジスタ500のソースおよびドレインの一方にも接続されている。また、第2の帯域制御トランジスタ301のソースおよびドレインの他方は、第1の容量素子9の一端に接続されている。また、第1の容量素子9の他端には、基準電圧VR1が印加される。これにより、第2の帯域制御トランジスタ301と第1の容量素子9とによってRCフィルタ回路が形成される。
第2の帯域制御トランジスタ301のソースおよびドレインの他方は、第2の容量素子10の一端にも接続されている。また、第2の容量素子10の他端は、FDに接続されている。本願明細書において、第2の帯域制御トランジスタ301、第1の容量素子9および第2の容量素子10の間に形成されたノードを「RD」と称する。
第2の帯域制御トランジスタ301のゲートは、帯域制御信号線CON3に接続されている。帯域制御信号線CON3の電圧により、第2の帯域制御トランジスタ301の状態が決定される。例えば、帯域制御信号線CON3の電圧がハイレベルのとき、第2の帯域制御トランジスタ301はオンする。このとき、FDと、第1の増幅トランジスタ200と、第2の帯域制御トランジスタ301と、第2の容量素子10とによって帰還経路(フィードバック回路30‘)が形成される。
帯域制御信号線CON3の電圧が低くなると、第2の帯域制御トランジスタ301の抵抗成分が大きくなる。そのため、第2の帯域制御トランジスタ301の帯域は狭くなり、帰還する信号の周波数領域は狭くなる。
帰還経路が形成されているとき、第2の帯域制御トランジスタ301が出力する信号は、第2の容量素子10およびFDの寄生容量によって形成される減衰回路で減衰されて、FDに帰還される。第2の容量素子10の容量をCc、FDの寄生容量をCfdとすると、減衰率Bは、Cc/(Cc+Cfd)で表される。
帯域制御信号線CON3の電圧がさらに低くなり、ローレベルになると、第2の帯域制御トランジスタ301はオフし、帰還経路は形成されない。
FDは、リセットトランジスタ400のソースおよびドレインの一方にさらに接続される。リセットトランジスタ400のソースおよびドレインの他方には、基準電圧VR2が印加されている。リセットトランジスタ400のゲートは、リセット制御信号線CON2に接続され、リセット制御信号線CON2の電圧により、リセットトランジスタ400の状態が決定される。例えば、リセット制御信号線CON2の電圧がハイレベルのとき、リセットトランジスタ400はオンし、FDは基準電圧VR2にリセットされる。
第1の選択トランジスタ500のソースおよびドレインの他方は、信号読み出しライン7に接続される。第1の選択トランジスタ500のゲートは、選択制御信号線CON7に接続され、選択制御信号線CON7の電圧により第1の選択トランジスタ500の状態が
決定される。例えば、選択制御信号線CON7の電圧がハイレベルのとき、第1の選択トランジスタ500はオンし、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に接続される。選択制御信号線CON7の電圧がローレベルのとき、第1の選択トランジスタ500はオフする。その結果、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に分離される。
第1の増幅トランジスタ200のソースおよびドレインの他方には、切替回路20が接続される。具体的には、第1の増幅トランジスタ200のソースおよびドレインの他方は、第1のスイッチ素子11を介して、第1の電圧源VA1に接続されている。また、第1の増幅トランジスタ200のソースおよびドレインの他方は、第2のスイッチ素子12を介して、第2の電圧源VA2にも接続されている。制御信号V1およびV2によって切替回路20を制御することにより、第1の増幅トランジスタ200のソースおよびドレインの他方に印加する電圧を、電圧Va1または電圧Va2に切り替える。第1の電圧源VA1の電圧Va1は、例えばGNDである。第2の電圧源VA2の電圧Va2は、例えばVDDである。切替回路20は、画素毎に設けられていてもよいし、1画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
信号読み出しライン7には、定電流源6が接続されている。第1の選択トランジスタ500がオンのとき、第1の選択トランジスタ500、第1の増幅トランジスタ200、および定電流源6によって、ソースフォロア回路が形成される。FDに蓄積された信号電荷に応じた信号は、信号読み出しライン7に出力され、外部に読み出される。なお、定電流源6は、画素毎に設けられていてもよいし、1画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
次に、図11を参照しながら、読み出し回路50Bの動作フローを説明する。
図11は、読み出し回路50Bの動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から順に、リセット制御信号CON2の電圧、帯域制御信号線CON3の電圧、選択制御信号線CON7の電圧、および第1の増幅トランジスタ200のソースおよびドレインの他方の電圧VSをそれぞれ示している。
(リセット期間)
時刻t11において、選択制御線CON7の電圧はローレベルである。従って、第1の選択トランジスタ500はオフ状態であり、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に分離されている。また、時刻t11において、帯域制御信号線CON3の電圧をハイレベルにして第2の帯域制御トランジスタ301をオン状態にする。また、時刻t11において、切替回路20の第1のスイッチ素子11はオン状態となっており、第1の増幅トランジスタ200のソースおよびドレインの他方には電圧Va1(例えばGND)が印加されている。さらに、時刻t11において、リセット制御信号線CON2の電圧をハイレベルにし、リセットトランジスタ400をオンにすることにより、FDはリセットされ、FDの電圧は、基準電圧VR2となる。
時刻t12において,リセット制御信号線CON2の電圧をローレベルにし、リセットトランジスタ400をオフにする。このとき、読み出し回路50Bは、増幅率が−A×B倍の帰還回路を形成している。そのため、リセットトランジスタ400をオフしたときに発生するFDにおけるkTCノイズは、1/(1+A×B)倍に抑制される。第2の帯域制御トランジスタ301の動作帯域が、広帯域である第1の帯域となるように帯域制御信号線CON3の電圧をハイレベルに設定することにより、kTCノイズを高速に抑制できる。
(ノイズ抑制期間)
時刻t13から時刻t15の期間に、帯域制御信号線CON3の電圧をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、第2の帯域制御トランジスタ301の動作帯域は第1の帯域よりも狭い第2の帯域となる。
第2の帯域を第1の増幅トランジスタ200の動作帯域よりも充分に狭くすることでノイズ抑制効果は大きくなるが、t13からt15までの時間も長くなる。なお、第1の増幅トランジスタ200の動作帯域より広くても、ノイズ抑制効果は得られる。時刻t13から時刻t15までの許容できる時間に応じて、設計者は第2の帯域を任意に設計することができる。以下、第2の帯域を、第1の増幅トランジスタ200の動作帯域よりも十分に狭い帯域として扱う。
第2の帯域が、第1の増幅トランジスタ200の動作帯域よりも狭い状態においては、第2の帯域制御トランジスタ301で発生する熱ノイズは、フィードバック回路30‘により、1/(1+A×B)1/2倍に抑制される。この状態で、時刻t15において帯域制
御線CON3の電圧をローレベルにし、第2の帯域制御トランジスタ301をオフすると、このオフした時にFD部に残存するkTCノイズは、リセットトランジスタ400に起因したkTCノイズと、第2の帯域制御トランジスタ301に起因したkTCノイズとを二乗和した値となる。
第1の容量素子9の容量をCsとすると、帰還による抑制がない状態において発生する第2の帯域制御トランジスタ301のkTCノイズは、帰還による抑制がない状態で発生するリセットトランジスタ400のkTCノイズに比べて(Cfd/Cs)1/2倍になる
。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のkTCノイズは、{1+(1+A×B)×Cfd/Cs}1/2/(1+A×B)倍に抑制される。
(露光/読み出し期間)
時刻t16において選択制御信号線CON7の電圧をハイレベルにして、第1の選択トランジスタ500をオンにし、第1の増幅トランジスタ200のソースおよびドレインの他方の電圧がVa2(例えばVDD)になるように切替回路20を制御する。この状態においては、第1の増幅トランジスタ200と定電流源6とがソースフォロア回路を形成する。信号読み出しライン7は、FDに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は1倍程度である。
時刻t16において、FDの電圧は、時刻t15からt16の期間に光検出器1において生成された電気信号に応じた分だけリセット電圧(VR2)から変化している。FDの電圧は、1倍程度の増幅率で増幅器2により増幅されて信号読み出しライン7に出力される。
ランダムノイズは光検出器1において生成された信号電荷が0である時の出力の揺らぎ、すなわち、kTCノイズを意味する。kTCノイズは、ノイズ抑制期間に{1+(1+A×B)×Cfd/Cs}1/2/(1+A×B)倍に抑制され、さらに、露光/読み出し
期間において、1倍程度の増幅率で信号読み出しライン7に出力される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
第1の容量素子9の容量Csは、第2の容量素子10の容量Ccよりも大きいことが望ましい。本実施形態においては、面積が許す限りCsを大きくすることにより、ランダムノイズを抑制することができる。典型的には、第1の容量素子9の容量を大きくすると、ランダムノイズは低減される。しかし、FDにおいて電荷信号を電圧信号に変換する際、信号レベルが小さくなってしまうので、結果としてS/Nは改善されない。しかし、本実
施形態によれば、FDとRDとが第2の容量素子10によって分離されているので、第1の容量素子9の容量を大きくしても信号レベルの低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、S/Nが改善されるという効果が得られる。
本実施形態によれば、第1の実施形態と同様に、周辺回路のばらつきをキャンセルするために、CDSを実施することも可能である。具体的には、ソースフォロア回路によりFDの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光検出器1が光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧VRSTを読み出すことができる。FDの信号電圧とリセット電圧との差分を取ることにより、CDSを実施できる。
また、本実施形態では、露光期間において、FDの信号はソースフォロア回路により読み出されるので、増幅率は1倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なS/Nまたは回路レンジに応じて増幅率を変えてもよい。
本実施形態によれば、ノイズキャンセルのための帰還を、複数の単位画素セル110Bの各画素内で行う。これにより、読み出しライン7の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。さらに、単位画素セル内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。
以下、本実施形態による読み出し回路50Bの構成および動作の変形例を説明する。
図12から図16は、読み出し回路50Bの回路構成の他の一例を模式的に示している。図12および図13に示される読み出し回路50B’は、基準電圧VR2の代わりに第1の増幅トランジスタ200のソースおよびドレインの一方の電圧(増幅器2の出力電圧)をリセットトランジスタ400に印加している点で、図10に示される読み出し回路50Bと異なっている。リセットトランジスタ400は、光検出器1の信号を第1の増幅トランジスタ200を介してFDに負帰還している。本明細書においては、そのようなトランジスタを「負帰還トランジスタ」と呼ぶ場合がある。このような構成によると、リセットトランジスタ400をオフする前後におけるFDの電圧の変化を小さくすることができ、より高速なノイズ抑制が可能となる。
さらに、図14から図16に示されるように、単位画素セル110B内に定電流源8を設けてもよい。このような構成によると、第1の増幅トランジスタ200の動作帯域を広くすることができ、その結果、第2の帯域制御トランジスタ301の帯域も広くすることができる。従って、第2の帯域制御トランジスタ301の帯域がより広い状態で、ランダムノイズをより高速に抑制できる。
最後に、図17を参照しながら、帯域制御信号線CON3の他の制御方法を説明する。
図17は、読み出し回路50Bの動作の他の一例を示すタイミングチャートである。図示するように、第1の実施形態と同様に、テーパリセットをかけてもよい。つまり、第2の帯域制御トランジスタ301がそのしきい値電圧を跨いで、オン状態からオフ状態に徐々に変化するように帯域制御信号線CON3を制御してもよい。
これにより、撮像装置100を構成する複数の単位画素セル110Bの間で第2の帯域制御トランジスタ301のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線CON3に印加する電圧の変化幅は、各画素の第2の帯域制御トランジスタ301のしきい値電圧のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間
を短縮でき、ノイズ抑制を高速に行うことができる。
(第3の実施形態)
図18から図22Bを参照して、本実施形態による撮像装置100の構造、機能および駆動方法を説明する。本実施形態による撮像装置100は、読み出し回路50Cの出力選択部5Cが、選択トランジスタとしてPMOSトランジスタを含み、切替回路40に接続されている点で、第2の実施形態による撮像装置100とは異なる。以下、第2の実施形態とは異なる点を中心に説明する。
図18は、本実施形態による撮像装置100の単位画素セル110Cの、例示的な回路構成を模式的に示す。単位画素セル110Cは、光検出器1と、読み出し回路50Cとを含む。読み出し回路50Cは、増幅器2、帯域制御部3、FD、および出力選択部5Cを含んでいる。出力選択部5Cは、信号読み出しライン7を介して切替回路40に接続されている。
出力選択部5Cは、少なくとも2つの画素で共有される信号読み出しライン7に接続されている。出力選択部5Cは、増幅器2によって増幅された信号を信号読み出しライン7に出力する機能と、増幅器2に電流を供給する機能とを有している。これらの機能は互いに切り替えることができる。
図19Aは、読み出し回路50Cの回路構成を模式的に示している。フィードバック回路30は、光検出器1の信号を第1の増幅トランジスタ200を介してFDに負帰還する。第3の選択トランジスタ502のソースおよびドレインの一方は、第1の増幅トランジスタ200のソースおよびドレインの一方と接続される。第3の選択トランジスタ502のソースおよびドレインの他方は、信号読み出しライン7に接続される。本実施形態では、第3の選択トランジスタ502は、第1の増幅トランジスタ200の極性とは反転した極性を有している。第1の増幅トランジスタ200はNMOSトランジスタであり、第3の選択トランジスタ502はPMOSトランジスタである。
第3の選択トランジスタ502のゲートは、選択制御信号線CON8に接続されている。選択制御信号線CON8の電圧により、第3の選択トランジスタ502の状態が決定される。例えば、選択制御信号線CON8の電圧がローレベルのとき、第3の選択トランジスタ502はオンし、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に接続される。選択制御信号線CON8の電圧がハイレベルのとき、第3の選択トランジスタ502はオフし、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に分離される。
選択制御信号線CON8の電圧がローレベルとハイレベルとの間、例えば中間の電圧にあるとき、第3の選択トランジスタ502は電流源として動作し、第1の増幅トランジスタ200に電流を供給する。その電流量は選択制御信号線CON8の電圧によって決定される。設計者は、所望の電流量になるように読み出し回路50Cを設計することができる。
切替回路40は、信号読み出しライン7に接続されている。切替回路40は、第3のスイッチ素子13と、第4のスイッチ素子14と、電圧源VB1およびVB2と、定電流源6とを含んでいる。信号読み出しライン7には、第3のスイッチ素子13を介して定電流源6の一方の端子が接続される。また、信号読み出しライン7には、第4のスイッチ素子14を介して電圧源VB2が接続される。定電流源6の他方の端子には電圧源VB1が接続されている。
制御信号V3およびV4により、信号読み出しライン7に、電圧源VB2を接続するか、または定電流源6(電圧源VB1)を接続するかを切替えることができる。例えば、電圧源VB1の電圧Vb1はGNDであり、電圧源VB2の電圧Vb2はVDDである。
電圧源VB2が信号読み出しライン7に接続されているとき、選択制御信号線CON8の電圧がローレベルとハイレベルとの間、例えば中間の電圧である場合、第3の選択トランジスタ502は電流源として動作する。その場合、第3の選択トランジスタ502と、第1の増幅トランジスタ200とは反転増幅回路を形成する。
定電流源6が信号読み出しライン7に接続されているとき、選択制御信号線CON8の電圧がローレベルである場合、第1の増幅トランジスタ200と、定電流源6とは、ソースフォロア回路を形成する。その場合、FDの信号は、信号読み出しライン7に出力される。
本実施形態では、読み出し回路50Cを構成するトランジスタを、第3の選択トランジスタ502を除いてNMOSトランジスタとしたが、この極性は反転しても構わない。すなわち、第3の選択トランジスタ502はNMOSトランジスタであり、その他のトランジスタがPMOSトランジスタであってもよい。また、読み出し回路50C内のトランジスタの全てが、NMOSトランジスタまたはPMOSトランジスタであってもよい。
図19Bを参照する。図19Bは、上述した図19Aに示す構成の変形例を示している。この変形例では、切替回路40は定電流源6Aおよび6Bを有している。また、出力選択部5Cは、第4の選択トランジスタ503を有している。第4の選択トランジスタ503の極性は、第1の増幅トランジスタ200などの極性と同じである。すなわち、第4の選択トランジスタ503はNMOSトランジスタである。
第4の選択トランジスタ503のゲートは、選択制御信号線CON9に接続されている。選択制御信号線CON9の電圧により、第4の選択トランジスタ503の状態が決定される。例えば、選択制御信号線CON9の電圧がハイレベルのとき、第4の選択トランジスタ503はオンし、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に接続される。選択制御信号線CON9の電圧がローレベルのとき、第4の選択トランジスタ503はオフし、第1の増幅トランジスタ200と信号読み出しライン7とは電気的に分離される。
図19Aに示される構成においては、選択制御信号線CON8の電圧をローレベルとハイレベルとの間、例えば中間の電圧にすることで、第3の選択トランジスタ502を電流源として動作させる。これに対し、本変形例では、第4のスイッチ素子14および第4の選択トランジスタ503をオンすることで、定電流源6Bから第1の増幅トランジスタ200に電流が供給される。
次に、図20を参照して、図19Aの読み出し回路50Cの動作フローを説明する。
図20は、読み出し回路50Cの動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から順に、リセット制御信号CON2の電圧、帯域制御信号線CON3の電圧、選択制御信号線CON8の電圧、および、切替回路20に接続された、第1の増幅トランジスタ200のソースおよびドレインの他方の電圧VSをそれぞれ示している。
(リセット期間)
時刻t21において、選択制御線CON8の電圧をローレベルおよびハイレベルの間、
例えば中間の電圧にする。また、信号読み出しライン7に電圧源VB2を接続するように、切替回路40を制御する。また、帯域制御信号線CON3の電圧をハイレベルにして、第2の帯域制御トランジスタ301をオンにする。また、時刻t21において、第1の増幅トランジスタ200のソースおよびドレインの他方は、第1の電圧源VA1に接続されている。第1の電圧源VA1の電圧Va1は、例えばGNDである。さらに、時刻t21において、リセット制御信号線CON2の電圧をハイレベルにし、リセットトランジスタ400をオンにすることにより、FDをリセットする。その結果、FDの電圧は、基準電圧VR2となる。
時刻t22において、リセット制御信号線CON2の電圧をローレベルにし、リセットトランジスタ400をオフする。この時、読み出し回路50Cは、増幅率:−A×Bで帰還ループを形成している。そのため、リセットトランジスタ400をオフしたときのFDのkTCノイズは、1/(1+A×B)倍に抑制される。第2の帯域制御トランジスタ301の動作帯域が、広帯域である第1の帯域となるように、帯域制御信号線CON3の電圧を設定する。これにより、ノイズを高速に抑制できる。
(ノイズ抑制期間)
時刻t23から時刻t25の期間に、帯域制御信号線CON3の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、第2の帯域制御トランジスタ301の動作帯域は、第1の帯域よりも狭い第2の帯域となる。
第2の帯域を、第1の増幅トランジスタ200の動作帯域よりも充分に狭くすることでノイズ抑制効果は大きくなるが、t23からt25までの時間も長くなる。なお、第1の増幅トランジスタ200の動作帯域より高くてもノイズ抑制効果は得られる。よって、時刻t23から時刻t25までの許容できる時間に応じて、設計者は第2の帯域を任意に設計することができる。以下、第2の帯域を、第1の増幅トランジスタ200の動作帯域よりも十分に狭い帯域として扱う。
第2の帯域が第1の増幅トランジスタ200の動作帯域よりも狭い状態においては、第2の帯域制御トランジスタ301で発生する熱ノイズは、フィードバック回路30により、1/(1+A×B)1/2倍に抑制される。この状態で、時刻t25において帯域制御線
CON3の電圧をローレベルにし、第2の帯域制御トランジスタ301をオフすると、オフした時にFD部に残存するkTCノイズは、リセットトランジスタ400に起因したkTCノイズと、第2の帯域制御トランジスタ301に起因したkTCノイズとを二乗和した値となる。
第1の容量素子9の容量をCsとすると、帰還による抑制がない状態において発生する第2の帯域制御トランジスタ301のkTCノイズは、帰還による抑制がない状態で発生するリセットトランジスタ400のkTCノイズに比べて(Cfd/Cs)1/2倍になる
。この点を考慮して、帰還がない場合と比較すると、帰還がある場合のkTCノイズは、{1+(1+A×B)×Cfd/Cs}1/2/(1+A×B)倍に抑制される。また、時
刻t25において、選択制御信号線CON8の電圧をハイレベルにし、第3の選択トランジスタ502をオフする。これにより、第1の増幅トランジスタ200と信号読み出しライン7とを電気的に分離する。
なお、第2の実施形態の図17に示す動作フローと同様に、テーパリセットをかけてもよい。つまり、時刻t23からt24において、第2の帯域制御トランジスタ301がそのしきい値電圧を跨いでオン状態からオフ状態に徐々に変化するように、帯域制御信号線CON3を制御してもよい。
これにより、撮像装置100を構成する複数の単位画素セル110Cの間で、第2の帯域制御トランジスタ301のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線CON3に印加する電圧の変化幅は、各画素の第2の帯域制御トランジスタ301のしきい値で夏のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。
(露光/読み出し期間)
時刻t26において、選択制御信号線CON8の電圧をローレベルにして、第3の選択トランジスタ502をオンにし、第1の増幅トランジスタ200のソースおよびドレインの他方の電圧がVa2(例えばVDD)になるように切替回路20を制御する。また、信号読み出しライン7に定電流源6が接続されるように切替回路40を制御する。この状態においては、第1の増幅トランジスタ200と定電流源6とがソースフォロア回路を形成する。信号読み出しライン7は、FDに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は1倍程度である。
時刻t26において、FDの電圧は、リセット電圧(VR2)を基準として、時刻t25からt26の期間に光検出器1において生成された信号電荷に応じた電圧分だけ変化している。FDの電圧は、1倍程度の増幅率で増幅器2により増幅されて、信号読み出しライン7に出力される。
kTCノイズは、ノイズ抑制期間に{1+(1+A×B)×Cfd/Cs}1/2/(1
+A×B)倍に抑制され、さらに、露光/読み出し期間において、1倍程度の増幅率で信号読み出しライン7に出力される。これにより、ランダムノイズが抑制された良好な画像データを取得することができる。
本実施形態においては、第2の実施形態と同様に、面積が許す限りCsを大きくすることにより、ランダムノイズは抑制され得る。典型的には、第1の容量素子9の容量を大きくすると、ランダムノイズは低減される。しかし、FDにおいて電荷信号を電圧信号に変換する際に信号レベルが小さくなってしまうので、結果としてS/Nは改善されない。しかし本実施形態によれば、FDとRDとが第2の容量素子10によって分離されているので、第1の容量素子9の容量を大きくしても信号の低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、S/Nが改善されるという効果が得られる。
また、本実施形態によれば、第2の実施形態と同様に、周辺回路のばらつきをキャンセルするために、CDSを実施することも可能である。具体的には、ソースフォロア回路によりFDの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光検出器1が光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧VRSTを読み出すことができる。FDの信号電圧とリセット電圧との差分を取ることにより、CDSを実施できる。
また、ノイズキャンセルのための帰還を、複数の単位画素セル110Cの各画素内で行う。これにより、読み出しライン7の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。さらに、単位画素セル110C内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。
なお、本実施形態においても、露光期間において、FDの信号はソースフォロア回路により読み出されるので、増幅率は1倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なS/Nまたは回路レンジに応じて増幅率を変えてもよい。
以下、本実施形態による読み出し回路50Cの構成および動作の変形例を説明する。
図21Aおよび図22Aは、読み出し回路50Cの他の回路構成を模式的に示している。図21Aおよび図22Aに示される読み出し回路50C’は、基準電圧VR2の代わりに、第1の増幅トランジスタ200のソースおよびドレインの一方の電圧(増幅器2の出力電圧)をリセットトランジスタ400に印加している。この点において、図21Aおよび図22Aに示 される読み出し回路50C’は、図19Aに示される読み出し回路50Cと異なっている。図21Aおよび図22Aに示す構成によると、リセットトランジスタ400をオフする前後におけるFDの電圧の変化を小さくすることができるので、より高速なノイズ抑制が可能となる。
図19Bを用いて説明した、切替回路40が定電流源6Bを含む構成は、図21Aおよび図22Aに示される構成にも適用できる。図21Bは、図21Aに示される構成の変形例を示し、図22Bは、図22Aに示される構成の変形例を示している。それぞれの変形例において、切替回路40は、定電流源6Aに加え、定電流源6Bを有している。また、出力選択部5Cは、NMOSトランジスタである第4の選択トランジスタ503を有している。図21Aおよび図22Aに示される構成は、図19Bに示される構成と同様に、第4のスイッチ素子14および第4の選択トランジスタ503をオンすることで、定電流源6Bから第1の増幅トランジスタ200に電流を供給することができる。
(第4の実施形態)
図23から図27を参照して、本実施形態による撮像装置100の構造、機能および駆動方法を説明する。本実施形態による撮像装置100は、以下の点で、第1から第3の実施形態による撮像装置100とは異なる。第1に、読み出し回路50D内の増幅器2Aが、増幅機能および帯域制御機能を有する。第2に、増幅器2Aは、自身の出力を入力に戻すことにより、自ら帯域制御を行いながら、自らの増幅機能(増幅率:−A)で負帰還をかけ、リセットノイズを1/(1+A)1/2に抑制する。
図23は、本実施形態による撮像装置100内の単位画素セル110Dの、例示的な回路構成を模式的に示す。単位画素セル110Dは、光検出器1、および読み出し回路50Dを含む。読み出し回路50Dは、増幅器2A、FD、および出力選択部5Bを含んでいる。出力選択部5Bは、信号読み出しライン7を介して定電流源6に接続され、定電流源6によって電流駆動される。増幅器2Aは、FDに蓄積された電荷に応じた信号を増幅し、かつ、FD内に発生したkTCノイズを抑制するために帯域制御を行う。
図24を参照しながら、読み出し回路50Dの構造および機能を詳細に説明する。
図24は、読み出し回路50Dの回路構成の一例を模式的に示している。増幅器2Aは、第2の増幅トランジスタ201を含み、出力選択部5Bは、第4の増幅トランジスタ203および第2の選択トランジスタ501を含んでいる。以下、読み出し回路50D内の電気的な接続関係を説明する。
第2の増幅トランジスタ201において、ゲートと、ソースおよびドレインの一方とがFDに接続されている。ソースおよびドレインの他方は、第4の制御信号線CON4に接続されている。第2の増幅トランジスタ201は、FDに蓄積された信号電荷に応じた信号電圧を増幅する。
第4の増幅トランジスタ203のゲートには、FDが接続されている。第4の増幅トランジスタ203のソースおよびドレインの一方は、電源電圧VDDまたは基準電圧に接続
されている。第4の増幅トランジスタ203のソースおよびドレインの他方は、第2の選択トランジスタ501のソースおよびドレインの一方に接続されている。第2の選択トランジスタ501のゲートは、読み出し行を選択する第7の制御信号線CON7に接続されている。第2の選択トランジスタ501のソースおよびドレインの他方は、信号読み出しライン7を介して定電流源6に接続されている。このように、第4の増幅トランジスタ203と、第2の選択トランジスタ501と、定電流源6とがソースフォロア回路を形成する。また、第2の選択トランジスタ501は、第2の増幅トランジスタ201の出力を選択的に読み出しライン7を介して外部に出力する。
第2の増幅トランジスタ201のゲートと、第2の増幅トランジスタ201のソースおよびドレインの一方とは、増幅器2Aの入力と出力とにそれぞれ相当する。このように、増幅器2Aの出力を入力に接続することによって、帰還ループが形成される。このように、フィードバック回路30は、光検出器1の信号を第4の増幅トランジスタ203を介さずにFDに負帰還する。
次に、図25を参照しながら、読み出し回路50Dの動作フローを説明する。
図25は、読み出し回路50Dの動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から順に、第4の制御信号線CON4の電圧、および第7の制御信号線CON7の電圧を示している。
(リセット期間)
時刻t28において、第7の制御信号線CON7の電圧はローレベルであり、第2の選択トランジスタ501はオフしている。すなわち、信号読み出しライン7と第4の増幅トランジスタ203とは電気的に切り離されている。この状態で、FDが所望のリセット電圧VRST近傍の電圧になるように、第4の制御信号線CON4の電圧を第1の基準電圧に設定する。このとき、第2の増幅トランジスタ201の帯域は、広帯域である第3の帯域に設定される。これにより、FD、第2の増幅トランジスタ201のゲート、および第2の増幅トランジスタ201のソースおよびドレインの一方は、高速に所望の電圧に設定される。第3の帯域は、第1の基準電圧に対応した帯域を意味する。
FDの電圧がリセット電圧VRSTに近いほど、最終的にノイズ抑制に要する時間が短くなるので、駆動時間を短縮できる。そのため、FDの電圧がリセット電圧VRST近傍の電圧になるように、第4の制御信号線CON4の電圧を設定することが望ましい。ただし、駆動時間に余裕があれば、第4の制御信号線CON4の電圧の設定値はこれに限らない。
(ノイズ抑制期間)
時刻t29からt31において、第7の制御信号線CON7はローレベルのままであり、第2の選択トランジスタ501はオフ状態である。すなわち、信号読み出しライン7と、第4の増幅トランジスタ203とは、電気的に切り離された状態のままである。この状態で、第4の制御信号線CON4の電圧を、第2の基準電圧に設定する。これにより、第2の増幅トランジスタ201はオンからオフに徐々に変更される。そのとき、第2の増幅トランジスタ201において、kTCノイズが発生する。このkTCノイズは、第2の増幅トランジスタ201のソースおよびドレインの一方が接続されたFDに寄生する容量Cfdに依存している。そこで、第2の増幅トランジスタ201による帰還ループを用いて、このノイズを抑制する。
第2の基準電圧を、第2の増幅トランジスタ201が急激にオンからオフするような電圧に設定した場合、発生するリセットノイズの帯域は〜数THzと広くなる。従って、増
幅器2Aによる帰還ループでは、増幅器2Aの帯域を超える高周波ノイズを抑制することが困難となる。そこで、時刻t29からt31において、第2の増幅トランジスタ201の帯域が第3の帯域よりも狭い第4の帯域になるように、第2の基準電圧を設定する。第4の帯域は、第2の基準電圧に対応した帯域を意味する。これにより、第2の増幅トランジスタ201の帯域を、自らの帰還ループで形成される増幅器2Aの帯域内に制限することが可能となる。さらに、第2の増幅トランジスタ201において発生するリセットノイズを、全帯域において効率よく抑制することができる。
ノイズが十分抑制された後、時刻t31において、第4の制御信号線CON4の電圧を
第2の増幅トランジスタ201が完全にオフとなる第4の基準電圧に変更する。これにより、第2の増幅トランジスタ201による帰還ループが切断され、ノイズが抑制された状態でFDの電圧が安定する。
なお、本実施形態のノイズ抑制期間においても、図8、17を用いて説明したテーパリセットを適用してもよい。図26は、テーパリセットを適用した場合の、読み出し回路50Dの動作の一例を示すタイミングチャートである。図示するように、時刻t29からt30の期間に、第4の制御信号線CON4の電圧を、第2の基準電圧から第3の基準電圧までの範囲内で、第2の増幅トランジスタ201がしきい値電圧を跨ぐように徐々に変化させてもよい。これにより、第2の増幅トランジスタ201は、オン状態からオフ状態に除々に変化する。換言すると、時刻t29からt30の期間に、第4の帯域から第5の帯域に徐々に変化するように、第4の制御信号線CON4の電圧を変化させる。第5の帯域は、第3の基準電圧に対応した帯域を意味する。第2の増幅トランジスタ201の帯域を、自らの帰還ループで形成される増幅器2Aの帯域内に制限しながら、第2の増幅トランジスタ201を除々にオンからオフに変化させる。これにより、FD内で発生するノイズを全帯域において抑制することができる。ここで、第4の帯域および第5の帯域は、第3の帯域よりも狭い。なお、第2の基準電圧および第3の基準電圧は、複数の単位画素の間の製造ばらつきを考慮して所定のマージンを含んでもよい。
(露光/読み出し期間)
FDのノイズが十分抑制され、電圧が安定した状態で、所望の期間において、FDに電荷を蓄積する。その後、時刻t32において、第2の選択トランジスタ501をオンし、第4の増幅トランジスタ203を信号読み出しライン7と電気的に接続する。これにより、第4の増幅トランジスタ203と定電流源6とはソースフォロア回路を形成する。FDに蓄積された信号電荷は、ソースフォロア回路で増幅され、信号読み出しライン7を介して、周辺回路(CDS回路、A/D回路等)に出力される。
ノイズ抑制率と、読み出し時の安定性とを考慮した場合、増幅器2Aの利得はできるだけ大きくすることが望ましい。例えば、出力選択部5B内の増幅器(ソースフォロア)の利得よりも大きく設定することが望ましい。
本実施形態によれば、他の実施形態と同様に、周辺回路のばらつきをキャンセルするために、CDSを実施することも可能である。具体的には、時刻t32において、ソースフォロア回路によりFDの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光検出器1が光検出を行う前に、ソースフォロア回路によりリセット電圧の読み出し動作を再度行う。これにより、リセット電圧VRSTを読み出すことができる。FDの信号電圧とリセット電圧との差分を取ることにより、CDSを実施できる。
また、本実施形態では、露光期間において、FDの信号はソースフォロア回路により読み出されるので、増幅率は1倍程度である。しかし、これに限定されるものではなく、設
計者は、システムに必要なS/Nまたは回路レンジに応じて増幅率を変えてもよい。
本実施形態によれば、第1から第3の実施形態と同様に、単位画素セル内でノイズキャンセルのための帰還が完結される。そのため、読み出しライン7の時定数の影響を受けることなく、ノイズキャンセルを高速に行える。さらに、増幅器2Aは増幅機能および帯域制御機能の両方を備えている。これにより、単位画素セルの小面積化、つまり、狭画素セルへの対応が可能となる。これは、本実施形態の特筆すべき特徴である。画素面積が狭い撮像素子においても、構成要素を増加させることなく、FDのノイズを効果的に抑制できる。
なお、本実施形態では、リセット期間およびノイズ抑制期間において、第2の選択トランジスタ501をオフにして、第4の増幅トランジスタ203を信号読み出しライン7から切り離した状態とした。しかしながら、本開示はこれに限定されず、例えば上述したタイミングとは別のタイミングで信号を読み出してもよい。その場合、第2の選択トランジスタ501をオン状態のまま実施しても構わない。また、駆動時間に余裕があれば、リセット期間を省略し、リセットノイズを抑制する収束時間を短縮するための駆動を行わずに、ノイズ抑制期間および露光/読み出し期間における動作のみを実施しても構わない。また、信号読み出しライン7および/または定電流源6を単位画素セル毎に設けてもよいし、複数の単位画素セルの間で共有しても構わない。
以下、本実施形態による読み出し回路50Dの構成および動作の変形例を説明する。図27は、読み出し回路50Dの回路構成の他の一例を模式的に示している。 本変形例の構成において特筆すべきは、増幅器2Aが、第3の増幅トランジスタ202に加えて、第3の容量素子19および第4の容量素子20を含んでいる点である。 第3の増幅トランジスタ202のゲートは、FDに接続されている。第3の増幅トランジスタ202のソースおよびドレインの一方は、第6の制御信号線CON6に接続されている。第3の増幅トランジスタ202のソースおよびドレインの他方は、第3の容量素子19の一端と、第4の容量素子20の一端とに接続される。第3の容量素子19の他端は第3の基準電圧VR3に接続される。第4の容量素子20の他端はFDに接続される。また、第3の増幅トランジスタ202、第3の容量素子19、および第4の容量素子20の間には、ノードRDが形成される。
本変形例の構成によれば、第3の増幅トランジスタ202のゲートと、第4の容量素子20の他端とが、増幅器2Aの入力と、出力とにそれぞれ相当する。出力を入力に接続することにより負帰還ループが形成される。増幅器2Aの増幅率を−A倍とすると、第3の増幅トランジスタ202で発生するリセットノイズを1/(1+A)1/2に抑制できる。
本変形例の第1の利点は、第3の容量素子19の容量C3を、FDの容量Cfdよりも大きく設定することにより、第3の増幅トランジスタ202で発生するkTCノイズを、(kT/C3)1/2<(kT/Cfd)1/2と小さくすることが可能な点である。第2の利点は、第4の容量素子20の容量C4を、FDの容量よりも小さく設定することにより、FDの容量Cfdと第4の容量素子20の容量C4との分圧によって、FDにおけるノイズ量をC4/(Cfd+C4)倍に減衰させることができる点である。
この変形例により得られる効果を、図24に示す構成の効果と具体的に比較する。図24に示す構成では、増幅器2AのゲインをA倍、第2の増幅トランジスタ201のゲインをA’倍とすると、第2の増幅トランジスタ201のリセットノイズは、1/(1+A)1/2=1/(1+A’)1/2に抑制される。一方、本変形例では、増幅器2AのゲインをA、第3の増幅トランジスタ202のゲインをA’とすると、第3の増幅トランジスタ202のリセットノイズは、1/(1+A)1/2=1/〔1+A’×{C4/(Cfd+C4
)}×(C3/Cfd)〕1/2に抑制される。このように、図24に示す構成と比べてリ
セットノイズを大幅に抑制できる。
ノイズの抑制に関して、典型的には、第3の容量素子19の容量C3を大きくすると、ランダムノイズは低減される。しかし、FDで信号電荷を電圧信号に変換するときに、信号レベルが小さくなってしまうので、結果としてS/Nは改善されない。しかしながら、本変形例によれば、FDとRDとは第4の容量素子20によって分離されているので、容量を大きくしても信号レベルは低下しない。よって、ランダムノイズだけが抑制されるので、S/Nが改善される。
次に、本変形例による撮像装置100の読み出し動作を、図25または図26に示す駆動方法とは異なる点に着目して説明する。
増幅器2Aには、第6の制御信号線CON6が接続されている。原則として、第6の制御信号線CON6には、図25に示す第4の制御信号線CON4と同じ信号が入力される。なお、第6の制御信号線CON6の代わりに、第3の基準電圧VR3として第5の基準電圧を設定し、第3の増幅トランジスタ202のソースおよびドレインの他方の電圧を変化させても構わない。あるいは、RDノードを直接制御しても良い。ここで、第5の基準電圧は第2の基準電圧に対応する。
また、第6の制御信号線CON6には、図26のCON4のように、第3の増幅トランジスタ202のしきい値を跨ぎ、オン状態からオフ状態に除々に変化する電圧を入力してもよい。すなわち、時刻t29からt30において、第2の基準電圧から第3の基準電圧までの範囲内でしきい値電圧を跨ぐように、第6の制御信号線CON6の電圧を徐々に変化させてもよい。または、時刻t29からt30において、第6の制御信号線CON6の代わりに、第3の基準電圧VR3として第5の基準電圧から第6の基準電圧まで変化する電圧を設定し、第3の増幅トランジスタ202のソースおよびドレインの他方の電圧を変化させても構わない。あるいは、RDノードを直接制御しても良い。ここで、第6の基準電圧は第3の基準電圧に対応する。
本変形例によれば、第3の容量素子19および第4の容量素子20の効果により、図24に示す構成と比べて、ノイズ抑圧率を大幅に向上させることができる。
なお、2つの容量を配置することにより、ノイズ抑制効果は大きくなる。ただし、配置面積も大きくなる。容量素子の有無、容量の絶対値に依存して抑制効果は変化するので、設計者は任意の構成、値を選択し、設計することが可能である。
(第5の実施形態)
図28から図34を参照して、本実施形態による撮像装置100の構造、機能および駆動方法を説明する。本実施形態による撮像装置100は、第4の実施形態による読み出し回路50Dにスイッチ部4Bを付加した点で、第4の実施形態による撮像装置100とは異なる。以下、第4の実施形態とは異なる点を中心に説明する。
図28および図29は、本実施形態による撮像装置100内の単位画素セル110Eの、例示的な回路構成を模式的に示す。単位画素セル110Eは、光検出器1および読み出し回路50Eを含む。読み出し回路50Eは、増幅器2B、FD、スイッチ部4Bおよび出力選択部5Bを含んでいる。
図30を参照しながら、読み出し回路50Eの構造および機能を詳細に説明する。
図30は、読み出し回路50Eの回路構成の一例を模式的に示している。スイッチ部4Bは、スイッチトランジスタ401を含む。スイッチトランジスタ401のゲートには、第5の制御信号線CON5が接続されている。スイッチトランジスタ401のソースおよびドレインの一方には、FDが接続されている。スイッチトランジスタ401のソースおよびドレインの他方には、第4の基準電圧VR4が接続される。第3の増幅トランジスタ202のソースおよびドレインの一方には、第6の制御信号CON6が接続されている。
次に、図31を参照しながら、読み出し回路50Eの動作フローを説明する。
図31は、読み出し回路50Eの動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から順に、第5の制御信号線CON5の電圧、第6の制御信号線CON6の電圧、および第7の制御信号線CON7の電圧をそれぞれ示している。
(リセット期間)
時刻t28において、第5の制御信号線CON5の電圧をハイレベルにして、スイッチトランジスタ401をオンにする。このとき、第4の基準電圧VR4とFDとが接続される。また、時刻t28において、第7の制御信号線CON7の電圧はローレベルであり、選択トランジスタ501はオフ状態である。すなわち、信号読み出しライン7から、第4の増幅トランジスタ203は電気的に切り離されている。この状態で、FDが所望のリセット電圧VRST(=VR4)近傍の電圧になるように、第6の制御信号CON6を第1の基準電圧に設定する。このとき、第3の増幅トランジスタ202の帯域を、広帯域である第3の帯域に設定することにより、FD、第3の増幅トランジスタ202のゲートと、3の増幅トランジスタ202のソースおよびドレインの他方は、高速に所望の電圧に設定される。
FDの電圧がリセット電圧VRSTに近いほど、最終的にノイズ抑制に要する時間が短くなるので、駆動時間を短縮できる。そのため、FDの電圧がリセット電圧VRST近傍の電圧になるように、第6の制御信号線CON6に電圧を与えることが望ましい。ただし、駆動時間に余裕があれば、電圧の設定値はその限りではない。
時刻t29において、第5の制御信号線CON5の電圧をローレベルにして、スイッチトランジスタ401をオフし、第4の基準電圧VR4とFDとが切断されるようにする。
(ノイズ抑制期間)
スイッチトランジスタ401がオフされ、第4の基準電圧VR4とFDとが切断された状態で、ノイズ抑制動作と、信号レベルまたはリセットレベルの読み出し動作とが実施される。
時刻t29からt31の期間は、第7の制御信号線CON7はローレベルのままであり、第2の選択トランジスタ501をオフされている。すなわち、信号読み出しライン7と第4の増幅トランジスタ203とは、電気的に切り離された状態のままである。この状態で、第6の制御信号線CON6の電圧を第2の基準電圧に設定する。これにより、第3の増幅トランジスタ202は、オンからオフに徐々に変更される。
時刻t29からt31の期間において、第3の増幅トランジスタ202の帯域が第3の帯域よりも狭い第4の帯域になるように、第2の基準電圧を設定する。これにより、第3の増幅トランジスタ202の帯域を、自らの帰還ループで形成される増幅器2Bの帯域内に制限することが可能となる。さらに、第3の増幅トランジスタ202において発生するリセットノイズを、全帯域において効率よく抑制することができる。
ノイズが十分抑制された後、時刻t31において、第6の制御信号線CON6の電圧を、第3の増幅トランジスタ202が完全にオフとなる第4の基準電圧に変更する。これにより、第3の増幅トランジスタ202による帰還ループは切断され、ノイズが抑制された状態でFDの電圧は安定する。
なお、本実施形態のノイズ抑制期間においても、図8、17を用いて説明したテーパリセットを適用してもよい。図32は、テーパリセットを適用した場合の、読み出し回路50Eの動作の一例を示すタイミングチャートである。図32に示すように、時刻t29からt30の期間に、第6の制御信号線CON6の電圧を、第2の基準電圧から第3の基準電圧までの範囲内で、第3の増幅トランジスタ202がしきい値電圧を跨ぐように徐々に変化させてもよい。第3の増幅トランジスタ202は、オン状態からオフ状態に除々に変化する。これにより、FD内で発生するノイズを全帯域において抑制することができる。
(露光/読み出し期間)
FDのノイズが十分抑制され、電圧が安定した状態で、所望の期間において、FDに信号電荷を蓄積させる。その後、時刻t32において、第2の選択トランジスタ501をオンし、第4の増幅トランジスタ203を信号読み出しライン7と電気的に接続する。これにより、第4の増幅トランジスタ203と定電流源6とは、ソースフォロア回路を形成する。FDに蓄積された信号電荷は、ソースフォロア回路で増幅され、信号読み出しライン7を介して、周辺回路(CDS回路、A/D回路等)に出力される。
本実施形態によると、スイッチトランジスタ401を制御することにより、FDを所望のリセット電圧VRSTに高速に設定することが容易になる。
第4の実施形態においては、増幅器2Aのゲインを−A倍として、第2の増幅トランジスタ201または第3の増幅トランジスタ202で発生するリセットノイズを、帯域制限をかけながら帰還する。これにより、リセットノイズは1/(1+A)1/2倍に抑制され
る。
これに対して、本実施形態によると、スイッチトランジスタ401がオフされた後に帰還をかけるので、スイッチトランジスタ401で発生するリセットノイズを1/(1+A)1/2に大幅に抑制できる。また、第3の増幅トランジスタ202において発生するリセ
ットノイズは、帯域制限をかけながら帰還することにより、1/(1+A)1/2まで抑制
される。さらに、第4の実施形態の変形例と同様に、第3の容量素子19の容量C3をFDの容量Cfdよりも大きく設定することにより、第3の増幅トランジスタ202で発生するkTCノイズを、(kT/C3)1/2<(kT/Cfd)1/2と小さくすることができる。また、第4の容量素子20をFDの容量Cfdよりも小さく設定することにより、FDの容量Cfdと、第4の容量素子20の容量C4との分圧によって、FDにおけるノイズ量をC4/(Cfd+C4)倍に減衰させることができる。
本実施形態により得られる効果を、第4の実施形態の図24および図27に示す構成により得られる効果と具体的に比較する。図24に示す構成によれば、増幅器2AのゲインをA倍、第2の増幅トランジスタ201のゲインをA’倍とすると、第2の増幅トランジスタ201のリセットノイズは、1/(1+A)1/2=1/(1+A’)1/2に抑制される。これに対し図27に示す構成によれば、増幅器2AのゲインをA、第3の増幅トランジスタ202のゲインをA’とすると、第3の増幅トランジスタ202のリセットノイズは、1/(1+A)1/2=1/〔1+A’×{C4/(Cfd+C4)}×(C3/Cfd
)〕1/2に抑制される。このように、図24に示す構成と比べてリセットノイズを抑制で
きる。
一方、本実施形態によれば、増幅器2BのゲインをA倍、第3の増幅トランジスタ202のゲインをA’倍とすると、スイッチトランジスタ401のリセットノイズは1/(1+A)=1/〔1+A’×{C4/(Cfd+C4)}〕に抑制される。また、第3の増幅トランジスタ202のリセットノイズは、1/(1+A)1/2=1/〔1+A’×{C
4/(Cfd+C4)}×(C3/Cfd)〕1/2に抑制される。トータルノイズは、こ
れらの二乗和平方根から得られるので、第4の実施形態と比べてリセットノイズを大幅に抑制できる。
本実施形態によれば、第3の容量素子19および第4の容量素子20の効果により、第4の実施形態と比べて、リセットノイズを大幅に抑制できる。また、スイッチ部4Bを設けることにより、リセットおよびノイズ抑制を高速に行うことが容易になる。
このように、第3の容量素子19、第4の容量素子20およびスイッチ部4Bを設けることにより、大きなノイズ抑制効果が得られる。ただし、配置面積も大きくなる。ノイズ抑制効果は、容量素子の有無、容量の絶対値に依存するので、設計者は任意の構成、容量の絶対値を選択し、設計することが可能である。
以下、本実施形態による読み出し回路50Eの変形例を説明する。
図33および図34は、読み出し回路50Eの、他の例示的な回路構成を模式的に示している。図33に示されるように、スイッチトランジスタ401のソースおよびドレインの一方がFDに接続され、スイッチトランジスタ401のソースおよびドレインの他方が第6の制御信号線CON6に接続されていてもよい。この構成により、第4の基準電圧VR4を印加することなくリセットを実行でき、図30に示す構成と同様の効果が得られる。
また、スイッチ部4Bの他の変形例として、図34に示されるように、スイッチトランジスタ401のソースおよびドレインの一方がFDに接続され、ソースおよびドレインの他方が、第3の容量素子19と、第4の容量素子20との接続点(RD)に接続されていてもよい。この構成により、第4の基準電圧VR4を印加することなくリセットを実行でき、図30に示す構成と同様の効果が得られる。本構成によれば、特に、第3の増幅トランジスタ202のゲートと、第3の増幅トランジスタ202のソースおよびドレインの他方とを同一の電圧に設定することができるので、ノイズキャンセルの時間を短縮することが可能となる。
なお、第1から第5の実施形態では、負帰還によるフィードバック回路30または30’の動作を説明したが、フィードバックはこれに限定されない。フィードバックに正帰還を追加することもできる。例えば、正帰還をかけた後で負帰還をかけてノイズを抑止してもよいし、その逆の順番でノイズを抑止してもよい。また、正帰還および負帰還を同時にかけながらノイズを抑止してもよい。このように正帰還を併用することで、ノイズ抑制のさらなる高速化・効率化が期待される。
(第6の実施形態)
図35を参照して、本実施形態によるカメラシステム600を説明する。
図35は、本実施形態によるカメラシステム600の構成例を模式的に示す。カメラシステム600は、レンズ光学系601と、撮像装置602と、システムコントローラ603と、カメラ信号処理部604とを備えている。
レンズ光学系601は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系601は、撮像装置100の撮像面に光を集光する。撮像装置602として、上述した第1から第5の実施形態による撮像装置を広く用いることができる。
システムコントローラ603は、カメラシステム600全体を制御する。システムコントローラ603は、例えばマイクロコンピュータによって実現され得る。
カメラ信号処理部604は、撮像装置100からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部604は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部604は、例えばDSP(Digital Signal Processor)などによって実現され得る。
本実施形態によるカメラシステムによれば、第1から第5の実施形態による撮像装置を利用することによって、読出時のリセットノイズ(kTCノイズ)を適切に抑制することができる。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。