JP2020184591A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2020184591A
JP2020184591A JP2019088834A JP2019088834A JP2020184591A JP 2020184591 A JP2020184591 A JP 2020184591A JP 2019088834 A JP2019088834 A JP 2019088834A JP 2019088834 A JP2019088834 A JP 2019088834A JP 2020184591 A JP2020184591 A JP 2020184591A
Authority
JP
Japan
Prior art keywords
semi
cured
external connection
semiconductor device
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019088834A
Other languages
English (en)
Other versions
JP7351102B2 (ja
Inventor
傳田 俊男
Toshio Denda
俊男 傳田
裕司 市村
Yuji Ichimura
裕司 市村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019088834A priority Critical patent/JP7351102B2/ja
Priority to CN202010216360.0A priority patent/CN111916355A/zh
Priority to US16/836,808 priority patent/US11177224B2/en
Publication of JP2020184591A publication Critical patent/JP2020184591A/ja
Application granted granted Critical
Publication of JP7351102B2 publication Critical patent/JP7351102B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4817Conductive parts for containers, e.g. caps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • H01L2224/48096Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48105Connecting bonding areas at different heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9211Parallel connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221Parallel connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12036PN diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components

Abstract

【課題】外部接続端子を端子ケースに確実に固着することができる。【解決手段】平板状であって、おもて面及び裏面を貫通する開口部41aが形成され、おもて面に窪みの端子パターンが形成された、半硬化状態の熱硬化性樹脂を含む平板状枠体40を成形する。その後、平板状枠体40の開口部41aを覆うように絶縁基板24を裏面に配置し、端子パターンに外部接続端子33〜36を配置し、加熱する。この結果、平板状枠体40から、絶縁基板24及び外部接続端子33〜36が固着された端子ケースを製造することができる。端子ケース30に含まれる外部接続端子33〜36は端子ケースに確実に固着されている。このため、外部接続端子33〜36に対してワイヤを接続する際には、外部接続端子33〜36がずれることがない。【選択図】図8

Description

本発明は、半導体装置の製造方法に関する。
半導体装置は、IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)等の半導体素子を含んで、例えば、電力変換装置として利用されている。このような半導体装置は、熱可塑性樹脂を用いてリードフレーム等の外部接続端子がインサート成形された端子ケースに、半導体チップ及び電子部品等が設置された回路基板を収納して、トランスファー成形を用いて封止部材で封止されて構成されている。
特開2014−146704号公報
しかし、上記のように成形された端子ケースでは、その材質である熱可塑性樹脂と金属により構成される外部接続端子とは化学的に結合しないため、外部接続端子は端子ケースに固着しない。そこで、熱可塑性樹脂に対して外部接続端子の表面に生成されている凹凸のアンカー効果により、外部接続端子と端子ケースとの密着性の維持が試みられる。しかし、このアンカー効果だけでは十分な密着性を得ることができない。このような状況において、外部接続端子にワイヤボンディングを行うと、超音波振動に伴って外部接続端子が揺さぶられ、ワイヤを確実に接合することができない。このようにして製造された半導体装置は、信頼性が低下してしまうおそれがある。
本発明は、このような点に鑑みてなされたものであり、外部接続端子を端子ケースに確実に固着することができる半導体装置の製造方法を提供することを目的とする。
本発明の一観点によれば、基板及び外部接続端子を用意する用意工程と、平板状であって、おもて面及び裏面を貫通する開口部が形成され、前記おもて面に窪みのパターンが形成された、半硬化状態の熱硬化性樹脂を含む第1半硬化部材を成形する平板状枠体成形工程と、前記第1半硬化部材の前記開口部を覆うように前記基板を前記裏面に配置し、前記パターンに前記外部接続端子を配置し、加熱して、前記第1半硬化部材を硬化して、前記基板及び前記外部接続端子が固着された第1平板状枠体を含むケースを製造するケース製造工程と、を有する半導体装置の製造方法が提供される。
開示の技術によれば、外部接続端子を端子ケースに確実に固着して、半導体装置の信頼性の低下を抑制することができる。
実施の形態における半導体装置の平面図である。 実施の形態における半導体装置の断面図である。 実施の形態における半導体装置の製造方法を説明するための図である。 実施の形態における半導体装置の製造に用いられる下部本体部用の平板状枠体の平面図である。 実施の形態における半導体装置の製造に用いられる下部本体部用の平板状枠体の断面図である。 実施の形態における半導体装置の製造に用いられる上部枠体部用の平板状枠体の平面図である。 実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する外部接続端子及び絶縁基板のセットを説明するための図(その1)である。 実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する外部接続端子及び絶縁基板のセットを説明するための図(その2)である。 実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する上部枠体部用の平板状枠体のセットを説明するための図(その1)である。 実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する上部枠体部用の平板状枠体のセットを説明するための図(その2)である。 実施の形態における半導体装置の製造に含まれる加熱による端子ケースの製造を説明するための図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図2の半導体装置10において、上側を向いた面を表す。同様に、「上」とは、図2の半導体装置10において、上側の方向を表す。「裏面」及び「下面」とは、図2の半導体装置10において、下側を向いた面を表す。同様に、「下」とは、図2の半導体装置10において、下側の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。
実施の形態における半導体装置について、図1及び図2を用いて説明する。図1は、実施の形態における半導体装置の平面図である。図2は、実施の形態における半導体装置の断面図である。なお、図1では、封止部材の図示を省略している。図2は、図1における一点鎖線X−Xにおける断面図である。
図1及び図2に示すように、半導体装置10は、1組の半導体ユニット20と、制御IC(Integrated Circuit)37と、1組の半導体ユニット20及び制御IC37を収納し、外部接続端子33〜35を備える1組の端子ケース30とを有している。半導体ユニット20は、第1半導体チップ21及び第2半導体チップ22を6組有している。さらに、1組の第1半導体チップ21及び第2半導体チップ22がおもて面にそれぞれ設けられた6つの回路パターン23と、これらの回路パターン23がおもて面に形成された絶縁基板24とを有している。なお、このような半導体ユニット20では、第1半導体チップ21及び第2半導体チップ22と、第1半導体チップ21及び第2半導体チップ22がおもて面に配置された回路パターン23とを1組として、絶縁基板24上に絶縁基板24の長辺と平行に、例えば、6組配列されている。制御IC37は、第1半導体チップ21及び第2半導体チップ22の2組に対して1つずつ、合計3つ有している。なお、本実施の形態では、複数存在する構成は特に断りがない場合には、そのうちの1つを挙げて説明する。
第1半導体チップ21は、例えば、IGBT、パワーMOSFET等のスイッチング素子を含んでいる。第1半導体チップ21がIGBTである場合には、裏面に主電極としてコレクタ電極を、おもて面に、ゲート電極及び主電極としてエミッタ電極をそれぞれ備えている。第1半導体チップ21がパワーMOSFETである場合には、裏面に主電極としてドレイン電極を、おもて面に、ゲート電極及び主電極としてソース電極をそれぞれ備えている。上記の第1半導体チップ21は、その裏面が回路パターン23上にはんだ(図示を省略)により接合されている。
第2半導体チップ22は、例えば、SBD(Schottky Barrier Diode)、FWD(Free Wheeling Diode)等のダイオードを含んでいる。このような第2半導体チップ22は、裏面に主電極として出力電極(カソード電極)を、おもて面に主電極として入力電極(アノード電極)をそれぞれ備えている。上記の第2半導体チップ22は、その裏面が回路パターン23上にはんだ(図示を省略)により接合されている。
回路パターン23は、導電性に優れた銅あるいは銅合金等の金属により構成されている。なお、図1及び図2の回路パターン23の形状は一例である。このような回路パターン23は、絶縁基板24の一方の面に形成された導電性の板または箔をエッチングして生成され、または、導電性の板を絶縁基板24の一方の面に貼り合わせて生成される。なお、回路パターン23の厚さは、好ましくは、0.10mm以上、1.00mm以下であり、より好ましくは、0.20mm以上、0.50mm以下である。
絶縁基板24は、熱抵抗の小さいエポキシ樹脂、液晶ポリマー等の絶縁樹脂と熱伝導率の高い窒化硼素、酸化アルミニウム、酸化珪素等との組み合わせによる有機絶縁層とすることができる。あるいは、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスで構成される無機絶縁層とすることができる。
このような半導体ユニット20の絶縁基板24の裏面に放熱板(図示を省略)を設けてもよい。放熱板は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により放熱板の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。さらに、この放熱板の裏面に冷却器(図示を省略)をはんだまたは銀ろう等を介して取り付けて放熱性を向上させることができる。この場合の冷却器は、例えば、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等により構成されている。また、冷却器として、フィン、または、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置等を適用することができる。また、放熱板は、このような冷却器と一体化されてもよい。その場合は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成される。そして、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により冷却器と一体化された放熱板の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。また、放熱板を用いた場合、回路パターン23、絶縁基板24、放熱板の組み合わせは、酸化アルミニウム、窒化アルミニウム、窒化珪素等の無機絶縁層の両面に銅箔が接合されたDCB(Direct Copper Bond)基板、AMB(Active Metal Brazed)基板を用いることができる。なお、このような構成を有する半導体ユニット20の回路パターン23の形状、配置位置及び個数、第1半導体チップ21及び第2半導体チップ22の配置位置及び個数は一例であり、図1及び図2に限らず、設計等により適宜設定される。
制御IC37は、はんだ(図示を省略)を介して、後述する外部接続端子35の3か所にそれぞれ接合されている。なお、所望の機能を実現するために、制御IC37に代わって、例えば、サーミスタ、コンデンサ、抵抗等の電子部品を適宜用いてもよい。
次に、端子ケース30について説明する。端子ケース30は、枠型状の筐体である上部枠体部31(第2平板状枠体)と、上部枠体部31が一体的に形成された下部本体部32(第1平板状枠体)と、下部本体部32に設けられた外部接続端子33〜36とを有している。下部本体部32は、平面視で矩形状を成した平板状をしており、おもて面から裏面を貫通し、底面に形成された、半導体ユニット20が取り付けられる収納開口部32aを備えている。さらに、下部本体部32は、収納開口部32aを挟む両側に、第1端子が配置される第1端子領域32bと第2端子が配置される第2端子領域32cとを備えている。
複数の外部接続端子33〜35は、端子ケース30の対向する側部から外部空間に延出している。下部本体部32の一方の長辺に複数の外部接続端子33〜35が一列に配列した状態で固着されている。各外部接続端子33の一端は、下部本体部32の一方の長辺から外部空間に突出し、他端は、第1端子領域32bに表出している。また、下部本体部32の一方の長辺に外部接続端子34,35も複数の外部接続端子33に対して一列に配列した状態で固着されている。外部接続端子34,35の一端は、下部本体部32の一方の長辺から外部空間に突出し、他端は、第1端子領域32bに表出して一方の長辺に沿って配線されている。そして、制御IC37がはんだ(図示を省略)を介して、第1端子領域32b内の外部接続端子35の3か所にそれぞれ接合されている。また、下部本体部32の一方の長辺と反対側にある他方の長辺に複数の外部接続端子36が一列に配列した状態で一体化されている。各外部接続端子36の一端は、下部本体部32の他方の長辺から外部空間に突出し、他端は、第2端子領域32cに表出している。
上部枠体部31は、板状であって、下部本体部32の外周縁に対応した環状を成している。上部枠体部31は、下部本体部32のおもて面の外周縁に一体的に形成されている。上面視で、上部枠体部31の外周は下部本体部32の外周と同じであってよい。また、上面視で、上部枠体部31の内周は下部本体部32の内周よりも大きくてよい。外部接続端子33〜35は、それぞれの一部が上部枠体部31の裏面と下部本体部32の第1端子領域32b及び第2端子領域32cに挟まれていてよい。さらに、外部接続端子33〜35は、上部枠体部31の内周側において、下部本体部32上に露出していてよい。
上部枠体部31及び下部本体部32は、いずれも同種の熱硬化性樹脂により構成されている。このような樹脂として、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂と熱硬化性樹脂に含有される充填材とを含んでいる。その具体例として、エポキシ樹脂があり、エポキシ樹脂にフィラーとして酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウム等の充填材を含んでいる。
このような端子ケース30に収納された半導体ユニット20において、第1半導体チップ21と第2半導体チップ22と外部接続端子33〜36と制御IC37との間が適宜ワイヤ(符号省略)等の配線部材により電気的に接続されている。なお、ワイヤに限らず、リボンやリードフレーム等の導電性の配線部材で接続してもよい。これにより、半導体装置10において所望の回路が構成される。そして、下部本体部32の収納開口部32a及び上部枠体部31で囲まれる領域に収納された半導体ユニット20、ワイヤ、制御IC37等が封止部材38により封止されている。封止部材38は、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂と熱硬化性樹脂に含有される充填材とを含んでいる。その具体例として、エポキシ樹脂があり、エポキシ樹脂にフィラーとして酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウム等の充填材を含んでいる。または、封止部材38として、シリコンゲルを用いてもよい。この場合には、封止部材38で封止した後、端子ケース30上にケース蓋(図示を省略)を設けて、端子ケース30を閉じる。
次に、このような半導体装置10の製造方法について図3〜図11を用いて説明する。図3は、実施の形態における半導体装置の製造方法を説明するための図である。図4は、実施の形態における半導体装置の製造に用いられる下部本体部用の平板状枠体の平面図であり、図5は、実施の形態における半導体装置の製造に用いられる下部本体部用の平板状枠体の断面図である。なお、図5は、図4の一点鎖線Y−Yにおける断面図である。また、図6は、実施の形態における半導体装置の製造に用いられる上部枠体部用の平板状枠体の平面図である。
図7及び図8は、実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する外部接続端子及び絶縁基板のセットを説明するための図である。なお、図8は、図7の一点鎖線X−Xにおける断面図である。図9及び図10は、実施の形態における半導体装置の製造に含まれる下部本体部用の平板状枠体に対する上部枠体部用の平板状枠体のセットを説明するための図である。なお、図10は、図9の一点鎖線Y−Yにおける断面図である。図11は、実施の形態における半導体装置の製造に含まれる加熱による端子ケースの製造を説明するための図である。なお、図11は、図2の端子ケース30の一点鎖線Y−Yにおける断面図である。
まず、ケース原料、第1半導体チップ21、第2半導体チップ22、制御IC37、外部接続端子33〜36が連なったリードフレーム(図示を省略)、絶縁基板24等、端子ケース30を除く半導体装置10の構成部品を用意する(ステップS1)。次いで、半硬化状態の平板状枠体を用意する(ステップS2)。平板状枠体40は、図4に示されるように、半硬化状態(Bステージ状態)の平板状であって、本体部41(第1半硬化部材)と本体部41から間隔を開けて設けられた半硬化端子支持部42,43とを備えている。本体部41は、開口部41aとおもて面に形成された端子パターン41b,41c,41d,41eとを備えている。例えば、端子パターン41eは、図5に示されるように、本体部41のおもて面に形成された窪みにより構成される。他の端子パターン41b,41c,41dも同様に、本体部41のおもて面に窪みにより構成されている。また、半硬化端子支持部42,43も、同様に、それぞれ窪みの端子支持パターン42b,42c,42d,43eがおもて面に形成されている。なお、本体部41の端子パターン41b,41c,41dと半硬化端子支持部42の端子支持パターン42b,42c,42dとは対応している。本体部41の端子パターン41eと半硬化端子支持部43の端子支持パターン43eとは対応している。さらに、図6に示されるような平板状枠体50も用意する。平板状枠体50は、半硬化状態(Bステージ状態)の平板状であって、開口部52を構成する環状の枠体部51(第2半硬化部材)を備える。
以下、このようなステップS2の半硬化状態の平板状枠体40,50の用意の詳細について説明する。まず、熱硬化性樹脂である液状樹脂(Aステージ)と当該液状樹脂と混合するフィラーとを用意する(ステップS2a)。ここで用いられる樹脂は、フェノール樹脂、エポキシ樹脂、メラミン樹脂等がある。また、フィラーには、離型剤として、シリカフィラー等が用いられる。フィラーとして、ハロゲン系、アンチモン系、水酸化金属系等の難燃剤を配合することなく、シリカフィラーを用いることで、高い難燃性を保つことができる。次いで、この液状樹脂にフィラーを90%以上混合する。フィラーが混合された液状樹脂を加熱し半硬化した半硬化原料(Bステージ)を生成する(ステップS2b)。なお、この際の加熱、加温時間は、タクトタイムにより適宜設定し、樹脂の触媒種に依存する。例えば、加熱温度は、100℃以上、200℃以下である。次いで、半硬化状態の半硬化原料を粉末化する(ステップS2c)。次いで、粉末化された半硬化原料を所定の金型にそれぞれ充填してプレスして、当該金型を分離する。これにより、図4及び図5に示される開口部41aが形成され、端子パターン41b〜41eが転写された平板状枠体40及び開口部52が形成された平板状枠体50がそれぞれ成形される(ステップS2d)。以上により、平板状枠体40,50の用意が完了する。なお、ステップS1,S2は、以下のステップS3の前に完了していればよく、ステップS1,S2の順序は逆であっても、同時であってもよい。
次いで、平板状枠体40にリードフレーム(外部接続端子33〜36)をセットし、さらに、リードフレームがセットされた本体部41のおもて面の外周縁に対して平板状枠体50をセットする(ステップS3)。具体的には、平板状枠体40に、本体部41の端子パターン41b〜41e及び半硬化端子支持部42,43の端子支持パターン42b〜42d,43eに外部接続端子33〜36がそれぞれ嵌合するように、外部接続端子33〜36が含まれるリードフレームをセットする。リードフレームから不要な部分を取り除く。また、平板状枠体40の開口部41aに裏面から回路パターン23が形成された絶縁基板24を取り付ける。これにより、図7及び図8に示されるように、平板状枠体40では、本体部41及び半硬化端子支持部42に外部接続端子33〜35がセットされ、本体部41及び半硬化端子支持部43に外部接続端子36がセットされる。なお、図8では、外部接続端子33〜36がセットされた半硬化端子支持部42,43の図示は省略している。また、本体部41の開口部41aからは回路パターン23が露出される。なお、このようにセットされた平板状枠体40では本体部41のおもて面と外部接続端子33〜36のおもて面とが同一平面を成している。また、本体部41の裏面と絶縁基板24の裏面とが同一平面を成している。このように外部接続端子33〜36及び絶縁基板24がセットされた平板状枠体40の本体部41のおもて面上に、図9に示されるように、平板状枠体50をセットする。これにより、平板状枠体50により外部接続端子33〜36の本体部41側の部分と回路パターン23が囲まれる。また、例えば、図10に示されるように、平板状枠体40の本体部41の端子パターン41eにセットされた外部接続端子36は、平板状枠体50の枠体部51に挟持される。他の外部接続端子33〜35も同様に平板状枠体40の本体部41と平板状枠体50の枠体部51とに挟持される。
次いで、ステップS3で外部接続端子33〜36及び絶縁基板24がセットされた平板状枠体40,50を加熱して端子ケース30を製造する(ステップS4)。この際の加熱温度は、120℃以上、180℃以下である。これにより、硬化を進行させ、外部接続端子33〜36及び絶縁基板24が平板状枠体40に固着する。さらに、図11に示されるように、平板状枠体50(枠体部51)が平板状枠体40(本体部41)に一体化し、外部接続端子33〜36が平板状枠体50にも固着する。したがって、これらが硬化を進行させることで、上部枠体部31及び下部本体部32を備え、外部接続端子33〜36及び絶縁基板24を含む端子ケース30が製造される。ステップS4により、平板状枠体50(枠体部51)及び平板状枠体40(本体部41)は、完全硬化していてよい。または、ステップS4より後の工程でアフターキュアを行い、平板状枠体50(枠体部51)及び平板状枠体40(本体部41)が完全硬化されてもよい。なお、本実施の形態では、上部枠体部31及び下部本体部32を含む端子ケース30を製造する場合を例に挙げて説明している。場合によっては、端子ケース30は、下部本体部32のみを含む場合であってもよい。この場合には、ステップS3において、平板状枠体40に対する平板状枠体50のセットが省略される。
このような端子ケース30は、インサート成形を行わずに製造されている。すなわち、端子ケース30は、インサート成形に利用される精密で大がかりな金型を含む装置を必要とせず、インサート成形よりも簡便に製造でき、製造コストを抑制することができる。また、端子ケース30は、粉末化した半硬化原料を押し固めて製造されているために、インサート成形の場合に発生する気泡が少ない。このため、端子ケース30は、絶縁性、耐湿信頼性が向上する。また、インサート成形では、金型内に溶融樹脂を流入させる際に溶融樹脂の合流点(ウェルド)が発生してしまう。インサート成形で成形された端子ケースに含まれるウェルドは端子ケースの脆弱箇所となってしまう。一方、端子ケース30は、インサート成形を用いずに成形されるために、ウェルドを含むことがないため、高強度で信頼性の向上を図ることができる。さらに、端子ケース30は、外部接続端子33〜36及び絶縁基板24が一括して固着される。このような方法では、インサート成形により成形される端子ケースのように絶縁基板24を接着剤を用いて接合する必要がなく、その分の製造工程を省略することができる。端子ケース30は、金属との密着性が高い熱硬化性樹脂により構成されているため、端子ケース30と外部接続端子33〜36との隙間をほぼ無くすことができる。このため、端子ケース30と外部接続端子33〜36との隙間における水分の浸入を防止することができ、端子ケース30の耐湿信頼性を向上することができる。
次いで、端子ケース30内に、第1半導体チップ21、第2半導体チップ22及び制御IC37を接合して、ワイヤによる配線を行う(ステップS5)。具体的には、端子ケース30内の回路パターン23に第1半導体チップ21及び第2半導体チップ22をはんだによりそれぞれ接合し、外部接続端子35に制御IC37をはんだにより接合する(上記をサブステップS5a(図示を省略)と呼ぶ)。回路パターン23上の第1半導体チップ21及び第2半導体チップ22間をワイヤにより電気的にそれぞれ接続する(上記をサブステップS5b(図示を省略)と呼ぶ)。そして、外部接続端子33〜36と、第1半導体チップ21、第2半導体チップ22及び回路パターン23との間を適宜ワイヤで電気的に接続する(上記をサブステップS5c(図示を省略)と呼ぶ)。特に、外部接続端子33〜36は、上記の通り、端子ケース30に確実に固着されている。このため、外部接続端子33〜36に対してワイヤを接続する際には、外部接続端子33〜36がずれることがないため、外部接続端子33〜36にワイヤを確実に接続することができる。
なお、サブステップS5a,S5bは、ステップS4の直前に行ってもよい。また、サブステップS5aは、ステップS3の後に行って、ステップS4の端子ケース30の製造のための加熱をはんだによる固着に兼ねてもよい。また、サブステップS5bは、第1半導体チップ21及び第2半導体チップ22が回路パターン23に接合された後であればどのタイミングで行ってもよい。但し、サブステップS5cは、ステップS1〜S4並びにサブステップS5a,S5bの後に行われることを要する。
次いで、端子ケース30の上部枠体部31及び下部本体部32内の第1半導体チップ21、第2半導体チップ22、回路パターン23及びワイヤ等を封止部材38で封止する(ステップS6)。以上により、図1及び図2の半導体装置10が製造される。なお、図1及び図2では、外部接続端子33〜36がセットされた平板状枠体40が含まれる半硬化端子支持部42,43に対応する構成の図示については省略している。
上記の半導体装置10の製造方法では、回路パターン23が形成された絶縁基板24及び外部接続端子33〜36を用意する。そして、平板状であって、おもて面及び裏面を貫通する開口部41aが形成され、おもて面に窪みの端子パターン41b〜41eが形成された、半硬化状態の熱硬化性樹脂を含む平板状枠体40を成形する。その後、平板状枠体40の開口部41aを覆うように絶縁基板24を裏面に配置し、端子パターン41b〜41eに外部接続端子33〜36を配置し、加熱する。この結果、平板状枠体40から、絶縁基板24及び外部接続端子33〜36が固着された端子ケース30を製造することができる。
このようにして形成された端子ケース30に含まれる外部接続端子33〜36は端子ケース30に確実に固着されている。このため、外部接続端子33〜36に対してワイヤを接続する際には、外部接続端子33〜36がずれることがないため、外部接続端子33〜36にワイヤを確実に接続することができる。また、端子ケース30は、インサート成形を行って製造されていない。すなわち、端子ケース30は、インサート成形に利用される精密で大がかりな金型を含む装置を必要とせず、インサート成形よりも簡便に製造でき、製造コストを抑制することができる。また、インサート成形では、金型内に溶融樹脂を流入させる際に溶融樹脂の合流点(ウェルド)が発生してしまう。インサート成形で成形された端子ケースに含まれるウェルドは端子ケースの脆弱箇所となってしまう。一方、端子ケース30は、インサート成形を用いずに製造されるために、ウェルドを含むことがないため、高強度で信頼性の向上を図ることができる。さらに、端子ケース30は、外部接続端子33〜36及び絶縁基板24が一括して固着される。このような方法では、インサート成形により成形される端子ケースのように絶縁基板24を接着剤を用いて接合する必要がなく、その分の製造工程を省略することができる。端子ケース30は、金属との密着性が高い熱硬化性樹脂により構成されているため、端子ケース30と外部接続端子33〜36との隙間をほぼ無くすことができる。このため、端子ケース30と外部接続端子33〜36との隙間における水分の浸入を防止することができ、端子ケース30の耐湿信頼性を向上することができる。
10 半導体装置
20 半導体ユニット
21 第1半導体チップ
22 第2半導体チップ
23 回路パターン
24 絶縁基板
30 端子ケース
31 上部枠体部
32 下部本体部
32a 収納開口部
32b 第1端子領域
32c 第2端子領域
33,34,35,36 外部接続端子
37 制御IC
38 封止部材
40,50 平板状枠体
41 本体部
41a,52 開口部
41b,41c,41d,41e 端子パターン
42,43 半硬化端子支持部
42b,42c,42d,43e 端子支持パターン
51 枠体部

Claims (10)

  1. 基板及び外部接続端子を用意する用意工程と、
    平板状であって、おもて面及び裏面を貫通する開口部が形成され、前記おもて面に窪みのパターンが形成された、半硬化状態の熱硬化性樹脂を含む第1半硬化部材を成形する平板状枠体成形工程と、
    前記第1半硬化部材の前記開口部を覆うように前記基板を前記裏面に配置し、前記パターンに前記外部接続端子を配置し、加熱して、前記第1半硬化部材を硬化して、前記基板及び前記外部接続端子が固着された第1平板状枠体を含むケースを製造するケース製造工程と、
    を有する半導体装置の製造方法。
  2. 前記平板状枠体成形工程では、液状の熱硬化性樹脂と粉末状の無機フィラーとを混合し、加熱して、粉末状の半硬化原料を形成する工程を含む、
    請求項1に記載の半導体装置の製造方法。
  3. 前記平板状枠体成形工程では、前記半硬化原料を所定の第1金型内に充填し、前記第1金型内の前記半硬化原料を押圧して前記第1半硬化部材を成形する工程を含む、
    請求項2に記載の半導体装置の製造方法。
  4. 前記ケース製造工程では、前記外部接続端子及び前記基板が配置された前記第1半硬化部材を加熱する、
    請求項3に記載の半導体装置の製造方法。
  5. 前記ケース製造工程における加熱温度は、120℃以上、180℃以下である、
    請求項4に記載の半導体装置の製造方法。
  6. 前記平板状枠体成形工程において、平板状であり、前記第1半硬化部材の外周縁に対応した環状であって、半硬化状態の熱硬化性樹脂を含む第2半硬化部材を成形し、
    前記ケース製造工程において、前記基板及び前記外部接続端子が配置された前記第1半硬化部材の前記おもて面に前記第2半硬化部材を配置して、加熱し、前記第1半硬化部材及び前記第2半硬化部材を硬化し、前記第1平板状枠体に一体化された第2平板状枠体をさらに含む前記ケースを製造する、
    請求項2乃至5のいずれかに記載の半導体装置の製造方法。
  7. 前記第2平板状枠体は、前記第1平板状枠体と同じ材料により構成されている、
    請求項6に記載の半導体装置の製造方法。
  8. 前記平板状枠体成形工程では、前記半硬化原料を所定の第2金型内に充填し、前記第2金型内の前記半硬化原料を押圧して前記第2半硬化部材を成形する工程を含む、
    請求項7に記載の半導体装置の製造方法。
  9. 前記平板状枠体成形工程は、前記第1半硬化部材と共に、平板状であって、おもて面に窪みの支持パターンが形成された、半硬化状態の熱硬化性樹脂を含む半硬化端子支持部材を形成する工程を含み、
    前記ケース製造工程において、前記第1半硬化部材に配置された前記外部接続端子の前記第1半硬化部材からはみ出した部分を前記半硬化端子支持部材の前記支持パターンに配置し、前記半硬化端子支持部材を前記第1半硬化部材と共に加熱する工程を含む、
    請求項1乃至8のいずれかに記載の半導体装置の製造方法。
  10. 前記ケース製造工程の終了後、前記ケースに囲まれる領域を封止部材で封止する封止工程をさらに有する、
    請求項1乃至9のいずれかに記載の半導体装置の製造方法。
JP2019088834A 2019-05-09 2019-05-09 半導体装置の製造方法 Active JP7351102B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019088834A JP7351102B2 (ja) 2019-05-09 2019-05-09 半導体装置の製造方法
CN202010216360.0A CN111916355A (zh) 2019-05-09 2020-03-25 半导体装置的制造方法
US16/836,808 US11177224B2 (en) 2019-05-09 2020-03-31 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019088834A JP7351102B2 (ja) 2019-05-09 2019-05-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020184591A true JP2020184591A (ja) 2020-11-12
JP7351102B2 JP7351102B2 (ja) 2023-09-27

Family

ID=73044261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019088834A Active JP7351102B2 (ja) 2019-05-09 2019-05-09 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US11177224B2 (ja)
JP (1) JP7351102B2 (ja)
CN (1) CN111916355A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024085748A1 (en) * 2022-10-20 2024-04-25 Besi Netherlands B.V. Method, mould, and housing for forming an electronic component package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099731A (ja) * 2007-10-16 2009-05-07 Fuji Electric Systems Co Ltd 部品内蔵電子モジュール
US20110049558A1 (en) * 2008-03-25 2011-03-03 Lin Charles W C Semiconductor chip assembly with post/base heat spreader, signal post and cavity
US20110201157A1 (en) * 2008-03-25 2011-08-18 Bridge Semiconductor Corporation. Method of making a semiconductor chip assembly with a post/base heat spreader and a multilevel conductive trace
JP2013171870A (ja) * 2012-02-17 2013-09-02 Fuji Electric Co Ltd 半導体モジュールとその製造方法
JP2015201611A (ja) * 2014-04-01 2015-11-12 富士電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62212422A (ja) * 1986-03-14 1987-09-18 Matsushita Electric Works Ltd エポキシ樹脂組成物
JP2002033558A (ja) 2000-07-18 2002-01-31 Matsushita Electric Ind Co Ltd 回路基板とその製造方法
JP3846699B2 (ja) 2001-10-10 2006-11-15 富士電機ホールディングス株式会社 半導体パワーモジュールおよびその製造方法
JP4111187B2 (ja) 2004-11-30 2008-07-02 松下電器産業株式会社 部品ユニットの製造方法
JP2014146704A (ja) 2013-01-29 2014-08-14 Fuji Electric Co Ltd 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099731A (ja) * 2007-10-16 2009-05-07 Fuji Electric Systems Co Ltd 部品内蔵電子モジュール
US20110049558A1 (en) * 2008-03-25 2011-03-03 Lin Charles W C Semiconductor chip assembly with post/base heat spreader, signal post and cavity
US20110201157A1 (en) * 2008-03-25 2011-08-18 Bridge Semiconductor Corporation. Method of making a semiconductor chip assembly with a post/base heat spreader and a multilevel conductive trace
JP2013171870A (ja) * 2012-02-17 2013-09-02 Fuji Electric Co Ltd 半導体モジュールとその製造方法
JP2015201611A (ja) * 2014-04-01 2015-11-12 富士電機株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20200357753A1 (en) 2020-11-12
CN111916355A (zh) 2020-11-10
JP7351102B2 (ja) 2023-09-27
US11177224B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
JP4438489B2 (ja) 半導体装置
US20160035646A1 (en) Semiconductor device, method for assembling semiconductor device, semiconductor device component, and unit module
JP5017332B2 (ja) インバータ
JP4254527B2 (ja) 半導体装置
JP2005123233A (ja) 半導体装置の冷却構造
JP4403166B2 (ja) パワーモジュールおよび電力変換装置
CN111276447A (zh) 双侧冷却功率模块及其制造方法
JP2013089893A (ja) 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
US11177224B2 (en) Method of manufacturing semiconductor device
JP7172338B2 (ja) 半導体装置及び半導体装置の製造方法
JP7135293B2 (ja) 半導体装置および半導体装置の製造方法
JP2021145036A (ja) 半導体装置の製造方法及び半導体装置
US11456285B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2020092215A (ja) 半導体装置の製造方法及び半導体装置
JP2005116963A (ja) 半導体装置
JP2011172483A (ja) インバータ
JP2021034384A (ja) 半導体装置
US11178770B2 (en) Semiconductor device and semiconductor device manufacturing method
US11637049B2 (en) Semiconductor device having semiconductor chip formed on wiring part, and method of manufacturing the same
JP4258391B2 (ja) 半導体装置
US20240021496A1 (en) Semiconductor device
US20230066154A1 (en) Semiconductor device and method of manufacturing the same
US20240071898A1 (en) Semiconductor device and semiconductor device manufacturing method
US20240071876A1 (en) Semiconductor module, power converter, and power converter manufacturing method
WO2023068096A1 (ja) 半導体モジュール及び半導体モジュールの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230828

R150 Certificate of patent or registration of utility model

Ref document number: 7351102

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150