JP2020149041A - 表示装置 - Google Patents

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Abstract

【課題】高解像度の表示装置において、トランジスタの駆動特性を改善し、残像などの問題の発生を減少させる。【解決手段】表示装置は、基板と、基板上に配置されるバッファー層と、バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、第１のアクティブパターン及び第２のアクティブパターン上に配置される第１のゲート絶縁層と、第１のゲート絶縁層上に配置され、第１のアクティブパターン及び第２のアクティブパターンとそれぞれ重なる第１のゲート電極及び第２のゲート電極と、第１のゲート電極及び第２のゲート電極上に配置される第２のゲート絶縁層と、第２のゲート絶縁層上に配置され、第１のゲート電極と重なるキャパシタ電極とを含む。第１のゲート絶縁層の誘電率は、バッファー層の誘電率よりも大きい。【選択図】図３

Description

本発明は、表示装置に関する。より詳しくは、本発明は、相対的に大きい誘電率を有する絶縁層を含む表示装置に関する。
近年、液晶表示装置、プラズマ表示装置、有機発光表示装置、電界効果表示装置、電気泳動表示装置などといった平板表示装置(flat panel display)が広く用いられている。特に、有機発光表示装置は、自発光(self-luminance)特性を有し、液晶表示装置とは異なり、別の光源を要しないので、厚さと重さを減らすことができる。また、有機発光表示装置は、低い消費電力、高い輝度、早い応答速度などの高品位特性を有するので、次世代表示装置として注目を受けている。
有機発光表示装置の解像度が増加することに伴い、各画素の面積が減少する。各画素の面積が減少する場合、各画素中にて駆動トランジスタを形成するための面積が減少し、これによって、駆動トランジスタの駆動範囲が減少することになる。
一方、有機発光表示装置では、瞬間残像(after-imaging)、永久残像(image sticking)、フリッカー(flicker)などの現象が発生する。
特開2010-278173 特開2008-166764（KR10-1340995B）
本発明の一目的は、特性が改善したトランジスタを含む表示装置を提供することである。
また、発明の他の目的は、残像が減少した表示装置を提供することである。
しかし、本発明の目的は、このような目的に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で、様々に拡張されうる。
前述した本発明の一目的を達成するため、本発明による表示装置は、基板と、前記基板上に配置されるバッファー層と、前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンとそれぞれ重なる第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含む。前記第１のゲート絶縁層の誘電率は、前記バッファー層の誘電率よりも大きい。
前記第１のゲート絶縁層は、無機絶縁層と、前記無機絶縁層の誘電率よりも大きい誘電率を有する高誘電率の絶縁層とを含む。
前記第１のゲート絶縁層は、第１の高誘電率絶縁層と、前記第１の高誘電率絶縁層上に配置され、前記第１の高誘電率絶縁層の誘電率よりも小さい誘電率を有する無機絶縁層とを含む。
前記第１の高誘電率絶縁層は、前記第１のアクティブパターンと重なる箇所が残るようにパターニングされる。
前記第１のゲート絶縁層は、前記無機絶縁層上に配置され、前記無機絶縁層の誘電率よりも大きい誘電率を有する第２の高誘電率絶縁層を更に含む。
前記第２の高誘電率絶縁層は、前記第２のアクティブパターンと重なる箇所が残るようにパターニングされる。
前記第２の高誘電率絶縁層の厚さは、前記無機絶縁層の厚さよりも小さい。
前記第１のゲート絶縁層は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、及びニオブ酸化物(Nb2O5)のうち、少なくとも１つを含む。
前記第２のゲート絶縁層の誘電率は、前記バッファー層の誘電率よりも大きい。
前記第２のゲート絶縁層は、無機絶縁層と、前記無機絶縁層の誘電率よりも大きい誘電率を有する高誘電率絶縁層とを含む。
前記表示装置は、前記基板と前記バッファー層の間に配置され、前記バッファー層の誘電率よりも大きい誘電率を有する高誘電率絶縁層を更に含む。
前記基板は、プラスチックを含む。
前記表示装置は、前記キャパシタ電極上に配置される層間絶縁層と、前記層間絶縁層上に配置され、前記第１のゲート絶縁層、前記第２のゲート絶縁層、及び前記層間絶縁層を貫通して、前記第１のアクティブパターンと接続するソース電極及びドレイン電極とを更に含む。前記第１のゲート絶縁層の前記誘電率は、前記層間絶縁層の誘電率よりも大きい。
前記表示装置は、前記ソース電極及び前記ドレイン電極上に配置される平坦化層と、前記平坦化層上に配置され、前記平坦化層を貫通して、前記ドレイン電極と接続する第１の電極と、前記第１の電極上に配置される発光層と、前記発光層上に配置される第２の電極とをさらに含む。
前述した本発明の他の目的を達成するため、本発明による表示装置は、基板と、前記基板上に配置されるバッファー層と、前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンにそれぞれ重なる第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含む。前記第２のゲート絶縁層の誘電率は、前記バッファー層の誘電率よりも大きい。
前記第２のゲート絶縁層は、無機絶縁層と、前記無機絶縁層の誘電率よりも大きい誘電率を有する高誘電率絶縁層とを含む。
前記高誘電率絶縁層は、前記無機絶縁層上に配置される。
前記高誘電率絶縁層は、前記第１のゲート電極と重なる箇所が残るようにパターニングされる。
前記第２のゲート絶縁層は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、及びニオブ酸化物(Nb2O5)のうち、少なくとも１つを含む。
前記表示装置は、前記基板と前記バッファー層の間に配置され、前記バッファー層の誘電率よりも大きい誘電率を有する高誘電率絶縁層を更に含む。
前記基板は、プラスチックを含む。
前述した本発明の他の目的を達成するため、本発明による表示装置は、基板と、前記基板上に配置される高誘電率絶縁層と、前記高誘電率絶縁層上に配置されるバッファー層と、
前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンにそれぞれ重なる第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含む。前記高誘電率絶縁層の誘電率は、前記バッファー層の誘電率よりも大きい。
前記高誘電率絶縁層の密度は、前記バッファー層の密度よりも大きい。
前記基板は、プラスチックを含む。
前記基板は、第１の有機層と、前記第１の有機層上に配置される第２の有機層と、前記第１の有機層と前記第２の有機層の間に配置される無機層とを含む複層構造を有する。
前記基板は、有機層を含む単層構造を有する。
前記高誘電率絶縁層は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、及びニオブ酸化物(Nb2O5)のうち、少なくとも１つを含む。
前記表示装置は、前記高誘電率絶縁層と前記バッファー層の間に配置されるバリアー層を更に含む。
本発明による表示装置は、トランジスタのそれぞれのアクティブパターンと、ゲート電極の間に配置され、相対的に大きい誘電率を有するゲート絶縁層を含む。これによって、駆動トランジスタの駆動範囲が増加し、スイッチングトランジスタの駆動速度が増加する。
また、本発明による表示装置は、キャパシタ電極の間に配置され、相対的に大きい誘電率を有する絶縁層を含む。これによって、表示装置の瞬間残像及びフリッカーを減少することができる。
更に、本発明による表示装置は、基板とバッファー層の間に配置され、相対的に大きい誘電率を有する高誘電率絶縁層を含む。これによって、表示装置の永久残像を減少することができる。
しかし、本発明の効果は、前述した効果に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で様々に拡張されうる。
図１は、本発明の一実施例による表示装置の画素を示す回路図である。 図２は、本発明の一実施例による表示装置を示す断面図である。 図３は、本発明の一実施例による第１のゲート絶縁層を詳しく示す断面図である。 図４は、図２のトランジスタの特性を示すグラフである。 図５は、本発明の一実施例による第２のゲート絶縁層を詳しく示す断面図である。 図６は、本発明の他の実施例による第２のゲート絶縁層を詳しく示す断面図である。 図７Ａは、従来技術の比較例による表示装置の瞬間残像を示すグラフである。 図７Ｂは、本発明の実施例による表示装置の瞬間残像を示すグラフである。 図８は、本発明の他の実施例による表示装置を示す断面図である。 図９は、本発明の一実施例による基板を詳しく示す断面図である。 図１０は、本発明の他の実施例による基板を詳しく示す断面図である。 図１１は、従来技術の比較例による表示装置、及び本発明の実施例による表示装置の永久残像を示すグラフである。 図１２は、本発明の他の実施例による表示装置の画素を示す回路図である。
以下、添付の図面を参照して、本発明の実施例による表示装置をより詳しく説明する。また、図面上の同一の構成要素に対しては、同一又は類似した図面符号を付する。
図１は、本発明の一実施例による表示装置の画素を示す回路図である。
図１に示しているように、本発明の一実施例による表示装置は、複数の画素(ＰＸ)を含む。画素(PX)はそれぞれ、駆動トランジスタ(TDR)と、スイッチングトランジスタ(TSW)と、格納キャパシタ(CST)と、有機発光素子(OLED)とを含む。
駆動トランジスタ(TDR)のゲート電極は、スイッチングトランジスタ(TSW)のドレイン電極と、格納キャパシタ(CST)の一つの電極とに、電気的に連結される。駆動トランジスタ(TDR)のソース電極は、駆動電圧(ELVDD)を受信し、駆動トランジスタ(TDR)のドレイン電極は、有機発光素子(OLED)のアノードに電気的に連結される。駆動トランジスタ(TDR)は、スイッチングトランジスタ(TSW)からデータ信号(DT)を受信し、有機発光素子(OLED)に駆動電流を供給する。
スイッチングトランジスタ(TSW)のゲート電極は、スキャン信号(SC)を受信する。スイッチングトランジスタ(TSW)のソース電極は、データ信号(DT)を受信し、スイッチングトランジスタ(TSW)のドレイン電極は、駆動トランジスタ(TDR)の前記ゲート電極に電気的に連結される。スイッチングトランジスタ(TSW)は、スキャン信号(SC)によりオンとなり、データ信号(DT)を、駆動トランジスタ(TDR)の前記ゲート電極に転送する。
格納キャパシタ(CST)の前記一つの電極は、駆動トランジスタ(TDR)の前記ゲート電極に電気的に連結され、格納キャパシタ(CST)の他の電極は、駆動電圧(ELVDD)を受信する。格納キャパシタ(CST)は、スイッチングトランジスタ(TSW)がオフになっても、駆動トランジスタ(TDR)の前記ゲート電極と前記ソース電極の間の電圧を保持することができる。
有機発光素子(OLED)の前記アノードは、駆動トランジスタ(TDR)の前記ドレイン電極に電気的に連結され、有機発光素子(OLED)のカソードは、共通電圧(ELVSS)を受信する。有機発光素子(OLED)は、駆動トランジスタ(TDR)から供給された前記駆動電流によって発光する。
図２は、本発明の一実施例による表示装置を示す断面図である。例えば、図２は、図１における画素(PX)の断面構造の一例を示している。
図２に示しているように、本発明の一実施例による表示装置は、基板１００上に配置される第１のトランジスタ(TR1)と、第２のトランジスタ(TR2)と、キャパシタ(CAP)と、有機発光素子(OLED)とを含む。第１のトランジスタ(TR1)、第２のトランジスタ(TR2)、及びキャパシタ(CAP)はそれぞれ、図１の駆動トランジスタ(TDR)、スイッチングトランジスタ(TSW)、及び格納キャパシタ(CST)に対応する。
基板１００は、透明な絶縁基板である。一実施例において、基板１００は、ポリエーテルスルホン(PES)、ポリアクリレート(PAR)、ポリエーテルイミド(PEI)、ポリエチレンナフタレート(PEN)、ポリエチレンテレフタレート(PET)、ポリフェニレンスルフィド(PPS)、ポリアリレート、ポリイミド(PI)、ポリカーボネート(PC)、セルロースアセテートプロピオネート(CAP)などといったプラスチックを含む。
基板１００上には、バッファー層１１０が配置される。バッファー層１１０は、基板１００の上部へ不純物が拡散することを防止し、基板１００全体の平坦度を向上させる。バッファー層１１０は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった無機絶縁物質を含む。
バッファー層１１０上には、第１のアクティブパターン１２１及び第２のアクティブパターン１２２が配置される。第１のアクティブパターン１２１と第２のアクティブパターン１２２は、互いに離隔している。
一実施例において、第１のアクティブパターン１２１及び第２のアクティブパターン１２２は、非晶質シリコン又は多結晶シリコンを含む。それぞれの第１のアクティブパターン１２１及び第２のアクティブパターン１２２は、両端部に、ｐ型又はｎ型不純物がドープされたソース領域及びドレイン領域を含む。前記ソース領域及び前記ドレイン領域の間には、不純物がドープされないチャンネル領域が定義される。
他の実施例において、第１のアクティブパターン１２１及び第２のアクティブパターン１２２は、酸化物半導体を含む。この場合、第１のアクティブパターン１２１及び第２のアクティブパターン１２２には、前記ソース領域及び前記ドレイン領域を省略することができる。前記酸化物半導体は、インジウム-ガリウム-亜鉛酸化物(IGZO)、亜鉛-錫酸化物(ZTO)、インジウム-錫-亜鉛酸化物(ITZO)などを含む。
第１のアクティブパターン１２１及び第２のアクティブパターン１２２上には、第１のゲート絶縁層１３０が配置される。第１のゲート絶縁層１３０は、第１のアクティブパターン１２１及び第２のアクティブパターン１２２を覆い、バッファー層１１０上に形成される。第１のゲート絶縁層１３０は、第１のアクティブパターン１２１と第１のゲート電極１４１の間、及び第２のアクティブパターン１２２と第２のゲート電極１４２の間を絶縁させる。
第１のゲート絶縁層１３０は、相対的に大きい誘電率を有する。第１のゲート絶縁層１３０の誘電率は、バッファー層１１０の誘電率よりも大きい。一実施例において、第１のゲート絶縁層１３０は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった、相対的に誘電率の大きい物質を含む。これにより、第１のゲート絶縁層１３０の誘電率は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった、相対的に誘電率の小さい物質を含むバッファー層１１０の誘電率よりも大きくなる。
一実施例において、第１のゲート絶縁層１３０は、無機絶縁層と、前記無機絶縁層の誘電率よりも大きい誘電率を有する高誘電率絶縁層とを含む。第１のゲート絶縁層１３０が前記高誘電率絶縁層のみを含む場合、前記高誘電率絶縁層を介した漏洩電流が増加することになる。これにより、第１のゲート絶縁層１３０が前記無機絶縁層を含むことによって、第１のゲート絶縁層１３０を介した漏洩電流の増加を防止することができる。第１のゲート絶縁層１３０の具体的な構成については、後述する図３を参照して説明する。
第１のゲート絶縁層１３０上には、第１のゲート電極１４１及び第２のゲート電極１４２が配置される。第１のゲート電極１４１と第２のゲート電極１４２は、互いに離隔している。第１のゲート電極１４１は、第１のアクティブパターン１２１とは重なり、第２のゲート電極１４２は、第２のアクティブパターン１２２と重なっている。第１のゲート電極１４１と第２のゲート電極１４２は、アルミニウム(Al)、銀(Ag)、タングステン(W)、銅(Cu)、ニッケル(Ni)、クロム(Cr)、モリブデン(Mo)、チタン(Ti)、白金(Pt)、タンタル(Ta)、ネオジム(Nd)、スカンジウム(Sc)などといった金属、前記金属の合金、又は前記金属の窒化物を含む。一実施例において、第１のゲート電極１４１と第２のゲート電極１４２は、互いに同一の物質を含むことができる。
第１のゲート電極１４１及び第２のゲート電極１４２上には、第２のゲート絶縁層１５０が配置される。第２のゲート絶縁層１５０は、第１のゲート電極１４１及び第２のゲート電極１４２を覆い、第１のゲート絶縁層１３０上に形成される。第２のゲート絶縁層１５０は、第１のゲート電極１４１とキャパシタ電極１６０の間を絶縁させる。
第２のゲート絶縁層１５０は、相対的に大きい誘電率を有する。第２のゲート絶縁層１５０の誘電率は、バッファー層１１０の誘電率よりも大きい。一実施例において、第２のゲート絶縁層１５０は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった相対的に誘電率の大きい物質を含む。これにより、第２のゲート絶縁層１５０の誘電率は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった相対的に誘電率の小さい物質を含むバッファー層１１０の誘電率よりも大きくなる。
一実施例において、第２のゲート絶縁層１５０は、無機絶縁層、及び前記無機絶縁層の誘電率よりも大きい誘電率を有する、高誘電率絶縁層とを含む。第２のゲート絶縁層１５０が前記高誘電率絶縁層のみを含む場合、前記高誘電率絶縁層を介した漏洩電流が増加することになる。これにより、第２のゲート絶縁層１５０が前記無機絶縁層を含むことによって、第２のゲート絶縁層１５０を介した漏洩電流の増加を防止することができる。第２のゲート絶縁層１５０の具体的な構成については、後述する図５及び図６を参照して説明する。
第２のゲート絶縁層１５０上には、キャパシタ電極１６０が配置される。キャパシタ電極１６０は、第１のゲート電極１４１と重ねる。キャパシタ電極１６０は、アルミニウム(Al)、銀(Ag)、タングステン(W)、銅(Cu)、ニッケル(Ni)、クロム(Cr)、モリブデン(Mo)、チタン(Ti)、白金(Pt)、タンタル(Ta)、ネオジム(Nd)、スカンジウム(Sc)などのような金属、前記金属の合金、又は前記金属の窒化物を含む。キャパシタ電極１６０は、第１のゲート電極１４１及び第２のゲート絶縁層１５０と共に、キャパシタ(CAP)を構成する。この場合、第１のゲート電極１４１は、キャパシタ(CAP)の一つの電極として機能することができる。
キャパシタ電極１６０上には、層間絶縁層１７０が配置される。層間絶縁層１７０は、キャパシタ電極１６０を覆い、第２のゲート絶縁層１５０上に形成される。層間絶縁層１７０は、第１のソース電極１８１及び第１のドレイン電極１８２を、第１のゲート電極１４１とキャパシタ電極１６０から絶縁させ、第２のソース電極１８３及び第２のドレイン電極１８４を、第２のゲート電極１４２から絶縁させる。層間絶縁層１７０は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった無機絶縁物質を含む。
一実施例において、第１のゲート絶縁層１３０の誘電率及び第２のゲート絶縁層１５０の誘電率は、層間絶縁層１７０の誘電率よりも大きい。第１のゲート絶縁層１３０の誘電率及び第２のゲート絶縁層１５０の誘電率は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などのように相対的に誘電率の小さい物質を含む層間絶縁層１７０の誘電率よりも大きくなる。
層間絶縁層１７０上には、第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４が配置される。第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４は、互いに離隔している。第１のソース電極１８１と第１のドレイン電極１８２は、第１のゲート絶縁層１３０、第２のゲート絶縁層１５０、及び層間絶縁層１７０を貫通して、第１のアクティブパターン１２１と接続され、第２のソース電極１８３と第２のドレイン電極１８４は、第１のゲート絶縁層１３０、第２のゲート絶縁層１５０、及び層間絶縁層１７０を貫通して、第２のアクティブパターン１２２と接続される。
第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４は、アルミニウム(Al)、銀(Ag)、タングステン(W)、銅(Cu)、ニッケル(Ni)、クロム(Cr)、モリブデン(Mo)、チタン(Ti)、白金(Pt)、タンタル(Ta)、ネオジム(Nd)、スカンジウム(Sc)などのような金属、前記金属の合金、又は前記金属の窒化物を含む。一実施例において、第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４は、互いに同一の物質を含むことができる。第１のソース電極１８１と第１のドレイン電極１８２は、第１のアクティブパターン１２１、第１のゲート絶縁層１３０、及び第１のゲート電極１４１と共に、第１のトランジスタ(TR1)を構成し、第２のソース電極１８３と第２のドレイン電極１８４は、第２のアクティブパターン１２２、第１のゲート絶縁層１３０、及び第２のゲート電極１４２と共に、第２のトランジスタ(TR2)を構成する。
第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４上には、平坦化層１９０が配置される。平坦化層１９０は、第１のソース電極１８１、第１のドレイン電極１８２、第２のソース電極１８３、及び第２のドレイン電極１８４を覆い、層間絶縁層１７０上に形成される。平坦化層１９０は、第１のトランジスタ(TR1)及び第２のトランジスタ(TR2)を保護し、第１の電極２００に平坦面を提供する。平坦化層１９０は、アクリル系樹脂、ポリイミド系樹脂、シロキサン系樹脂、ベンゾシクロブテン(BCB)などといった有機絶縁物質を含む。
平坦化層１９０上には、第１のトランジスタ(TR1)と電気的に連結される有機発光素子(OLED)が提供される。有機発光素子(OLED)は、第１の電極２００と、中間層２２０と、第２の電極２３０とを含む。
平坦化層１９０上には、第１の電極２００が配置される。第１の電極２００は、平坦化層１９０を貫通して、第１のドレイン電極１８２と接続される。第１の電極２００は、インジウム-錫酸化物(ITO)、亜鉛-錫酸化物(ZTO)、インジウム-亜鉛酸化物(IZO)、亜鉛酸化物、錫酸化物などといった透明な導電性物質、及び／又は、クロム、アルミニウム、タンタル、モリブデン、チタン、タングステン、銅、銀、ネオジムなどといった金属を含む。第１の電極２００は、有機発光素子(OLED)のアノードとして備えられる。
第１の電極２００上には、画素定義膜２１０が配置される。画素定義膜２１０は、第１の電極２００の縁を覆い、平坦化層１９０上に形成される。画素定義膜２１０は、第１の電極２００の中央部を露出する開口を有することで、画素を定義することができ、第１の電極２００の前記縁と、第１の電極２００上の第２の電極２３０との距離を増加させて、第１の電極２００の前記縁にアーク(arc)などが発生することを防止することができる。画素定義膜２１０は、アクリル系樹脂、ポリイミド系樹脂、シロキサン系樹脂、ベンゾシクロブテン(BCB)などのような有機絶縁物質又は無機絶縁物質を含む。
画素定義膜２１０上には、中間層２２０が配置される。中間層２２０は、低分子有機物又は高分子有機物を含む発光層を含む。一実施例において、中間層２２０は、前記発光層の下部又は上部に配置される正孔注入層(HIL)、正孔輸送層(HTL)、電子輸送層(ETL)、及び/又は電子注入層(EIL)を更に含む。
中間層２２０上には、第２の電極２３０が配置される。第２の電極２３０は、リチウム(Li)、カルシウム(Ca)、フッ化リチウム/カルシウム(LiF/Ca)、フッ化リチウム/アルミニウム(LiF/Al)、Al、Mg、Ag、Cr、W、Mo、Tiなどといった金属、又は前記金属の合金を含むのでありうる。これとは異なり、第２の電極２３０は、ITO、IZO、ZTO、亜鉛酸化物、錫酸化物などの透明な導電物質も含むのであってもよい。第２の電極２３０は、有機発光素子(OLED)のカソードとして備えられる。
図３は、本発明の一実施例による第１のゲート絶縁層を詳しく示す断面図である。図３は、図２における第１のゲート絶縁層１３０の断面構造を示している。
図３に示しているように、第１のゲート絶縁層１３０は、第１の高誘電率絶縁層１３１と、第１の無機絶縁層１３２と、第２の高誘電率絶縁層１３３とを含む。
第１の高誘電率絶縁層１３１は、第１のアクティブパターン１２１上に配置される。第１の高誘電率絶縁層１３１は、第１のアクティブパターン１２１及びその周囲の箇所を覆うように、バッファー層１１０上に形成される。第１の高誘電率絶縁層１３１は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった相対的に誘電率の大きい物質を含む。
一実施例において、第１の高誘電率絶縁層１３１は、第１のアクティブパターン１２１と重なる箇所が残るようにパターニングされる。換言すると、第１の高誘電率絶縁層１３１は、第２のアクティブパターン１２２とは重なっていない。例えば、原子層蒸着法(ALD)、化学気相蒸着法(CVD)などを用いて、前記誘電率の大きい物質を、第１のアクティブパターン１２１及び第２のアクティブパターン１２２が形成されたバッファー層１１０上に蒸着し、これをパターニングして、第１の高誘電率絶縁層１３１のパターンを形成する。
第１の無機絶縁層１３２は、第１の高誘電率絶縁層１３１上に配置される。第１の無機絶縁層１３２は、第２のアクティブパターン１２２及び第１の高誘電率絶縁層１３１を全て覆うように、バッファー層１１０上に全面に形成される。第１の無機絶縁層１３２は、第１のアクティブパターン１２１及び第２のアクティブパターン１２２と重なる。第１の無機絶縁層１３２は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった、相対的に誘電率の小さい物質を含む。これに伴い、第１の無機絶縁層１３２の誘電率は、第１の高誘電率絶縁層１３１の誘電率よりも小さい。
第１の無機絶縁層１３２は、第１の高誘電率絶縁層１３１よりも厚く形成される。換言すると、第１の高誘電率絶縁層１３１の厚さは、第１の無機絶縁層１３２の厚さよりも小さい。例えば、第１の高誘電率絶縁層１３１の厚さは、約５０Åであり、第１の無機絶縁層１３２の厚さは、約１２００Å〜１３００Åである。
第２の高誘電率絶縁層１３３は、第１の無機絶縁層１３２上に配置される。第２の高誘電率絶縁層１３３は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった、相対的に誘電率の大きい物質を含む。これに伴い、第２の高誘電率絶縁層１３３の誘電率は、第１の無機絶縁層１３２の誘電率よりも大きい。
一実施例において、第２の高誘電率絶縁層１３３は、第２のアクティブパターン１２２と重なる箇所が残るようにパターニングされる。換言すると、第２の高誘電率絶縁層１３３は、第１のアクティブパターン１２１とは重なっていない。例えば、原子層蒸着法(ALD)、化学気相蒸着法(CVD)などを用いて、前記誘電率の大きい物質を、第１の無機絶縁層１３２上に蒸着し、これをパターニングして、第２の高誘電率絶縁層１３３のパターンを形成する。
第２の高誘電率絶縁層１３３は、第１の無機絶縁層１３２よりも薄く形成される。換言すると、第２の高誘電率絶縁層１３３の厚さは、第１の無機絶縁層１３２の厚さよりも小さい。例えば、第２の高誘電率絶縁層１３３の厚さは、約５０Åである。
第１の高誘電率絶縁層１３１が第１のアクティブパターン１２１と重なるようにパターニングされることによって、第１のアクティブパターン１２１と第１のゲート電極１４１の間には、第１の高誘電率絶縁層１３１と第１の無機絶縁層１３２が順次積層される。この場合、第１のゲート絶縁層１３０と第１のアクティブパターン１２１との界面に、第１の高誘電率絶縁層１３１が配置されることによって、第１のトランジスタ(TR1)の駆動範囲が増加することになる。
また、第２の高誘電率絶縁層１３３が、第２のアクティブパターン１２２と重なる箇所が残るようにパターニングされるのに伴い、第２のアクティブパターン１２２と、第２のゲート電極１４２との間には、第１の無機絶縁層１３２及び第２の高誘電率絶縁層１３３が下層側からこの順に積層されている。高誘電率層が介在することにより、第２のアクティブパターン１２２と第２のゲート電極１４２との間のキャパシタンスが増加することによって、第２のトランジスタ(TR2)の駆動速度が増加することになる。
図４は、図２のトランジスタの特性を示すグラフである。曲線Ａは、従来技術による比較例に従う、第１のゲート絶縁層が厚さ約１３００Åのシリコン酸化物層で形成されたトランジスタの電圧(V)-電流(I)特性を示す。曲線Ｂは、本発明の実施例に従う、第１のゲート絶縁層１３０が、厚さ約５０Åのジルコニウム酸化物層と、厚さ約１２００Åのシリコン酸化物層で形成された第１のトランジスタ(TR1)の電圧(V)-電流(I)特性を示す。また、曲線Ｃは、本発明の実施例に従う、第１のゲート絶縁層１３０が、厚さ約５０Åのジルコニウム酸化物層と、厚さ約１３００Åのシリコン酸化物層とで形成された第１のトランジスタ(TR1)の電圧(V)-電流(I)特性を示す。一方、曲線Ｄは、本発明の実施例に従う、第１のゲート絶縁層１３０が厚さ約１２００Åのシリコン酸化物層と、厚さ約５０Åのジルコニウム酸化物層とで形成された第２のトランジスタ(TR2)の電圧(V)-電流(I)特性を示している。
図４に示しているように、本発明の実施例に従う第１のトランジスタ(TR1)の電圧(V)-電流(I)曲線の勾配が、従来技術による比較例に従うトランジスタの電圧(V)-電流(I)曲線の勾配よりも小さく、これにより、本発明の実施例に従う第１のトランジスタ(TR1)の駆動範囲が、従来技術による比較例に従うトランジスタの駆動範囲よりも大きい。一般に、駆動トランジスタは、様々な階調を表現するために、駆動範囲が大きいことが有利である。駆動トランジスタとして作動する、本発明の実施例に従う第１のトランジスタ(TR1)であると、第１のアクティブパターン１２１と、第１のゲート電極１４１との間に、第１の高誘電率絶縁層１３１及び第１の無機絶縁層１３２が形成されることによって、第１のトランジスタ(TR1)の駆動範囲が増加し、表示装置が、より精度の高い色を表現することができる。
また、本発明の実施例に従う第２のトランジスタ(TR2)の電圧(V)-電流(I)曲線の勾配が、従来技術による比較例に従うトランジスタの電圧(V)-電流(I)曲線の勾配よりも大きい。一般に、スイッチングトランジスタは、速い駆動速度のために、電圧-電流曲線の勾配が大きいことが有利である。スイッチングトランジスタとして作動する、本発明の実施例に従う第２のトランジスタ(TR2)であると、第２のアクティブパターン１２２と、第２のゲート電極１４２との間に、第１の無機絶縁層１３２及び第２の高誘電率絶縁層１３３が形成されることによって、第２のトランジスタ(TR2)の駆動速度が増加することになる。
図５は、本発明の一実施例による第２のゲート絶縁層を詳しく示す断面図である。図５は、図２における第２のゲート絶縁層１５０の断面構造の一例を示している。
図５に示しているように、第２のゲート絶縁層１５０は、第２の無機絶縁層１５１と、第３の高誘電率絶縁層１５２とを含む。
第２の無機絶縁層１５１は、第１のゲート電極１４１及び第２のゲート電極１４２の上に配置される。第２の無機絶縁層１５１は、第１のゲート電極１４１及び第２のゲート電極１４２を全て覆うように、第１のゲート絶縁層１３０上に全面に形成される。第２の無機絶縁層１５１は、第１のゲート電極１４１及び第２のゲート電極１４２と重なる。第２の無機絶縁層１５１は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった、相対的に誘電率の小さい物質を含む。
第３の高誘電率絶縁層１５２は、第２の無機絶縁層１５１上に配置される。第３の高誘電率絶縁層１５２は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった、相対的に誘電率の大きい物質を含む。これにより、第３の高誘電率絶縁層１５２の誘電率は、第２の無機絶縁層１５１の誘電率よりも大きい。
第３の高誘電率絶縁層１５２は、第２の無機絶縁層１５１よりも薄く形成される。換言すると、第３の高誘電率絶縁層１５２の厚さは、第２の無機絶縁層１５１の厚さよりも小さい。例えば、第２の無機絶縁層１５１の厚さは、約１２００Å〜１３００Åであり、第３の高誘電率絶縁層１５２の厚さは、約５０Åである。
一実施例において、第３の高誘電率絶縁層１５２は、第１のゲート電極１４１と第２のゲート電極１４２とのいずれの上にも形成される。換言すると、第３の高誘電率絶縁層１５２は、第１のゲート電極１４１及び第２のゲート電極１４２と重なる。
図６は、本発明の他の実施例による第２のゲート絶縁層を詳しく示す断面図である。図６は、図２における第２のゲート絶縁層１５０の断面構造の他の例を示している。
図６に示しているように、他の実施例において、第３の高誘電率絶縁層１５２は、第１のゲート電極１４１と重なる箇所が残るようにパターニングされる。換言すると、第３の高誘電率絶縁層１５２は、第２のゲート電極１４２とは重なっていない。例えば、原子層蒸着法(ALD)、化学気相蒸着法(CVD)などを用いて、誘電率の大きい物質を第２の無機絶縁層１５１上に蒸着し、これをパターニングして、第３の高誘電率絶縁層１５２のパターンを形成する。
第３の高誘電率絶縁層１５２が、第２の無機絶縁層１５１上の第１のゲート電極１４１と、キャパシタ電極１６０との間の箇所以外の部分に形成される場合、第３の高誘電率絶縁層１５２を介して生じる漏洩電流が増加することになる。そこで、第３の高誘電率絶縁層１５２が、第１のゲート電極１４１とキャパシタ電極１６０との間の箇所にのみ形成するようにパターニングされることで、第２のゲート絶縁層１５０を介して生じる漏洩電流の増加を防止することができる。
本発明の一実施例によると、相対的に大きい誘電率を有する第２のゲート絶縁層１５０が、キャパシタ(CAP)をなす上下の電極１４１、１６０の間に配置されることによって、キャパシタ(CAP)のキャパシタンスが増加する。そのため、画素(PX)の反応速度が増加し、これにより、表示装置の瞬間残像(after-imaging)及びフリッカー(flicker)を減少させることができる。
図７Ａ及び７Ｂは、従来技術による比較例に従う表示装置、及び本発明の実施例に従う表示装置についての瞬間残像を示すグラフである。
一般に、ブラック又はホワイトを表示する画素に、特定の階調のデータを与える時、前記画素が前記特定階調のデータに対応する輝度の光を放出することにかかる時間を測定する実験を通じて、瞬間残像を評価することができる。図７Ａは、従来技術による比較例に従う表示装置の瞬間残像測定結果を示し、図７Ｂは、本発明の実施例に従う表示装置の瞬間残像測定結果を示している。
図７Ａ及び７Ｂに示しているように、瞬間残像指数(例えば、ブラック又はホワイトと、前記特定階調のデータに対応する輝度との輝度差)が所定値(例えば、０.００４)に達するまでの時間が、比較例に従う表示装置では、約５.３秒であり、実施例に従う表示装置では、約２.０秒である。本発明の実施例に従う、キャパシタ(CAP)をなす上下の電極１４１、１６０の間に、誘電率の相対的に大きい第２のゲート絶縁層１５０が形成されることによって、キャパシタ(CAP)のキャパシタンスが増加し、これにより、表示装置の瞬間残像が減少することになる。
Figure 2020149041
表１は、従来技術による比較例に従う表示装置、及び本発明の実施例に従う表示装置についてのフリッカーの度合いを示している。具体的に、表１は、複数の階調（左端の列に表示）及び複数の周波数についての、比較例に従う表示装置、及び実施例に従う表示装置のフリッカー指数を示している。
表１に示しているように、同一の階調及び周波数において、実施例に従う表示装置のフリッカー指数が、比較例に従う表示装置のフリッカー指数よりも小さい。フリッカー指数が低いほど、フリッカーが目視されないのでありうる。本発明の実施例に従う、キャパシタ(CAP)の上下の電極１４１、１６０の間に、誘電率が相対的に大きい第２のゲート絶縁層１５０が形成されることによって、キャパシタ(CAP)のキャパシタンスが増加し、これにより、表示装置のフリッカーが減少することになる。
図８は、本発明の他の実施例による表示装置を示す断面図である。例えば、図８は、図１における画素(PX)の断面構造の他の例を示している。
図８を用いて説明する、本発明の他の実施例による表示装置は、第４の高誘電率絶縁層の追加を除くならば、図２を参照して説明した、本発明の一実施例による表示装置と実質的に同様である。したがって、図８を参照して説明する本発明の他の実施例による表示装置の構成のうち、図２を参照して説明した本発明の一実施例による表示装置の構成と実質的に同一又は類似した構成に関する説明は、省略することにする。
図８に示しているように、基板１００とバッファー層１１０との間に、第４の高誘電率絶縁層１０５が更に配置される。第４の高誘電率絶縁層１０５は、基板１００上の全面にわたって配置され、第１のアクティブパターン１２１及び第２のアクティブパターン１２２と重なる。
第４の高誘電率絶縁層１０５は、相対的に大きい誘電率を有する。第４の高誘電率絶縁層１０５の誘電率は、バッファー層１１０の誘電率よりも大きい。一実施例において、第４の高誘電率絶縁層１０５は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)などといった、相対的に誘電率の大きい物質を含む。これによって、第４の高誘電率絶縁層１０５の誘電率は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった、相対的に誘電率の小さい物質を含むバッファー層１１０の誘電率よりも大きい。
表示装置を形成する過程において、基板１００の下に、基板１００を支持するための支持基板が形成され、前記支持基板から基板１００に電荷が流入しうる。また、基板１００が有機物を含む場合、基板１００内に電荷が格納されうる。この場合、電荷を有する基板１００とアクティブパターン１２１、１２２との間に電場が形成され、このような電場によって、表示装置に永久残像(image sticking)が発生しうる。本発明の他の実施例においては、基板１００とバッファー層１１０との間に、相対的に大きい誘電率を有する第４の高誘電率絶縁層１０５が形成されるのであり、第４の高誘電率絶縁層１０５は、基板１００とアクティブパターン１２１、１２２との間の電場を減少させる。これにより、本発明の他の実施例に従う表示装置では、永久残像が減少しうる。
第４の高誘電率絶縁層１０５は、原子層蒸着法(ALD)などを用いて、基板１００上に蒸着され、これにより、第４の高誘電率絶縁層１０５は、相対的に大きい密度を有することになる。例えば、第４の高誘電率絶縁層１０５の密度は、バッファー層１１０の密度よりも大きい。第４の高誘電率絶縁層１０５が相対的に大きい密度を有することで、基板１００を介して浸入して来る不純物が、第４の高誘電率絶縁層１０５によって遮断される。特に、基板１００を介して浸入して来る、電荷を帯びる不純物が、第４の高誘電率絶縁層１０５によって遮断されることにより、基板１００とアクティブパターン１２１、１２２との間の電場が減少することとなり、表示装置の永久残像が減少することとなる。
図９は、本発明の一実施例による基板を詳しく示す断面図である。図９は、図８における基板１００の断面構造の一例を示している。
図９に示しているように、一実施例において、基板１００は、(1)第１の有機層１０１と、(2)第１の有機層１０１の上に配置される第２の有機層１０３と、(3)第１の有機層１０１と第２の有機層１０３との間に配置される無機層１０２とを含む、複層（積層）構造を有する。
第１の有機層１０１及び第２の有機層１０３は、ポリエーテルスルホン(PES)、ポリアクリレート(PAR)、ポリエーテルイミド(PEI)、ポリエチレンナフタレート(PEN)、ポリエチレンテレフタレート(PET)、ポリフェニレンスルフィド(PPS)、ポリアリレート、ポリイミド(PI)、ポリカーボネート(PC)、セルロースアセテートプロピオネート(CAP)などといったプラスチックを含む。第１の有機層１０１と第２の有機層１０３は、フレキシブルな特性を有することができる。
無機層１０２は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった無機絶縁物質及び/又は非晶質シリコンを含む。無機層１０２は、基板１００を介して不純物が浸透することを防止する。
一実施例において、第４の高誘電率絶縁層１０５とバッファー層１１０との間には、バリアー層１０８が更に配置される。バリアー層１０８は、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、シリコン酸窒化物(SiOxNy)などといった無機絶縁物質を含む。バリアー層１０８は、基板１００を介して不純物が浸透することを防止する。
図１０は、本発明の他の実施例による基板を詳しく示す断面図である。図１０は、図８における基板１００の断面構造の他の例を示している。
図１０に示しているように、他の実施例において、基板１００は、有機層を含む単層構造を有する。前記有機層は、ポリエーテルスルホン(PES)、ポリアクリレート(PAR)、ポリエーテルイミド(PEI)、ポリエチレンナフタレート(PEN)、ポリエチレンテレフタレート(PET)、ポリフェニレンスルフィド(PPS)、ポリアリレート、ポリイミド(PI)、ポリカーボネート(PC)、セルロースアセテートプロピオネート(CAP)などのといったプラスチックを含む。前記有機層は、フレキシブルな特性を有することができる。
相対的に大きい密度を有する第４の高誘電率絶縁層１０５が、基板１００とバッファー層１１０の間に形成されることによって、基板１００を介して浸入する不純物が、第４の高誘電率絶縁層１０５により遮断される。そこで、基板１００内の、不純物の浸透を遮断する無機層が省略されて、基板１００が、前記有機層を含む単層構造を有することができ、これによって、基板１００の厚さが減少される。
図１１は、従来技術の比較例による表示装置、及び本発明の実施例による表示装置の永久残像を示すグラフである。
一般に、表示装置に所定時間の間、囲碁パターンを表示した後、ブラック又はホワイト画像を表示する場合において、時間によるブラックとホワイトの間の輝度差を測定する実験により、永久残像を評価することができる。図１１は、従来技術の比較例による表示装置、及び本発明の実施例による表示装置に、約２０秒間、囲碁パターンを表示した後、ホワイト画像を表示する場合において、時間によるブラックとホワイトの間の輝度差を測定した結果を示す。
図１１に示しているように、ホワイト画像を表示した後に、実施例に従う表示装置での輝度差が、比較例に従う表示装置での輝度差よりも小さい。ブラックとホワイトとの間の輝度差が小さいほど、永久残像が減少することになる。本発明の実施例に従う表示装置では、基板１００とバッファー層１１０の間に、相対的に密度の大きい高誘電率絶縁層１０５が形成されることによって、基板１００とアクティブパターン１２１、１２２の間の電場が減少し、基板１００を介して流入される不純物を遮断することができ、これにより、表示装置の永久残像が減少することになる。
図１２は、本発明の他の実施例による表示装置の画素を示す回路図である。
図１２に示しているように、本発明の他の実施例に従う表示装置の画素(PX)はそれぞれ、駆動トランジスタ(TDR)と、スイッチングトランジスタ(TSW)と、補償トランジスタ(TCM)と、第１の初期化トランジスタ(TIN1)と、第２の初期化トランジスタ(TIN2)と、第１の発光制御トランジスタ(TEC1)と、第２の発光制御トランジスタ(TEC2)と、格納キャパシタ(CST)と、有機発光素子(OLED)とを含む。
駆動トランジスタ(TDR)のゲート電極は、第１の初期化トランジスタ(TIN1)のドレイン電極、補償トランジスタ(TCM)のドレイン電極、及び格納キャパシタ(CST)の一方の電極に電気的に連結される。駆動トランジスタ(TDR)のソース電極は、第１の発光トランジスタ(TEC１)を介して、駆動電圧(ELVDD)を受信することができ、駆動トランジスタ(TDR)のドレイン電極は、第２の発光トランジスタ(TEC2)を介して、有機発光素子(OLED)のアノードに電気的に連結される。駆動トランジスタ(TDR)は、スイッチングトランジスタ(TSW)からデータ信号(DT)を受信して、有機発光素子(OLED)に駆動電流を供給する。
スイッチングトランジスタ(TSW)のゲート電極は、スキャン信号(SC)を受信する。スイッチングトランジスタ(TSW)のソース電極は、データ信号(DT)を受信し、スイッチングトランジスタ(TSW)のドレイン電極は、駆動トランジスタ(TDR)の前記ソース電極に電気的に連結される。スイッチングトランジスタ(TSW)は、スキャン信号(SC)によりオンとなり、データ信号(DT)を、駆動トランジスタ(TDR)の前記ソース電極に転送する。
補償トランジスタ(TCM)のゲート電極は、スキャン信号(SC)を受信する。補償トランジスタ(TCM)のソース電極は、駆動トランジスタ(TDR)の前記ドレイン電極に電気的に連結され、補償トランジスタ(TCM)の前記ドレイン電極は、駆動トランジスタ(TDR)の前記ゲート電極に電気的に連結される。補償トランジスタ(TCM)は、スキャン信号(SC)によりオンとなり、駆動トランジスタ(TDR)の前記ゲート電極と前記ドレイン電極をダイオード連結させる。
第１の初期化トランジスタ(TIN1)のゲート電極は、前段のスキャン信号(PSC)を受信することができる。第１の初期化トランジスタ(TIN1)のソース電極は、初期化電圧(VINT)を受信し、第１の初期化トランジスタ(TIN1)の前記ドレイン電極は、駆動トランジスタ(TDR)の前記ゲート電極に電気的に連結される。第１の初期化トランジスタ(TIN1)は、前段のスキャン信号(PSC)によりオンとなり、初期化電圧(VINT)を、駆動トランジスタ(TDR)の前記ゲート電極に転送する。
第２の初期化トランジスタ(TIN2)のゲート電極は、前段のスキャン信号(PSC)を受信することができる。第２の初期化トランジスタ(TIN2)のソース電極は、初期化電圧(VINT)を受信し、第２の初期化トランジスタ(TIN2)のドレイン電極は、有機発光素子(OLED)の前記アノードに電気的に連結される。第２の初期化トランジスタ(TIN2)は、前段のスキャン信号(PSC)によりオンとなり、初期化電圧(VINT)を、有機発光素子(OLED)の前記アノードに転送する。
第１の発光制御トランジスタ(TEC1)のゲート電極は、発光制御信号(EMC)を受信する。第１の発光制御トランジスタ(TEC1)のソース電極は、駆動電圧(ELVDD)を受信し、第１の発光制御トランジスタ(TEC1)のドレイン電極は、駆動トランジスタ(TDR)の前記ソース電極に電気的に連結される。
第２の発光制御トランジスタ(TEC2)のゲート電極は、発光制御信号(EMC)を受信する。第２の発光制御トランジスタ(TEC2)のソース電極は、駆動トランジスタ(TDR)の前記ドレイン電極に電気的に連結され、第２の発光制御トランジスタ(TEC2)のドレイン電極は、有機発光素子(OLED)の前記アノードに電気的に連結される。第１の発光制御トランジスタ(TEC1)及び第２の発光制御トランジスタ(TEC2)は、発光制御信号(EMC)によりオンとなるのであり、この場合に、駆動電圧(ELVDD)が有機発光素子(OLED)に伝送されて、有機発光素子(OLED)に前記駆動電流が流れることになる。
格納キャパシタ(CST)の前記一つの電極は、駆動トランジスタ(TDR)の前記ゲート電極に電気的に連結され、格納キャパシタ(CST)の他の電極は、駆動電圧(ELVDD)を受信する。格納キャパシタ(CST)は、スイッチングトランジスタ(TSW)がオフとなっても、駆動トランジスタ(TDR)の前記ゲート電極と前記ソース電極の間の電圧を保持することができる。
有機発光素子(OLED)の前記アノードは、第２の発光制御トランジスタ(TEC2)を介して、駆動トランジスタ(TDR)の前記ドレイン電極に電気的に連結され、有機発光素子(OLED)のカソードは、共通電圧(ELVSS)を受信することができる。有機発光素子(OLED)は、駆動トランジスタ(TDR)から供給された前記駆動電流により発光する。
前記図２又は図８を参照して説明した本発明の実施例による表示装置の第１のトランジスタ(TR1)、第２のトランジスタ(TR2)、及びキャパシタ(CAP)はそれぞれ、図１２の駆動トランジスタ(TDR)、スイッチングトランジスタ(TSW)、及び格納キャパシタ(CST)に対応する。しかし、本発明は、これに限定されず、第１のトランジスタ(TR1)及び第２のトランジスタ(TR2)は、それぞれが、図１２の補償トランジスタ(TCM)、第１の初期化トランジスタ(TIN1)、第２の初期化トランジスタ(TIN2)、第１の発光制御トランジスタ(TEC1)、又は第２の発光制御トランジスタ(TEC2)に対応することもありうる。
好ましい実施形態によると、本件の課題は下記(i)〜(iv)のとおりである。
(i) 高解像度化に伴い、各画素中でＴＦＴ素子を微細化（配置スペースの低減）する必要がある。
(ii) ＴＦＴ素子を微細化するには、ゲート絶縁膜に、比誘電率の大きい材料を用いるのが有利である。物理的な厚みを比較的大きく取りつつ、ゲート容量を高く保つことができるからである。
(iii) しかし、比誘電率の大きい材料によるゲート絶縁膜を、全面に形成した場合、漏洩電流が大きくなってしまう。
(iv) 特に、有機発光表示装置の場合、各画素には、少なくとも、ＯＬＥＤ素子へと駆動電流を供給する駆動ＴＦＴ、及び、データ線から駆動ＴＦＴの側へとデータ入力を行なうためのスイッチング素子が配置されている。
そして、駆動ＴＦＴは、駆動電圧範囲を大きく保つ必要があり、スイッチングＴＦＴは、特性曲線の勾配を急峻に保つ必要がある。このようにして、残像などの問題の発生を抑制または防止する必要がある。
好ましい実施形態によると、上記課題を解決すべく、下記Ａ１〜Ａ７となっている。
Ａ１ 各ＴＦＴ（第１及び第２のトランジスタTR1, TR2）はトップゲート型であり、樹脂材料で形成された基板１００上のバッファー層１１０の上に、多結晶シリコンなどからなる半導体活性層パターン（アクティブパターン１２１，１２２）が配置される。
そして、これらの半導体活性層パターン（アクティブパターン１２１，１２２）を覆う箇所にて、ゲート絶縁膜（第１のゲート絶縁層１３０）は、比誘電率が低い酸化シリコンなどからなる無機絶縁膜（第１の無機絶縁層１３２）と、比誘電率が高い材料からなる無機絶縁膜（第１または第２の高誘電率絶縁層１３１，１３３）との積層膜となっている。
Ａ２ 低誘電率の無機絶縁膜（第１の無機絶縁層１３２）は、表示領域の全面にわたって延びるように配置される。
高誘電率の無機絶縁膜（第１または第２の高誘電率絶縁層１３１，１３３）は、ゲート電極（第１及び第２のゲート電極１４１，１４２）の近傍で、半導体活性層パターン（アクティブパターン１２１，１２２）とその周辺部を覆うように島状に配置される。
Ａ３ 高誘電率の無機絶縁膜（第１または第２の高誘電率絶縁層１３１，１３３）は、低誘電率の無機絶縁膜（第１の無機絶縁層１３２）よりも、かなり薄く形成される。
例えば、低誘電率の無機絶縁膜の厚みが１００〜１５０ｎｍであって、高誘電率の無機絶縁膜の厚みは、低誘電率の無機絶縁膜の厚みの１／１０〜１／３０、または、３〜８ｎｍである。
Ａ４ 駆動ＴＦＴ（第１のトランジスタTR1）では、高誘電率の無機絶縁膜が、半導体活性層パターンに接するように下層に配置される。
そして、スイッチングＴＦＴ（第２のトランジスタTR2）では、高誘電率の無機絶縁膜が、ゲート電極に接するように上層に配置される。
Ａ５ 各ＴＦＴを覆うように、「第２のゲート絶縁膜１５０」が表示領域の全面にわたって配置される。
そして、駆動ＴＦＴ（第１のトランジスタTR1）では、ゲート電極（第１のゲート電極１４１）と重なり合うように、島状のキャパシタ電極１６０が、「第２のゲート絶縁膜１５０」の上に配置される。
Ａ６ 「第２のゲート絶縁膜１５０」についても、上記Ａ２〜Ａ３と同様とすることができる。但し、「第３の高誘電率絶縁層１５２」のパターンは、ゲート電極（第１のゲート電極１４１）と、キャパシタ電極１６０とが重なり合う箇所の全体及びその周辺部にわたって配置される。
Ａ７ 高誘電率の無機絶縁膜（第１〜第３の高誘電率絶縁層１３１，１３３，１５２）は、ジルコニウム酸化物(ZrO2)、ハフニウム酸化物(HfO2)、タンタル酸化物(Ta2O5)、ニオブ酸化物(Nb2O5)よりなる群から選ばれる少なくともいずれかにより形成することができる。
これにより、高誘電率の無機絶縁膜について、比誘電率を１０〜４０、１０〜２０、例えば１３〜１８とすることができる。一方、低誘電率の無機絶縁膜（第１及び第２の無機絶縁層１３２，１５２）について、比誘電率を８以下、５以下、または４以下とすることができる。
本発明の例示的な実施例による表示装置は、コンピュータ、ノート型パソコン、携帯電話、スマートフォン、スマートパッド、ＰＭＰ、ＰＤＡ、ＭＰ３プレイヤーなどに含まれる表示装置に適用可能である。
以上、本発明の実施例による表示装置について図面を参照して説明したが、前記実施例は、例示に過ぎず、以下の請求範囲に記載された本発明の技術的思想を逸脱しない範囲で、当該技術分野における通常の知識を有する者によって、修正及び変更が可能であろう。
１００: 基板
１０５: 高誘電率絶縁層
１１０: バッファー層
１２１: 第１のアクティブパターン
１２２: 第２のアクティブパターン
１３０: 第１のゲート絶縁層
１４１: 第１のゲート電極
１４２: 第２のゲート電極
１５０: 第２のゲート絶縁層
１６０: キャパシタ電極

Claims (10)

  1. 基板と、
    前記基板上に配置されるバッファー層と、
    前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、
    前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンとそれぞれ重なる第１のゲート電極及び第２のゲート電極と、
    前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含み、
    前記第１のゲート絶縁層の誘電率は、前記バッファー層の誘電率よりも大きいことを特徴とする表示装置。
  2. 前記第１のゲート絶縁層は、第１の高誘電率絶縁層と、前記第１の高誘電率絶縁層上に配置され、前記第１の高誘電率絶縁層の誘電率よりも小さい誘電率を有する無機絶縁層とを含むことを特徴とする請求項１に記載の表示装置。
  3. 前記第１の高誘電率絶縁層は、前記第１のアクティブパターンと重なるようにパターニングされることを特徴とする請求項２に記載の表示装置。
  4. 前記第１のゲート絶縁層は、前記無機絶縁層上に配置され、前記無機絶縁層の誘電率よりも大きい誘電率を有する第２の高誘電率絶縁層を更に含むことを特徴とする請求項２に記載の表示装置。
  5. 前記第２の高誘電率絶縁層は、前記第２のアクティブパターンと重なるようにパターニングされることを特徴とする請求項４に記載の表示装置。
  6. 基板と、
    前記基板上に配置されるバッファー層と、
    前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、
    前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンとそれぞれ重なる第１のゲート電極及び第２のゲート電極と、
    前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含み、
    前記第２のゲート絶縁層の誘電率は、前記バッファー層の誘電率よりも大きいことを特徴とする表示装置。
  7. 前記第２のゲート絶縁層は、無機絶縁層と、前記無機絶縁層の誘電率よりも大きい誘電率を有する高誘電率絶縁層とを含むことを特徴とする請求項６に記載の表示装置。
  8. 前記高誘電率絶縁層は、前記第１のゲート電極と重なるようにパターニングされることを特徴とする請求項７に記載の表示装置。
  9. 基板と、
    前記基板上に配置される高誘電率絶縁層と、
    前記高誘電率絶縁層上に配置されるバッファー層と、
    前記バッファー層上に配置され、互いに離隔している第１のアクティブパターン及び第２のアクティブパターンと、
    前記第１のアクティブパターン及び前記第２のアクティブパターンの上に配置される第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に配置され、前記第１のアクティブパターン及び前記第２のアクティブパターンとそれぞれ重なる第１のゲート電極及び第２のゲート電極と、
    前記第１のゲート電極及び前記第２のゲート電極の上に配置される第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に配置され、前記第１のゲート電極と重なるキャパシタ電極とを含み、
    前記高誘電率絶縁層の誘電率は、前記バッファー層の誘電率よりも大きいことを特徴とする表示装置。
  10. 前記高誘電率絶縁層の密度は、前記バッファー層の密度よりも大きいことを特徴とする請求項９に記載の表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022219449A1 (ja) * 2021-04-16 2022-10-20 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220005180A (ko) * 2020-07-06 2022-01-13 엘지디스플레이 주식회사 표시 장치
CN117596917A (zh) * 2022-08-19 2024-02-23 华为技术有限公司 折叠显示面板及其制备方法、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124678A (ja) * 2000-10-13 2002-04-26 Sony Corp 薄膜トランジスタの製造方法
JP2007013145A (ja) * 2005-06-30 2007-01-18 Samsung Electronics Co Ltd 薄膜トランジスタ基板及びその製造方法
US20150108484A1 (en) * 2013-10-23 2015-04-23 Samsung Display Co., Ltd. Flexible display device and method of manufacturing the flexible display device
US20160190221A1 (en) * 2014-12-29 2016-06-30 Samsung Display Co., Ltd. Thin-film transistor array substrate and organic light-emitting display apparatus including the same
US20170194401A1 (en) * 2015-12-31 2017-07-06 Samsung Display Co., Ltd. Thin film transistor for display device and organic light emitting diode display device including the same
US20180090617A1 (en) * 2016-09-23 2018-03-29 Lg Display Co., Ltd. Flexible display
JP2018190753A (ja) * 2017-04-28 2018-11-29 株式会社半導体エネルギー研究所 半導体装置、および表示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4183006B2 (ja) * 2006-06-12 2008-11-19 セイコーエプソン株式会社 静電アクチュエータ、液滴吐出ヘッド及びそれらの製造方法並びに液滴吐出装置
WO2010116768A1 (ja) * 2009-04-08 2010-10-14 学校法人 東洋大学 有機薄膜トランジスタ及び半導体集積回路
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2013219114A (ja) * 2012-04-05 2013-10-24 Toshiba Corp 半導体装置の製造方法および半導体装置
KR102044314B1 (ko) * 2013-05-09 2019-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20140143631A (ko) * 2013-06-07 2014-12-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN104362125B (zh) * 2014-09-25 2017-10-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102349285B1 (ko) * 2014-11-17 2022-01-11 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN113793872A (zh) * 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
KR20160096786A (ko) * 2015-02-05 2016-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102373437B1 (ko) * 2015-03-05 2022-03-14 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR102483321B1 (ko) * 2015-11-16 2022-12-30 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102600620B1 (ko) * 2016-05-16 2023-11-09 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR101920769B1 (ko) * 2016-10-31 2018-11-22 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102631257B1 (ko) * 2016-11-18 2024-01-31 삼성디스플레이 주식회사 디스플레이 장치
KR102373441B1 (ko) * 2017-03-31 2022-03-14 삼성디스플레이 주식회사 디스플레이 장치
KR102354387B1 (ko) * 2017-05-08 2022-01-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102390478B1 (ko) * 2017-10-31 2022-04-25 엘지디스플레이 주식회사 터치 센서를 가지는 표시 장치
US20200066766A1 (en) * 2018-08-22 2020-02-27 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124678A (ja) * 2000-10-13 2002-04-26 Sony Corp 薄膜トランジスタの製造方法
JP2007013145A (ja) * 2005-06-30 2007-01-18 Samsung Electronics Co Ltd 薄膜トランジスタ基板及びその製造方法
US20150108484A1 (en) * 2013-10-23 2015-04-23 Samsung Display Co., Ltd. Flexible display device and method of manufacturing the flexible display device
US20160190221A1 (en) * 2014-12-29 2016-06-30 Samsung Display Co., Ltd. Thin-film transistor array substrate and organic light-emitting display apparatus including the same
US20170194401A1 (en) * 2015-12-31 2017-07-06 Samsung Display Co., Ltd. Thin film transistor for display device and organic light emitting diode display device including the same
US20180090617A1 (en) * 2016-09-23 2018-03-29 Lg Display Co., Ltd. Flexible display
JP2018190753A (ja) * 2017-04-28 2018-11-29 株式会社半導体エネルギー研究所 半導体装置、および表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022219449A1 (ja) * 2021-04-16 2022-10-20 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

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