JP2020126222A - 画素回路および表示装置 - Google Patents

Abstract

【課題】電源配線における電圧降下を低減することができる画素回路および表示装置を提供すること。【解決手段】３つのサブ画素領域１１Ｒ、１１Ｇ、１１Ｂからなる画素領域に形成された画素回路１０は、サブ画素領域１１Ｒ、１１Ｇ、１１Ｂに配置され、発光色が互いに異なる３つの発光素子ＥＬＲ、ＥＬＧ、ＥＬＢと、第１サブ画素領域としてのサブ画素領域１１Ｇに配置され、３つの発光素子ＥＬＲ、ＥＬＧ、ＥＬＢへ駆動電流を時分割に供給する１つの駆動回路と、第２サブ画素領域としてのサブ画素領域１１Ｒ、１１Ｂに配置され、前記駆動回路へ動作電力を供給する第１電源線としての正電源線ＶＣＣと、を備える。【選択図】図５

Description

本発明は、画素回路および表示装置に関する。

従来、有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型のカラー表示装置（以下、カラー表示装置という）が実用化されている（例えば、特許文献１など参照）。カラー表示装置は、発光色がそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の有機ＥＬ素子を搭載した３つのサブ画素回路から構成される画素回路を、複数個マトリクス状に配置して構成される。カラー表示装置は、サブ画素回路ごとに発光輝度を制御することにより、カラー画像を表示する。

特開２００７−７３４９９号公報

従来のカラー表示装置では、電源配線における電圧降下のため、表示品位の低下や、電力効率の低下が問題となることがある。

そこで、本発明は、電源配線における電圧降下の小さい画素回路および表示装置を提供することを目的とする。

上記目的を達成するために、開示される一態様に係る画素回路は、３つのサブ画素領域からなる画素領域に形成された画素回路であって、前記３つのサブ画素領域のうち互いに異なるサブ画素領域に配置され、発光色が互いに異なる３つの発光素子と、前記３つのサブ画素領域のうちいずれか１つのサブ画素領域である第１サブ画素領域に配置され、前記３つの発光素子へ駆動電流を時分割に供給する１つの駆動回路と、前記３つのサブ画素領域のうち前記第１サブ画素領域とは異なる少なくとも１つのサブ画素領域である第２サブ画素領域に配置され、前記駆動回路へ動作電力を供給する少なくとも１つの第１電源線と、を備える。

また、開示される一態様に係る表示装置は、マトリクス状に配置され、各々が前述の画素回路である複数の画素回路と、前記マトリクスの各列に設けられ、前記複数の画素回路のうち当該列に配置された各画素回路の第１電源線同士がつながった列電源線と、前記マトリクスの全体に設けられ、当該マトリクスに配置された前記複数の画素回路の各々のブランケット電極同士がつながった面電極と、を備える。

本発明に係る画素回路によれば、電源配線における電圧降下の小さい画素回路および表示装置が得られる。

一般的な表示装置の機能的な構成の一例を示すブロック図 一般的な画素回路の構成の一例を示す回路図 一般的な画素回路の構造の一例を模式的に示す平面図 一般的な画素回路の構造の一例を模式的に示す断面図 実施の形態１に係る表示装置の機能的な構成の一例を示すブロック図 実施の形態１に係る画素回路の構成の一例を示す回路図 実施の形態１に係る画素回路の構造の一例を模式的に示す平面図 実施の形態１に係る画素回路の構造の一例を模式的に示す断面図 実施の形態１に係る画素回路の駆動方法の一例を示すタイミングチャート 実施の形態１に係る表示装置の駆動方法の一例を示すタイミングチャート 実施の形態１に係る電圧降下の評価に用いた正電源線の平面形状の一例を示す図 実施の形態１に係る電圧降下の評価に用いた負電源線の平面形状の一例を示す図 実施の形態２に係る画素回路の平面構造の一例を模式的に示す平面図 実施の形態２に係る画素回路に形成されているコンタクトホールの構造の一例を示す模式的な断面図 比較例１の画素回路に形成されているコンタクトホールの構造を示す模式的な断面図 実施の形態２に係る画素回路に形成されているコンタクトホールの長手方向の構造の一例を示す模式的な断面図 比較例２の画素回路に形成されているコンタクトホールの構造を示す模式的な断面図 変形例に係る画素回路に形成されているコンタクトホールの構造の一例を示す模式的な断面図

（本発明の基礎となった知見）
本発明者は、従来のカラー表示装置における電源配線における電圧降下が、以下の要因によって生じることを見出した。本発明の実施の形態について説明する前に、カラー表示装置において電源配線に生じる電圧降下について、一般的な有機ＥＬ表示装置の例を用いて説明する。

図１は、一般的な有機ＥＬ表示装置（以下、表示装置と言う）の機能的な構成の一例を示すブロック図である。以下の説明では、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。また、回路と回路が形成される領域とを、同一の符号で参照することがある。

図１に示されるように、表示装置９は、表示部９２、ゲートドライバ９３、データドライバ９５、コントローラ９６、および電源９７を備える。

表示部９２は、複数の画素回路９０をマトリクス状に配置してなる。各画素回路９０は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応するサブ画素回路９１Ｒ、９１Ｇ、９１Ｂからなる。

マトリクスの各行には、同じ行に配置される複数の画素回路９０に接続される３本の制御信号線ＩＮＩ、ＲＥＦ、ＷＳが設けられる。制御信号線ＩＮＩ、ＲＥＦ、ＷＳは、ゲートドライバ９３から供給される制御信号ＩＮＩ、ＲＥＦ、ＷＳを、画素回路９０へ伝達する。なお、制御信号線の本数および制御信号は一例であり、この例には限定されない。

マトリクスの各列には、同じ列に配置される複数の画素回路９０に接続される３本のデータ信号線Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂが設けられる。データ信号線Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂは、データドライバ９５から供給されるＲ、Ｇ、Ｂの発光輝度に関連するデータ信号Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂを、画素回路９０へ、それぞれ伝達する。

コントローラ９６は、外部から映像信号を受信し、当該映像信号の各フレームの画像を表示部９２において表示するための制御信号を、ゲートドライバ９３およびデータドライバ９５へ供給する。

電源９７は、表示部９２、ゲートドライバ９３、データドライバ９５、およびコントローラ９６へ、参照電圧および電源電圧を供給する。電源９７は、例えば、参照電圧ＶＩＮＩ、ＶＲＥＦ、正電源電圧ＶＣＣ、負電源電圧ＶＣＡＴＨを、表示部９２へ供給する。

図２は、画素回路９０の構成の一例を示す回路図である。図２に示されるように、画素回路９０を構成するサブ画素回路９１Ｒ、１９Ｇ、９１Ｂは、互いに同一の構成を有している。以下、画素回路９０の構成について、サブ画素回路９１Ｒに着目して説明する。

サブ画素回路９１Ｒは、初期化トランジスタＴ１_Ｒ、補償トランジスタＴ２_Ｒ、書込みトランジスタＴ３_Ｒ、保持容量ＣＳ_Ｒ、駆動トランジスタＴＤ_Ｒ、発光素子ＥＬ_Ｒを有している。また、サブ画素回路９１Ｒは、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、参照電圧線ＶＩＮＩ、ＶＲＥＦ、データ信号線Ｖｄａｔ_Ｒ、正電源線ＶＣＣ、および負電源線ＶＣＡＴＨを有している。

保持容量ＣＳ_Ｒおよび駆動トランジスタＴＤ_Ｒが、駆動回路９８Ｒを構成する。初期化トランジスタＴ１_Ｒ、補償トランジスタＴ２_Ｒ、および書込みトランジスタＴ３_Ｒを駆動回路９８Ｒに含めてもよい。

初期化トランジスタＴ１_Ｒは、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤ_Ｒのソースノードを基準電圧ＶＩＮＩに設定する。

補償トランジスタＴ２_Ｒは、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤ_Ｒのゲートノードを基準電圧Ｖｒｅｆに設定する。

書込みトランジスタＴ３_Ｒは、制御信号ＷＳに従ってオン状態となり、データ信号Ｖｄａｔ_Ｒの電圧を保持容量ＣＳ_Ｒに保持する。

駆動トランジスタＴＤ_Ｒは、保持容量ＣＳ_Ｒに保持された電圧に応じて、発光素子ＥＬ_Ｒに電流を供給する。これにより、発光素子ＥＬ_Ｒは、データ信号Ｖｄａｔ_Ｒによって表される輝度で発光する。

サブ画素回路９１Ｇ、９１Ｂも、サブ画素回路９１Ｒと同様に構成される。

そのため、サブ画素回路９１Ｒ、９１Ｇ、９１Ｂにおいて、同じ制御信号ＩＮＩ、ＲＥＦ、ＷＳに従って同じタイミングでデータ信号Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂが保持され、保持されたデータ信号に応じた輝度で発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂが発光する。

図３Ａは、画素回路９０の平面構造の一例を模式的に示す平面図である。

図３Ａに示されるように、サブ画素回路９１Ｒ、９１Ｇ、９１Ｂは、画素領域９０を分割した３つのサブ画素領域９１Ｒ、９１Ｇ、９１Ｂにそれぞれ形成されている。

画素回路９０は、例えば、基板８０の上に、この順に配置された第１配線層、半導体層、第２配線層によって形成されている。第１配線層は、主に、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、参照電圧線ＶＩＮＩ、ＶＲＥＦ、保持容量ＣＳ_Ｒ、ＣＳ_Ｇ、ＣＳ_Ｂの一方電極、および各トランジスタのゲート電極として用いられる。半導体層は、各トランジスタのチャネル領域として用いられる。第２配線層は、主に、データ信号線Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂ、正電源線ＶＣＣ、保持容量ＣＳ_Ｒ、ＣＳ_Ｇ、ＣＳ_Ｂの他方電極、および各トランジスタのソース電極、ドレイン電極として用いられる。異なる層同士は、ビアにより接続される。

図３Ｂは、画素回路９０の断面構造の一例を模式的に示す断面図である。

図３Ｂに示されるように、画素回路９０において、基板８０、第１配線層、半導体層、第２配線層を覆うように絶縁層８１が設けられ、絶縁層８１上に、陽極８２、有機発光材料を含む発光層８３、および透明電極である陰極８４がこの順に形成される。発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは、陽極８２、発光層８３、および陰極８４によって構成される。

発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陽極８２は、絶縁層８１に開口されたコンタクトホール８５において、それぞれ駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂのソース電極に接続される。

発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極８４は、表示部９２の全体でつながった１枚の透明かつ面状の電極である負電源線ＶＣＡＴＨを構成する。負電源線ＶＣＡＴＨは、表示部９２の外周端において、電源９７と接続される。

駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂから発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陽極８２に供給された駆動電流は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの発光層８３を発光させ、負電源線ＶＣＡＴＨ（陰極８４）を流れて電源９７に戻る。

このように構成された画素回路９０では、駆動回路９８Ｒ、９８Ｇ、９８Ｂがサブ画素回路９１Ｒ、９１Ｇ、９１Ｂにそれぞれ設けられ、高密度でレイアウトされている。そのため、正電源線ＶＣＣは、配線幅を広く取ることができず、抵抗が高くなりやすい。また、負電源線ＶＣＡＴＨも、面状の透明電極で構成されるため、材料や膜厚の制限から、抵抗が高くなりやすい。つまり、画素回路９０では、電源配線の抵抗が高く、そのため電源配線における電圧降下が生じやすい。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。

（実施の形態１）
実施の形態１に係る画素回路および表示装置について説明する。

本実施の形態に係る画素回路は、発光色が互いに異なる複数の発光素子を時分割で順次発光させることで、駆動回路を画素回路ごとに１つに削減し、駆動回路が削減された領域に大きな電源配線を設けて、電源配線における電圧降下を低減する。

図４は、本実施の形態に係る表示装置１の機能的な構成の一例を示すブロック図である。以下の説明では、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。また、回路と回路が形成される領域とを、同一の符号で参照することがある。

図４に示されるように、表示装置１は、表示部１２、ゲートドライバ１３、１４、データドライバ１５、コントローラ１６、および電源１７を備える。

表示部１２は、複数の画素回路１０をマトリクス状に配置してなる。各画素回路１０は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応するサブ画素領域１１Ｒ、１１Ｇ、１１Ｂに形成されている。

マトリクスの各行には、同じ行に配置される複数の画素回路１０に接続される３本の制御信号線が設けられる。制御信号線は、ゲートドライバ１３から供給される制御信号ＩＮＩ、ＲＥＦ、ＷＳを、画素回路１０へ伝達する。なお、制御信号線の本数および制御信号は一例であり、この例には限定されない。

また、マトリクスの各行には、同じ行に配置される複数の画素回路１０に接続される３本の色選択線が設けられる。色選択線は、ゲートドライバ１４から供給される制御信号ＥＭ_Ｒ、ＥＭ_Ｇ、ＥＭ_Ｂを、画素回路１０へ伝達する。

マトリクスの各列には、同じ列に配置される複数の画素回路１０に接続される１本のデータ信号線が設けられる。データ信号線は、データドライバ１５から供給されるＲ、Ｇ、Ｂの発光輝度に関連するデータ信号Ｖｄａｔを、画素回路１０へ伝達する。データ信号Ｖｄａｔは、Ｒ、Ｇ、Ｂの各々の発光色の発光輝度に関連するデータ信号を時分割で含んでいる。

コントローラ１６は、外部から映像信号を受信し、当該映像信号の各フレームの画像を表示部１２において表示するための制御信号を、ゲートドライバ１３、１４およびデータドライバ１５へ供給する。

電源１７は、表示部１２、ゲートドライバ１３、１４、データドライバ１５、およびコントローラ１６へ、参照電圧および電源電圧を供給する。電源１７は、例えば、参照電圧ＶＩＮＩ、ＶＲＥＦ、正電源電圧ＶＣＣ、負電源電圧ＶＣＡＴＨを、表示部１２へ供給する。

図５は、画素回路１０の構成の一例を示す回路図である。図５に示されるように、画素回路１０は、初期化トランジスタＴ１、補償トランジスタＴ２、書込みトランジスタＴ３、保持容量ＣＳ、駆動トランジスタＴＤ、色選択トランジスタＴ４_Ｒ、Ｔ４_Ｇ、Ｔ４_Ｂ、および発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを有している。また、画素回路１０は、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、基準電圧線ＶＩＮＩ、ＶＲＥＦ、色選択線ＥＭ_Ｒ、ＥＭ_Ｇ、ＥＭ_Ｂ、データ信号線Ｖｄａｔ、正電源線ＶＣＣ、負電源線ＶＣＡＴＨ、および補助電源線ＶＡＵＸを有している。

保持容量ＣＳ、駆動トランジスタＴＤ、および色選択トランジスタＴ４_Ｒ、Ｔ４_Ｇ、Ｔ４_Ｂが、駆動回路１８を構成する。初期化トランジスタＴ１、補償トランジスタＴ２、および書込みトランジスタＴ３を駆動回路１８に含めてもよい。

初期化トランジスタＴ１は、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤのソースノードを基準電圧ＶＩＮＩに設定する。

補償トランジスタＴ２は、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤのゲートノードを基準電圧Ｖｒｅｆに設定する。

書込みトランジスタＴ３は、制御信号ＷＳに従ってオン状態となり、データ信号Ｖｄａｔの電圧を保持容量ＣＳに保持する。

駆動トランジスタＴＤは、保持容量ＣＳに保持された電圧に応じた大きさの電流を出力する。

色選択トランジスタＴ４_Ｒ、Ｔ４_Ｇ、Ｔ４_Ｂは、制御信号ＥＭ_Ｒ、ＥＭ_Ｇ、ＥＭ_Ｂに従って択一的にオン状態となり、駆動トランジスタＴＤから出力される電流を、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、またはＥＬ_Ｂに供給する。これにより、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは、データ信号Ｖｄａｔによって表される輝度で発光する。

図６Ａは、画素回路１０の平面構造の一例を模式的に示す平面図である。図６Ａに示されるように、画素回路１０は、３つのサブ画素領域１１Ｒ、１１Ｇ、１１Ｂに分割された画素領域に形成されている。

画素回路１０は、例えば、基板２０の上に、この順に配置された第１配線層、半導体層、第２配線層によって形成されている。第１配線層は、主に、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、ＥＭ_Ｒ、ＥＭ_Ｇ、ＥＭ_Ｂ、保持容量ＣＳの一方電極、および各トランジスタのゲート電極として用いられる。半導体層は、各トランジスタのチャネル領域として用いられる。第２配線層は、主に、データ信号線Ｖｄａｔ、参照電圧線ＶＩＮＩ、ＶＲＥＦ、正電源線ＶＣＣ、補助電源線ＶＡＵＸ、保持容量ＣＳの他方電極、および各トランジスタのソース電極、ドレイン電極として用いられる。異なる層同士は、ビアにより接続される。

発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは、サブ画素領域１１Ｒ、１１Ｇ、１１Ｂにそれぞれ配置され、保持容量ＣＳ、駆動トランジスタＴＤ、および色選択トランジスタＴ４_Ｒ、Ｔ４_Ｇ、Ｔ４_Ｂを含む駆動回路１８は、サブ画素領域１１Ｇに配置されている。データ信号線Ｖｄａｔは、サブ画素領域１１Ｒに配置されている。正電源線ＶＣＣおよび補助電源線ＶＡＵＸは、サブ画素領域１１Ｒ、１１Ｂに配置されている。

正電源線ＶＣＣおよび補助電源線ＶＡＵＸは、サブ画素領域１１Ｒ、１１Ｂの対向する２辺（図６Ａの例では上辺および下辺）に接して設けられ、上下に隣接する画素回路１０の正電源線ＶＣＣおよび補助電源線ＶＡＵＸとそれぞれつながっている。正電源線ＶＣＣは、平面視で、サブ画素領域１１Ｒ、１１Ｂの半分以上の面積を占めてもよい。

図６Ｂは、画素回路１０の断面構造の一例を模式的に示す断面図である。

図６Ｂに示されるように、画素回路１０において、基板２０、第１配線層、半導体層、第２配線層、および陽極２２を覆うように絶縁層２１が設けられ、絶縁層２１上に、有機発光材料を含む発光層２３、および透明電極である陰極２４がこの順に形成される。発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは、陽極２２、発光層２３、および陰極２４によって構成される。

発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陽極２２は、絶縁層２１に開口されたコンタクトホール２５において、それぞれ駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂのソース電極（第２配線層）に接続される。

発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極２４は、表示部１２の全体でつながった１枚の透明かつ面状の電極である負電源線ＶＣＡＴＨを構成する。負電源線ＶＣＡＴＨは、絶縁層２１に開口されたコンタクトホール２６において、補助電源線ＶＡＵＸに接続される。本実施の形態では、陽極２２と同時に形成され、かつ、陽極２２と絶縁された第３電源線２２ａを介して、負電源線ＶＣＡＴＨは、補助電源線ＶＡＵＸに接続されるが、負電源線ＶＣＡＴＨは、補助電源線ＶＡＵＸに直接接続されてもよい。補助電源線ＶＡＵＸは、画素回路１０内での全長にわたって負電源線ＶＣＡＴＨと接続されていてもよい。負電源線ＶＣＡＴＨは、表示部１２の外周端において、電源１７と接続される。

駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂから発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陽極２２に供給された電流は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの発光層２３を発光させ、負電源線ＶＣＡＴＨ（陰極２４）および補助電源線ＶＡＵＸを流れて電源１７に戻る。

上述の説明および後述する各実施の形態において、正電源線ＶＣＣは第１電源線の一例であり、陰極２４（および負電源線ＶＣＡＴＨ）はブランケット電極の一例であり、補助電源線ＶＡＵＸは第２電源線の一例である。

駆動回路１８が配置されているサブ画素領域１１Ｇが、第１サブ画素領域の一例である。正電源線ＶＣＣが配置されているサブ画素領域１１Ｒ、１１Ｂが、第２サブ画素領域の一例である。補助電源線ＶＡＵＸが配置されているサブ画素領域１１Ｒ、１１Ｂが、第３サブ画素領域の一例である。

次に、画素回路１０および表示装置１の駆動方法について説明する。

図７Ａは、画素回路１０の駆動方法の一例を示すタイミングチャートである。図７Ａに示されるように、画素回路１０では、１フレーム期間を構成し発光色Ｒ、Ｇ、Ｂに対応するサブフレーム期間Ｒ、Ｇ、Ｂにおいて、サブ画素回路１１Ｒ、１１Ｇ、１１Ｂの発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを時分割で順次発光させ、残像効果によって所望の色を表示する。

つまり、画素回路１０では、１フレーム期間内で、発光色Ｒ、Ｇ、Ｂにそれぞれ対応するサブフレーム期間Ｒ、Ｇ、Ｂの各々において、次の動作が行われる。

サブフレーム期間に対応する発光色Ｒ、Ｇ、またはＢの発光輝度に関連するデータ信号Ｖｄａｔを、データ信号線Ｖｄａｔを介して保持容量ＣＳに保持する（初期化、Ｖｔｈ補償、およびデータ書込み）。保持容量ＣＳに保持されたデータ信号Ｖｄａｔに応じた電流を駆動トランジスタＴＤから出力する。駆動トランジスタＴＤから出力された電流を、サブフレーム期間ごとに異なる色選択トランジスタＴ４_Ｒ、Ｔ４_Ｇ、Ｔ４_Ｂを介して、サブフレーム期間に対応する発光色の発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、またはＥＬ_Ｂに供給する（Ｒ発光、Ｇ発光、Ｂ発光）。

図７Ｂは、表示装置１の駆動方法の一例を示すタイミングチャートである。図７Ｂにおいて、信号名に付したかっこ書きの数字は、信号が供給される行を示している。図７Ｂに示されるように、図７Ａに示した画素回路１０の動作は、表示装置１のすべての行０〜ｎの画素回路において、行順次に行われる。

このように構成された画素回路１０の電源配線における電圧降下について、画素回路９０との対比に基づいて説明する。

画素回路１０では、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを、時分割で順次発光させて所望の色を表示することにより、従来ではサブ画素回路ごとに設けられていた駆動回路９８Ｒ、９８Ｇ、９８Ｂ（図２参照）を、画素回路ごとに１つの駆動回路１８に削減している。これにより、駆動回路１８が配置されていないサブ画素領域に、正電源線ＶＣＣ、および負電源線ＶＣＡＴＨと接続された補助電源線ＶＡＵＸを設けている。

その結果、正電源線ＶＣＣを従来よりも広い幅で設けやすくなり、正電源線ＶＣＣの抵抗を下げることができる。また、負電源線ＶＣＡＴＨの実効的な抵抗を、負電源線ＶＣＡＴＨと補助電源線ＶＡＵＸとの合成抵抗に低減できるので、負電源線ＶＣＡＴＨの実効的な抵抗を下げることができる。

画素回路１０による効果を確かめるために、正電源線ＶＣＣ、負電源線ＶＣＡＴＨ、および補助電源線ＶＡＵＸの具体的な形状を設定し、電圧降下を評価した。

図８は、電圧降下の評価に用いた正電源線ＶＣＣの平面形状の一例を示す平面図であり、（ａ）、（ｂ）は、画素回路９０、１０での正電源線ＶＣＣの形状例をそれぞれ示している。

図８の（ａ）では、図３Ａの画素回路９０に含まれる３本の正電源線ＶＣＣを合わせて、長さＡ、幅Ｂの矩形の抵抗体Ｒ１で表している。また、図８の（ｂ）では、図６Ａの画素回路１０に含まれる２本の正電源線ＶＣＣを合わせて、長さ０．８６Ａ、幅７．２５Ｂの矩形の抵抗体Ｒ２と、長さ０．１４Ａ、幅３．６３Ｂの矩形の抵抗体Ｒ３とを直列に接続した抵抗体で表している。

抵抗体Ｒ１〜Ｒ３のシート抵抗ρ／□を１とし、抵抗体Ｒ１の抵抗値を任意単位で１とするとき、抵抗体Ｒ２、Ｒ３の抵抗値は、それぞれ０．１２、０．０４である。これより、１画素回路あたりの正電源線ＶＣＣの抵抗値は、画素回路９０では１（抵抗体Ｒ１の抵抗値）であるのに対し、画素回路１０では０．１６（抵抗体Ｒ２、Ｒ３の直列抵抗の抵抗値）となり、正電源線ＶＣＣの抵抗値は約１／６に低減される。

ここで、画素回路１０では、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを時分割で順次発光させて所望の色を表示するので、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの各々の発光時間は、画素回路９０での発光時間の１／３となる。したがって、画素回路１０において、画素回路９０と同等の発光輝度を得ようとすると、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを従来の３倍の輝度で発光させる必要がある。言い換えれば、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂに従来のおよそ３倍の発光電流を供給する必要がある。

このことを考慮して画素回路９０、１０での電流を、任意単位でそれぞれ１、３とすると、１画素回路あたりの正電源線ＶＣＣで生じる電圧降下は、任意単位で、画素回路９０では１、画素回路１０では０．４８と求まる。

この結果から、画素回路１０での１画素回路あたりの正電源線ＶＣＣにおける電圧降下は、時分割発光による発光電流の増大を考慮してもなお、画素回路９０でのほぼ半分になることが分かる。

図９は、電圧降下の評価に用いた負電源線ＶＣＡＴＨの平面形状の一例を示す平面図であり、（ａ）は、画素回路９０での負電源線ＶＣＡＴＨの形状例、（ｂ）は、画素回路１０での負電源線ＶＣＡＴＨおよび補助電源線ＶＡＵＸの形状例をそれぞれ示している。

図９の（ａ）では、図３Ａの画素回路９０での負電源線ＶＣＡＴＨを、長さＡ、幅Ｃの矩形の抵抗体Ｒ４で表している。また、図９の（ｂ）では、図６Ａの画素回路１０での負電源線ＶＣＡＴＨと補助電源線ＶＡＵＸとを合わせて、長さＡ、幅Ｃの矩形の抵抗体Ｒ４と、長さＡ、幅０．１Ｃの矩形の抵抗体Ｒ５とを接続した抵抗体で表している。ここでは、補助電源線ＶＡＵＸ（抵抗体Ｒ５）は、全長にわたって負電源線ＶＣＡＴＨ（抵抗体Ｒ４）と接続されているものとする。

抵抗体Ｒ４、Ｒ５のシート抵抗ρ／□をそれぞれ５０、１０とし、抵抗体Ｒ５の抵抗値を任意単位で５０とするとき、抵抗体Ｒ４の抵抗値は１０である。これより、１画素回路あたりの負電源線ＶＣＡＴＨの抵抗値は、画素回路９０では５０（抵抗体Ｒ４の抵抗値）であるのに対し、画素回路１０では８．３（抵抗体Ｒ４、Ｒ５の並列抵抗の抵抗値）となり、負電源線ＶＣＡＴＨの抵抗値は約１／６に低減される。

画素回路９０、１０での電流を、任意単位でそれぞれ１、３とすると、１画素回路あたりの負電源線ＶＣＡＴＨで生じる電圧降下は、任意単位で、画素回路９０では５０、画素回路１０では２４．９と求まる。

この結果から、画素回路１０での１画素回路あたりの負電源線ＶＣＡＴＨにおける電圧降下は、時分割発光による発光電流の増大を考慮してもなお、画素回路９０でのほぼ半分になることが分かる。

（実施の形態２）
実施の形態２に係る画素回路について説明する。本実施の形態に係る画素回路は、負電源線ＶＣＡＴＨと、補助電源線ＶＡＵＸとの接続態様において実施の形態１に係る画素回路と相違する。以下、本実施の形態に係る画素回路について、実施の形態１に係る画素回路１０との相違点を中心に説明する。

まず、本実施の形態に係る画素回路の平面構造について、図１０を用いて説明する。

図１０は、本実施の形態に係る画素回路１１０の平面構造の一例を模式的に示す平面図である。図１０においては、実施の形態１に係る画素回路１０において、図示及び説明が省略されていた下層絶縁層１２１も示されている。下層絶縁層１２１は、補助電源線ＶＡＵＸと、第３電源線２２ａとの間に配置される絶縁層である。

実施の形態１に係る画素回路１０では、補助電源線ＶＡＵＸは、第３サブ画素領域の対向する２辺に接して設けられ、第３サブ画素領域の対向する２辺間の全長にわたって負電源線ＶＣＡＴＨと接続されていた。これに対して、本実施の形態に係る画素回路１１０においては、図１０に示されるように、補助電源線ＶＡＵＸは、第３サブ画素領域の対向する２辺に接して設けられ、第３サブ画素領域の対向する２辺の間において、１以上のコンタクトホール１２６において負電源線ＶＣＡＴＨと接続されている。このような構成によっても、実施の形態１に係る画素回路１０と同様に、画素回路１１０内におけるブランケット電極の実効的な抵抗を効果的に低減し、ブランケット電極における電圧降下をより確実に低減することができる。

本実施の形態に係るコンタクトホール１２６の形状について、図１１を用いて説明する。図１１は、本実施の形態に係る画素回路１１０に形成されているコンタクトホール１２６の構造の一例を示す模式的な断面図である。図１１においては、図１０のＸＩ−ＸＩ線における断面が示されている。

図１１に示されるように、本実施の形態に係るコンタクトホール１２６は、底面１３０と、底面１３０の周囲を囲む側面１４０とを有し、コンタクトホール１２６の少なくとも一つの側面１４０の少なくとも一部は、１以上の平坦部を含む階段状の断面形状を有する。ここで、底面１３０は、凹状の形状を有するコンタクトホール１２６の底部に位置し、基板２０の主面に平行な面である。なお、以下では、平行とは、完全に平行である状態だけでなく、実質的に平行である状態をも意味する。例えば、完全に平行な状態から製造誤差程度ずれている状態も平行という。また、完全に平行な状態からのずれが、±５°程度以内である状態を平行としてもよい。

側面１４０は、凹状のコンタクトホール１２６の側壁に相当する面である。言い換えると、側面１４０は、底面１３０と、コンタクトホール１２６の外周とを結ぶ筒状の面である。側面１４０の少なくとも一部は、底面１３０と交差する面を有する１以上の傾斜部と、底面１３０と平行な面を有する１以上の平坦部とを有する。図１１に示される例では、側面１４０は、底面１３０と接する傾斜部１４１と、傾斜部１４１と接する平坦部１４２と、平坦部１４２と接する傾斜部１４３と、傾斜部１４３と接する平坦部１４４と、平坦部１４４と接する傾斜部１４５とを有する。

以下、本実施の形態に係るコンタクトホール１２６の効果について、図１２を用いて、比較例１のコンタクトホールと比較しながら、説明する。図１２は、比較例１の画素回路８１０に形成されているコンタクトホール８２６の構造を示す模式的な断面図である。比較例１の画素回路８１０は、本実施の形態に係る画素回路１１０と同様の層構成を有し、コンタクトホール８２６の構造において、本実施の形態に係る画素回路１１０と相違する。

図１２に示されるように、比較例１のコンタクトホール８２６は、底面８３０と、底面８３０の周囲を囲む側面８４０とを有する。比較例１のコンタクトホール８２６の側面８４０は、１以上の平坦部を有さない。このようなコンタクトホール８２６においては、負電源線ＶＣＡＴＨ（つまり、陰極２４）を、スパッタリング、蒸着などによって成膜する際に、コンタクトホール８２６の周辺部分などの影になる領域に負電源線ＶＣＡＴＨを形成する金属粒子が到達しにくくなる。特に、底面８３０と、側面８４０とが接する部分付近（図１２の破線円で囲まれる領域）に、負電源線ＶＣＡＴＨを形成する金属粒子が到達しにくくなる。このため、底面８３０と、側面８４０とが接する部分付近において、負電源線ＶＣＡＴＨの膜厚が薄くなったり、未成膜部（つまり、断線）が発生したりし得る。このような問題は、コンタクトホール８２６のアスペクト比（つまり、底面の寸法に対する深さの比）が大きい場合に特に顕著になる。

これに対して、本実施の形態に係るコンタクトホール１２６は、側面１４０は、１以上の平坦部１４２、１４４を含む階段状の断面形状を有する。これにより、コンタクトホール１２６のアスペクト比を実質的に低減できるため、底面１３０において、コンタクトホール１２６の周辺などの影になる領域を低減できる。したがって、コンタクトホール１２６内において負電源線ＶＣＡＴＨ（つまり、陰極２４）の膜厚が薄くなったり、未成膜部が発生したりすることを低減できる。

また、本実施の形態では、図１１に示されるように、画素回路１１０は、陽極２２と同時に形成された、つまり、陽極２２と同一の材料で形成された第３電源線２２ａをさらに備える。補助電源線ＶＡＵＸは、コンタクトホール１２６の底面１３０において、第３電源線２２ａを介して、負電源線ＶＣＡＴＨと接続されている。負電源線ＶＣＡＴＨは、底面１３０及び傾斜部１４１だけでなく平坦部１４２においても、第３電源線２２ａと接している。

このように、負電源線ＶＣＡＴＨが、傾斜部１４１だけでなく、平坦部１４２においても、第３電源線２２ａと接している。このように負電源線ＶＣＡＴＨが、第３電源線２２ａと階段形状にコンタクトすることにより、コンタクトホール１２６のアスペクト比を実質的に低減できる。したがって、負電源線ＶＣＡＴＨの形成時に、コンタクトホール１２６の全体にわたって金属粒子が到達しやすくなる。また、負電源線ＶＣＡＴＨ及び第３電源線２２ａの形成時に、平坦部１４２には金属粒子が堆積しやすいため、側面１４０が傾斜面だけで構成される場合より、負電源線ＶＣＡＴＨ及び第３電源線２２ａの段切れを抑制できる。

続いて、本実施の形態に係るコンタクトホール１２６の長手方向（図１０の上下方向）の構造について、図１０及び図１３を用いて説明する。図１３は、本実施の形態に係る画素回路１１０に形成されているコンタクトホール１２６の長手方向の構造の一例を示す模式的な断面図である。図１３においては、図１０のＸＩＩＩ−ＸＩＩＩ線における断面が示されている。

図１０及び図１３に示されるように、本実施の形態に係る１以上のコンタクトホール１２６は、第３サブ画素領域の対向する２辺に交差する方向に配列され、当該方向において長尺状の複数のコンタクトホール１２６を含み、複数のコンタクトホール１２６は、互いに離隔されている。本実施の形態では、図１０に示されるように、画素回路１０は、サブ画素領域１１Ｒ及び１１Ｂの各々の対向する２辺に交差する方向に配列される三つのコンタクトホール１２６が形成されている。三つのコンタクトホール１２６は、各サブ画素領域の対向する２辺に交差する方向において長尺状の形状を有し、互いに離隔されている。また、図１３に示されるように、各コンタクトホール１２６の長手方向に沿った断面においても、側面１４０の少なくとも一部は、１以上の平坦部を含む階段状の断面形状を有する。

本実施の形態に係る画素回路１１０において、第３サブ画素領域の対向する２辺に交差する方向に配列され、当該方向において長尺状の複数のコンタクトホール１２６を含むことによって奏される効果について、比較例２のコンタクトホールと比較しながら、図１４を用いて説明する。図１４は、比較例２の画素回路９１０に形成されているコンタクトホール９２６の構造を示す模式的な断面図である。比較例２の画素回路９１０は、本実施の形態に係る画素回路１１０と同様の層構成を有し、コンタクトホール９２６が第３サブ画素領域の対向する２辺間の全長にわたって形成される点において、本実施の形態に係る画素回路１１０と相違する。

図１４に示されるように、コンタクトホール９２６は、底面９３０と、側面９４０とを有する。比較例２に係る画素回路９１０においては、底面９３０の長手方向の長さが、長くなるため、補助電源線ＶＡＵＸ、第３電源線２２ａ、および負電源線ＶＣＡＴＨが接する領域が長くなる。一般に、補助電源線ＶＡＵＸおよび第３電源線２２ａと、負電源線ＶＣＡＴＨとは、互いに異なる材料で形成されるため、補助電源線ＶＡＵＸおよび第３電源線２２ａと、負電源線ＶＣＡＴＨとの熱膨張係数が異なる。また、比較例２の画素回路９１０では、第３電源線２２ａと、負電源線ＶＣＡＴＨとが接する領域が長いため、接する領域が短い場合より、これらの電源線間に加わる応力が大きくなる。これに伴い、図１４に示されるように、第３電源線２２ａおよび負電源線ＶＣＡＴＨの膜剥がれが発生するおそれがある。

一方、本実施の形態に係る画素回路１１０では１以上のコンタクトホール１２６は、第３サブ画素領域の対向する２辺に交差する方向に配列され、当該方向において長尺状の複数のコンタクトホール１２６を含み、複数のコンタクトホール１２６は、互いに離隔されている。これにより、各コンタクトホール１２６における第３電源線２２ａと、負電源線ＶＣＡＴＨとが接する領域は、比較例２のコンタクトホール９２６より短くなるため、これらの電源線間に加わる応力は、比較例２における応力より小さくなる。したがって、第３電源線２２ａおよび負電源線ＶＣＡＴＨの膜剥がれを抑制できる。

なお、本実施の形態では、負電源線ＶＣＡＴＨは、第３電源線２２ａを介して補助電源線ＶＡＵＸと接続されたが、負電源線ＶＣＡＴＨは、補助電源線ＶＡＵＸと直接接続されてもよい。つまり、負電源線ＶＣＡＴＨと、補助電源線ＶＡＵＸとの間に、第３電源線２２ａが配置されていなくてもよい。

（変形例など）
以上、本発明の各実施の形態に係る画素回路および表示装置について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。

例えば、ゲートドライバ１３、１４は、表示部１２の両側に配置されていてもよい。ゲートドライバ１３、１４は、フリップフロップ回路を多段に接続したシフトレジスタで構成されてもよい。ゲートドライバ１３、１４は、ＣＭＯＳトランジスタ、Ｎ型チャネルトランジスタ、およびＰ型チャネルトランジスタのいずれのトランジスタで構成されてもよい。

表示部１２およびゲートドライバ１３、１４は、表示パネル上に形成されていてもよい。データドライバ１５は、表示パネル上に形成されていてもよく、また、表示パネルとコントローラ１６とを接続するフレキシブル配線フィルム上に形成されていてもよい。

また、上記実施の形態２では、各コンタクトホール１２６の側面１４０は、１以上の平坦部１４２及び１４４を有したが、コンタクトホールの側面形状は、これに限定されない。例えば、コンタクトホールの側面の少なくとも一部は、底面に対して大きく傾斜していてもよい。このような変形例について、図１５を用いて説明する。

図１５は、変形例に係る画素回路２１０に形成されているコンタクトホール２２６の構造の一例を示す模式的な断面図である。変形例に係る画素回路２１０は、実施の形態２に係る画素回路１１０と同様の層構成を有し、コンタクトホール２２６の構造において、実施の形態２に係る画素回路１１０と相違する。図１５に示されるように、コンタクトホール２２６は、底面２３０と、側面２４０とを有する。コンタクトホール２２６の側面２４０は、底面２３０に対して２０度以上、４０度以下の傾斜角θで傾斜している。これにより、コンタクトホール２２６のアスペクト比を実質的に低減できるため、底面２３０において、コンタクトホール２２６の周辺などの影になる領域を低減できる。したがって、コンタクトホール２２６内において負電源線ＶＣＡＴＨの膜厚が薄くなったり、未成膜部が発生したりすることを低減できる。

（まとめ）
上記目的を達成するために、開示される一態様に係る画素回路は、３つのサブ画素領域からなる画素領域に形成された画素回路であって、前記３つのサブ画素領域のうち互いに異なるサブ画素領域に配置され、発光色が互いに異なる３つの発光素子と、前記３つのサブ画素領域のうちいずれか１つのサブ画素領域である第１サブ画素領域に配置され、前記３つの発光素子へ駆動電流を時分割に供給する１つの駆動回路と、前記３つのサブ画素領域のうち前記第１サブ画素領域とは異なる少なくとも１つのサブ画素領域である第２サブ画素領域に配置され、前記駆動回路へ動作電力を供給する少なくとも１つの第１電源線と、を備える。

これにより、画素回路ごとに設けられた１つの駆動回路を用いて、発光色が互いに異なる複数の発光素子を時分割で順次発光させることで、残像効果によって所望の色を表示することができる。そのため、従来はサブ画素回路ごとに配置されていた駆動回路を、画素回路ごとに１つに削減して第１サブ画素領域のみに配置し、１画素としてのレイアウト面積密度を減らすことができる。その結果、第１電源線を、第１サブ画素領域とは異なる第２サブ画素領域において幅広に設けて、画素回路内における第１電源線の抵抗を低減できるので、第１電源線における電圧降下が低減する。

また、前記第１電源線は、前記第２サブ画素領域の対向する２辺に接して設けられ、平面視で前記第２サブ画素領域の半分以上の面積を占めてもよい。

これにより、画素回路内における第１電源線の抵抗を効果的に低減し、第１電源線における電圧降下をより確実に低減することができる。

また、前記画素回路は、前記画素領域の全体に前記３つの発光素子と接続して配置され、前記３つの発光素子に供給された前記駆動電流が流れるブランケット電極と、前記３つのサブ画素領域のうち前記第１サブ画素領域とは異なる少なくとも１つのサブ画素領域である第３サブ画素領域に配置され、前記第３サブ画素領域内において前記ブランケット電極と接続された第２電源線と、をさらに備えてもよい。

これにより、ブランケット電極の実効的な抵抗を、ブランケット電極と第２電源線との合成抵抗に低減できるので、ブランケット電極における電圧降下が低減する。

また、前記第２電源線は、前記第３サブ画素領域の対向する２辺に接して設けられ、全長にわたって前記ブランケット電極と接続されていてもよい。

これにより、画素回路内におけるブランケット電極の実効的な抵抗を効果的に低減し、ブランケット電極における電圧降下をより確実に低減することができる。

また、前記第２電源線は、前記第３サブ画素領域の対向する２辺に接して設けられ、前記第３サブ画素領域の対向する２辺の間において、１以上のコンタクトホールにおいて前記ブランケット電極と接続されていてもよい。

これにより、画素回路内におけるブランケット電極の実効的な抵抗を効果的に低減し、ブランケット電極における電圧降下をより確実に低減することができる。

前記１以上のコンタクトホールは、前記第３サブ画素領域の対向する２辺に交差する方向に配列され、前記方向において長尺状の前記複数のコンタクトホールを含み、前記複数のコンタクトホールは、互いに離隔されていてもよい。

これにより、各コンタクトホールにおける第２電源線と、ブランケット電極とが接する領域は、第３サブ画素領域の対向する２辺の間の全長にわたってコンタクトホールが形成される場合より短くなる。このため、これらの電源線間に加わる応力は、比較的小さくなる。したがって、第３電源線２２ａおよび負電源線ＶＣＡＴＨの膜剥がれを抑制できる。

前記１以上のコンタクトホールの各々は、底面と、前記底面の周囲を囲む側面とを有し、前記１以上のコンタクトホールの少なくとも一つの前記側面の少なくとも一部は、１以上の平坦部を含む階段状の断面形状を有してもよい。

これにより、コンタクトホールのアスペクト比を実質的に低減できるため、底面において、コンタクトホールの周辺などの影になる領域を低減できる。したがって、コンタクトホール内においてブランケット電極の膜厚が薄くなったり、未成膜部が発生したりすることを低減できる。

前記第１電源線と同一の材料で形成された第３電源線をさらに備え、前記第２電源線は、前記底面において、前記第３電源線を介して、前記ブランケット電極と接続されており、前記１以上の平坦部の少なくとも一つにおいて、前記ブランケット電極は、前記第３電源線と接していてもよい。

このようにブランケット電極が、第３電源線と階段形状にコンタクトすることにより、コンタクトホールのアスペクト比を実質的に低減できる。したがって、ブランケット電極の形成時に、コンタクトホールの全体にわたって金属粒子が到達しやすくなる。また、ブランケット電極及び第３電源線の形成時に、平坦部には金属粒子が堆積しやすいため、側面が傾斜面だけで構成される場合より、ブランケット電極及び第３電源線の段切れを抑制できる。

前記１以上のコンタクトホールの各々は、底面と、前記底面の周囲を囲む側面とを有し、前記１以上のコンタクトホールの少なくとも一つの前記側面の少なくとも一部は、前記底面に対して２０度以上、４０度以下の傾斜角で傾斜していてもよい。

これにより、コンタクトホールのアスペクト比を実質的に低減できるため、底面において、コンタクトホールの周辺などの影になる領域を低減できる。したがって、コンタクトホール内においてブランケット電極の膜厚が薄くなったり、未成膜部が発生したりすることを低減できる。

また、開示される一態様に係る表示装置は、マトリクス状に配置され、各々が前述の画素回路である複数の画素回路と、前記マトリクスの各列に設けられ、当該列に配置された複数の画素回路の第１電源線同士がつながった列電源線と、前記マトリクスの全体に設けられ、当該マトリクスに配置された複数の画素回路のブランケット電極同士がつながった面電極と、を備える。

これにより、前述した画素回路の効果に基づき、電源配線における電圧降下が低減された表示装置が得られる。

本発明は、画素回路および表示装置として、携帯情報端末、パーソナルコンピュータ、テレビジョン受信機などの様々な映像表示装置に広く利用できる。

１、９ 表示装置
１０、９０、１１０、２１０、８１０、９１０ 画素回路（画素領域）
１１Ｒ、１１Ｇ、１１Ｂ、９１Ｒ、９１Ｇ、９１Ｂ サブ画素回路（サブ画素領域）
１２、９２ 表示部
１３、１４、９３ ゲートドライバ
１５、９５ データドライバ
１６、９６ コントローラ
１７、９７ 電源
１８、９８Ｒ、９８Ｇ、９８Ｂ 駆動回路
２０、８０ 基板
２１、８１ 絶縁層
２２、８２ 陽極
２３、８３ 発光層
２４、８４ 陰極
２５、２６、８５、１２６、２２６、８２６、９２６ コンタクトホール
１２１ 下層絶縁層
１３０、２３０、８３０、９３０ 底面
１４０、２４０、８４０、９４０ 側面
１４１、１４３、１４５ 傾斜部
１４２、１４４ 平坦部
ＶＡＵＸ 補助電源線
ＶＣＡＴＨ 負電源線
ＶＣＣ 正電源線

Claims (10)

1. ３つのサブ画素領域からなる画素領域に形成された画素回路は、
   前記３つのサブ画素領域のうち互いに異なるサブ画素領域に配置され、発光色が互いに異なる３つの発光素子と、
   前記３つのサブ画素領域のうちいずれか１つのサブ画素領域である第１サブ画素領域に配置され、前記３つの発光素子へ駆動電流を時分割に供給する１つの駆動回路と、
   前記３つのサブ画素領域のうち前記第１サブ画素領域とは異なる少なくとも１つのサブ画素領域である第２サブ画素領域に配置され、前記駆動回路へ電源電圧を供給する少なくとも１つの第１電源線と、
   を備える画素回路。
2. 前記第１電源線は、前記第２サブ画素領域の対向する２辺に接して設けられ、平面視で前記第２サブ画素領域の半分以上の面積を占める、
   請求項１に記載の画素回路。
3. 前記画素領域の全体に前記３つの発光素子と接続して配置され、前記３つの発光素子に供給された前記駆動電流が流れるブランケット電極と、
   前記３つのサブ画素領域のうち前記第１サブ画素領域とは異なる少なくとも１つのサブ画素領域である第３サブ画素領域に配置され、前記第３サブ画素領域内において前記ブランケット電極と接続された第２電源線と、
   をさらに備える請求項１または２に記載の画素回路。
4. 前記第２電源線は、前記第３サブ画素領域の対向する２辺に接して設けられ、全長にわたって前記ブランケット電極と接続されている、
   請求項３に記載の画素回路。
5. 前記第２電源線は、前記第３サブ画素領域の対向する２辺に接して設けられ、前記第３サブ画素領域の対向する２辺の間において、１以上のコンタクトホールにおいて前記ブランケット電極と接続されている、
   請求項３に記載の画素回路。
6. 前記１以上のコンタクトホールは、前記第３サブ画素領域の対向する２辺に交差する方向に配列され、前記方向において長尺状の複数のコンタクトホールを含み、
   前記複数のコンタクトホールは、互いに離隔されている、
   請求項５に記載の画素回路。
7. 前記１以上のコンタクトホールの各々は、底面と、前記底面の周囲を囲む側面とを有し、
   前記１以上のコンタクトホールの少なくとも一つの前記側面の少なくとも一部は、１以上の平坦部を含む階段状の断面形状を有する、
   請求項５または６に記載の画素回路。
8. 前記第１電源線と同一の材料で形成された第３電源線をさらに備え、
   前記第２電源線は、前記底面において、前記第３電源線を介して、前記ブランケット電極と接続されており、
   前記１以上の平坦部の少なくとも一つにおいて、前記ブランケット電極は、前記第３電源線と接している、
   請求項７に記載の画素回路。
9. 前記１以上のコンタクトホールの各々は、底面と、前記底面の周囲を囲む側面とを有し、
   前記１以上のコンタクトホールの少なくとも一つの前記側面の少なくとも一部は、前記底面に対して２０度以上、４０度以下の傾斜角で傾斜している、
   請求項５または６に記載の画素回路。
10. マトリクス状に配置され、各々が請求項１から９のいずれか１項に記載の画素回路である複数の画素回路と、
    前記マトリクスの各列に設けられ、前記複数の画素回路のうち当該列に配置された各画素回路の第１電源線同士がつながった列電源線と、
    前記マトリクスの全体に設けられ、当該マトリクスに配置された前記複数の画素回路の各々のブランケット電極同士がつながった面電極と、
    を備える表示装置。

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