JP2020113627A - 半導体装置 - Google Patents

Abstract

【課題】積層欠陥による品質低下の抑制を図った半導体装置を提供する。【解決手段】半導体装置１００は、面方位（１１１）を一面とするシリコン基板２００上に形成されるものである。半導体装置１００は、絶縁膜１０と、下地層２０と、半導体層３０と、を備える。絶縁膜１０は、一面に直交する厚み方向に貫通する貫通孔１０ａを有しつつ、一面上に形成されている。下地層２０は、ＩｎＰによるＩＩＩ−Ｖ族化合物半導体であって、貫通孔１０ａに充填されるとともに、貫通孔１０ａを覆うように絶縁膜１０上に形成される。半導体層３０は、少なくともＩｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体であって、下地層２０上に形成される。【選択図】図１

Description

この明細書における開示は、ＩＩＩ−Ｖ族化合物半導体による半導体層を備えた半導体装置に関する。

基板上に半導体の結晶を成長させて半導体層を形成した半導体装置に関し、特許文献１では、基板にＳｉ（シリコン）が用いられ、半導体層に化合物半導体が用いられている。ＩＩＩ−Ｖ族の化合物半導体の具体例としては、ＩｎＧａＡｓ（ヒ化インジウムガリウム）やＩｎＰ（リン化インジウム）が挙げられる。

特開平６−２０９６８号公報

しかしながら、上述の如く化合物半導体が用いられる場合、半導体層に積層欠陥が多数発生することが課題である。積層欠陥は、半導体装置の電気特性に悪影響を及ぼし、品質低下を招く。

開示される１つの目的は、積層欠陥による品質低下の抑制を図った半導体装置を提供することである。

上記目的を達成するため、開示された１つの態様は、面方位（１１１）を一面とするシリコン基板上に形成される半導体装置であって、
一面に直交する厚み方向に貫通する貫通孔を有しつつ、一面上に形成された絶縁膜と、
ＩｎＰによるＩＩＩ−Ｖ族化合物半導体であって、貫通孔に充填されるとともに、貫通孔を覆うように絶縁膜上に形成される下地層と、
少なくともＩｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体であって、下地層上に形成される半導体層と、を備える半導体装置とされる。

このように、Ｉｎ、ＧａおよびＡｓを含む半導体層とシリコン基板との間に、ＩｎＰによる下地層が形成されていると、ＩｎＰには積層欠陥が生じるものの、半導体層には積層欠陥が殆ど生じなくなることが確認された。よって、半導体層に積層欠陥が生じることによる半導体装置の品質低下を抑制できる。

第１実施形態に係る半導体装置の概略構成を示す、図２のＩ−Ｉ線に沿う断面図である。 第１実施形態に係る半導体装置の概略構成を示す平面図である。 （１１１）Ａ面を示す、ケース１の結晶構造図である。 （１１１）Ａ面を示す、ケース２の結晶構造図である。 （１１１）Ｂ面を示す、ケース１の結晶構造図である。 第１実施形態に係る半導体装置の断面を、走査型電子顕微鏡で撮影した図である。 図６中の一点鎖線で囲まれた部分の拡大図である。 第１実施形態に係る半導体装置の製造方法を示すシーケンス図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第１実施形態に係る半導体装置の断面を、走査型電子顕微鏡で撮影した図である。 図１０中の一点鎖線で囲まれた部分の拡大図である。 第２実施形態に係る半導体装置の製造方法を示すシーケンス図である。 Ｘ線回折装置による測定結果を示す図である。

以下、本開示の複数の実施形態を図面に基づいて説明する。尚、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。

（第１実施形態）
最初に、図１〜図４を参照して、本実施形態に係る半導体装置の概略構成について説明する。なお、各図ならびに明細書において括弧付きの数字はミラー指数であり、丸括弧（）で示されたものは面方位を示し、角括弧［］で示されたものは方向を示す。なお、波括弧｛｝は、等価な面方位を一括して表示するものである。また、山括弧＜＞は、等価な方向を一括して表示するものである。

図１に示す積層構造体は、半導体装置１００およびシリコン基板２００を備え、フォトダイオードなどに利用される。半導体装置１００は、シリコン基板２００上に形成されたＩＩＩ−Ｖ族化合物半導体である。シリコン基板２００は、一面２００ａに面方位（１１１）が露出した単結晶基板である。図１における断面図は、オリエンテーションフラットＯＦ（図２参照）に直交する方向から見た図である。

半導体装置１００は、絶縁膜１０、下地層２０および半導体層３０を備える。下地層２０および半導体層３０はＩＩＩ−Ｖ族化合物半導体である。具体的には、下地層２０にはリン化インジウム（ＩｎＰ）が用いられ、半導体層３０にはヒ化インジウムガリウム（ＩｎＧａＡｓ）が用いられている。

絶縁膜１０は、シリコン基板２００における一面２００ａ上に形成された酸化シリコン膜である。膜厚は、例えば略１００ｎｍである。絶縁膜１０は、一般的に知られた方法で形成することができる。例えばスパッタ蒸着法によって形成されても良いし、熱酸化によって形成されても良い。

絶縁膜１０には、一部に貫通孔１０ａが形成されている。貫通孔１０ａは絶縁膜１０を厚さ方向に貫いており、貫通孔１０ａの形成位置では絶縁膜１０からシリコン基板２００の一面２００ａが露出している。貫通孔１０ａは例えば円柱状に形成されている。つまり、一面２００ａを正面視したときの一面２００ａの露出部は円形である。本実施形態では、その直径が１μｍ〜２μｍ程度である。

下地層２０は、ＩｎＰを主成分とする結晶体である。下地層２０は、ディスク部２１とピラー部２２とを有している。ディスク部２１とピラー部２２は、界面を有しない態様で一体的に形成されている。

ピラー部２２は、絶縁膜１０に形成された貫通孔１０ａの形状に合わせて形成され、略円柱状に形成されている。ピラー部２２は、貫通孔１０ａの貫通方向に延びて形成され、絶縁膜１０のシリコン基板２００に接しない一面から突出するように形成されている。ピラー部２２のうち絶縁膜１０から突出した部分は、ディスク部２１が成長するための軸となる。後述するが、ピラー部２２も、貫通孔１０ａ内部に生成されたＩｎＰ結晶を核として成長することで形成される。

ディスク部２１は、ＩｎＰを主成分とする結晶体である。ディスク部２１は、円柱状のピラー部２２の中心軸を軸として、絶縁膜１０の面上に広がって形成されており、絶縁膜１０を正面視したときには、略六角形を成している。ディスク部２１は、ピラー部２２の軸方向に厚みを以って形成されており、図２に示すように、全体として略六角柱となっている。この六角柱の一つの側面はシリコン基板２００のオリエンテーションフラットＯＦと平行になり、図１に示すように、この面は（−１１０）面である。

ディスク部２１の上面２１ａは、シリコン基板２００の一面２００ａに平行な形状であり、半導体層３０との界面を形成する。この上面２１ａは、（１１１）面による結晶面である。ディスク部２１を形成する６面の側面２１ｂは、それぞれ｛−１１０｝面による結晶面である。これらの上面２１ａおよび側面２１ｂは、半導体層３０に覆われている。

半導体層３０は、ＩｎＧａＡｓを主成分とする結晶体である。半導体層３０は、ディスク部２１の形状に合わせて略六角形の柱状に形成されている。半導体層３０は、ディスク部２１の上面２１ａと側面２１ｂの両方を覆う。半導体層３０は、ディスク部２１の上面２１ａに平行な上面３０ａを有している。上面３０ａは（１１１）面による結晶面である。半導体層３０を形成する６面の側面３０ｂは、それぞれ｛−１１０｝面による結晶面である。これらの上面３０ａおよび側面３０ｂは、露出している。

図３および図４は、下地層２０と半導体層３０との界面、および下地層２０と絶縁膜１０の界面における結晶構造を示す。下地層２０の上面、つまりディスク部２１の上面２１ａに形成されて半導体層３０と原子間結合する界面は、図３および図４中の一点鎖線に示す（１１１）Ａ面である。この一点鎖線は、下地層２０のＰ原子とＩｎ原子との結合手のうち、極性軸（Ｃ軸）方向の結合手を垂直に切った（１１１）面を示す。

この（１１１）面に対し、＜１１１＞方向の反対側に位置する原子がＩＩＩ族である場合、つまり図３および図４に示す構造の場合、その（１１１）面は（１１１）Ａ面と呼ばれる。なお、図５は、本実施形態に反した（１１１）Ｂ面の構造を示す。このＢ面構造では、（１１１）面に対し、＜１１１＞方向の反対側に位置する原子がＶ族である。

下地層２０の下面、つまりピラー部２２の下面２２ｂに形成されてシリコン基板２００と原子間結合する界面は、下地層２０の上面２１ａと同様にして（１１１）Ａ面である。下地層２０の下面２２ｂがＡ面であれば、下地層２０の上面２１ａもＡ面となる。

下地層２０とシリコン基板２００との界面について、図３に示すＣａｓｅ１のＡ面構造では、シリコン基板２００のＳｉ原子に、下地層２０のＩｎ原子が結合している。図４に示すＣａｓｅ２のＡ面構造では、シリコン基板２００のＳｉ原子に、下地層２０のＰ原子が結合している。本実施形態では、Ａ面構造であればＣａｓｅ１、２のいずれであってもよい。

また、半導体層３０の結晶構造は、一様に閃亜鉛鉱型の構造（ＺＢ構造）である。下地層２０の結晶構造は、ウルツ鉱型の構造（ＷＺ構造）とＺＢ構造とが極性軸（Ｃ軸）方向に交互に積層された構造である。図６および図７に示されるように、半導体層３０には縞模様が現れず、半導体層３０は積層欠陥フリーであると言える。これに対し、下地層２０には＜１１１＞方向に並ぶ縞模様が現れ、下地層２０は複数の積層欠陥を有していると言える。なお、下地層２０に無数の積層欠陥が存在することは、下地層２０が安定して結晶成長していることを裏付けている。

また、半導体層３０の格子定数と下地層２０の格子定数は整合している。つまり、半導体層３０と下地層２０とは格子整合されている。

次に、図２および図８を参照して、本実施形態にかかる半導体装置１００の製造方法について説明する。

まず、一面２００ａに（１１１）面が露出した単結晶のシリコン基板２００を用意する。シリコン基板２００は、（１１１）面が十分に清浄化されていると良い。

次いで、一面２００ａに絶縁膜１０を形成する。絶縁膜１０は、例えばシリコン基板２００を酸化してＳｉＯ２薄膜とすることで形成することができる。絶縁膜１０には、パターニングすることによって複数の貫通孔１０ａを形成する（図２参照）。オリエンテーションフラットＯＦに平行な方向における、複数の貫通孔１０ａの間隔Ｌ１は、９μｍ〜１８μｍである。絶縁膜１０の膜厚は約０．１μｍである。

なお、ディスク部２１の膜厚は絶縁膜１０の膜厚よりも大きい。半導体層３０の膜厚はディスク部２１の膜厚よりも大きい。半導体層３０の膜厚は絶縁膜１０の膜厚よりも大きい。

本実施形態における貫通孔１０ａの断面は円形であり、その直径Ｌ２は０．５μｍ〜２．５μｍ望ましくは１μｍ〜２μｍである。直径については、とくにその大きさを問わないが、貫通孔１０ａの直径が大きすぎると、ピラー部２２が成長するための核となる後述する形成核が複数生成されてしまう。よって、ピラー部２２の結晶粒界を増加させてしまう虞があるので、貫通孔１０ａの直径は５μｍ以下とすることが好ましい。また、貫通孔１０ａが小さすぎると、形成されるピラー部２２も小さくなるため、ディスク部２１を大面積で成長させることが困難になる場合がある。

次いで、絶縁膜１０が形成されたシリコン基板２００をＣＶＤ炉に投入する。そして、図８に示すｔ１時点で、シリコン基板２００の昇温を開始して、改めて表面の清浄化を行う。この時、分圧にして略６８０×１０^−４Ｔｏｒｒで、リン化水素（ＰＨ_３）をＣＶＤ炉に供給する。

十分な清浄化が可能な時間だけシリコン基板２００を所定温度（例えば７８０℃）に維持し、その後、降温する。所定温度（例えば６１０℃）にまで降温させたｔ２時点で、ピラー部２２の成長の核となる形成核２２ａを形成する核形成工程を開始する。ｔ２時点からｔ３時点までの核形成工程期間では、既に供給していたＰＨ_３の分圧を４４３０×１０^−４Ｔｏｒｒに上昇させる。また、分圧にして略１７．９×１０^−４Ｔｏｒｒで、トリメチルインジウム（ＴＭＩｎ）をＣＶＤ炉に供給する。したがって、核形成工程では、ＩＩＩ族原料に対するＶ族原料のモル比（Ｖ／ＩＩＩ比）は２４８に設定されている。

核形成工程の後、ピラー部２２を形成するピラー形成工程を実施する。ｔ４時点からｔ５時点までのピラー形成工程期間では、ＰＨ_３の分圧を維持させつつＴＭＩｎの分圧を低下させることで、核形成期間に比べてＶ／ＩＩＩ比を増大させている。これにより、ＩｎＰの結晶成長の方向を、貫通孔１０ａの軸方向に沿った縦成長に指向できる。核形成工程において、形成核２２ａは唯一つ生成されるので、ピラー部２２は粒界などの欠陥たりえる部分が少なく、ほぼ単結晶として生成される。

次いで、ディスク部２１を形成するディスク形成工程を実施する。ｔ６時点からｔ７時点までのディスク形成工程期間では、ＰＨ_３の分圧を維持させつつＴＭＩｎの分圧を増大させることで、ピラー形成期間に比べてＶ／ＩＩＩ比を減少させている。ディスク形成工程では、Ｖ／ＩＩＩ比は２４８に設定されている。

このように、Ｖ／ＩＩＩ比を小さくすることで、ＩｎＰの結晶成長の方向を、貫通孔１０ａの軸を中心としたときに動径方向に相当する横成長に指向できる。この成長はステップフロー成長であり、上記したように、＜１１０＞方向に成長する。なお、本実施形態では、ディスク部２１における上面２１ａを正面視したとき、貫通孔１０ａの中心軸からディスク部２１の端部までの最長距離が、貫通孔１０ａの半径の１．３倍以上となっている。ディスク部２１の上面２１ａの面積が所望の大きさに至るまでディスク形成工程を継続する。なお、ディスク部２１の膜厚は２μｍ以下であることが望ましい。

次いで、半導体層３０を形成する半導体層形成工程を実施する。ｔ８時点からｔ９時点までの半導体層形成工程期間では、ＰＨ_３の供給を停止してＴＭＩｎの供給を維持させつつ、トリメチルガリウム（ＴＭＧａ）およびヒ化水素（ＡｓＨ_３）をＣＶＤ炉に供給する。ＡｓＨ_３の分圧は２０２×１０^−４Ｔｏｒｒに設定されている。ＴＭＩｎの分圧は１７．９×１０^−４Ｔｏｒｒ、ＴＭＧａの分圧は１５．６×１０^−４Ｔｏｒｒに設定されている。つまり、ＴＭＩｎの分圧とＴＭＧａの分圧との比率は０．５３：０．４７である。これにより、半導体層３０に含まれるＩｎ原子数とＧａ原子数との比率は、０．５３：０．４７±０．１に設定される。

半導体層形成工程期間でのＶ／ＩＩＩ比は６に設定されており、ディスク形成工程に比べてＶ／ＩＩＩ比を減少させている。また、半導体層形成工程期間での温度（例えば６４０℃）は、ディスク形成工程期間での温度よりも大きく設定されている。このように温度を上昇させてＶ／ＩＩＩ比を減少させることで、半導体層３０の膜厚の増大を促進できる。具体的には、半導体層３０の膜厚を１μｍ以上に実現できる。なお、半導体層３０の膜厚は２μｍ以下であることが望ましい。

その後、ＴＭＩｎ、ＴＭＧａおよびＡｓＨ_３の供給を停止し、シリコン基板２００の降温を降温させることで、半導体装置１００の製造方法が完了する。

以上により、本実施形態によれば以下の効果が発揮される。

本実施形態では、Ｉｎ、ＧａおよびＡｓを含む半導体層３０とシリコン基板２００との間に、ＩｎＰによる下地層２０を介在させている。これによれば、図７で確認されたように、下地層２０には積層欠陥が生じるものの、半導体層３０には積層欠陥が殆ど生じなくなる。よって、半導体層３０に積層欠陥が生じることによる半導体装置１００の品質低下を抑制できる。

さらに本実施形態では、下地層２０の上面２１ａに形成されて半導体層３０と原子間結合する界面は、（１１１）Ａ面である。これによれば、半導体層３０には積層欠陥が殆ど生じなくなることを容易に実現できる。その理由は以下のように推察される。すなわち、（１１１）面上に半導体層３０が成長する時、半導体層３０のＩＩＩ族原子またはＶ族原子と、下地層２０の原子との接合は、結合手１本だけである。そのため、半導体層３０の上記原子は回転しやすい。このような回転は、積層欠陥の発生原因であり、ＩＩＩ−Ｖ族材料のイオン性、成長条件、組成、形状、サイズに相関し、（１１１）面特有の問題と考察される。上記成長条件の具体例として、形成温度やＶ／ＩＩＩ比率が挙げられる。

図５に示す（１１１）Ｂの構造の場合、上記回転が生じやすい。つまり、ＩｎＧａＡｓのＩｎ原子やＧａ原子は回転しやすい。逆に、図３および図４に示す（１１１）Ａの構造の場合、上記回転が生じにくい。つまり、ＩｎＧａＡｓのＡｓ原子は回転しにくい。（１１１）Ａ面の場合、回転軸はＣ軸、回転しようとする原子はＶ族原子である。なお、Ｓｉの（１１１）面でＩｎＧａＡｓを選択成長させる場合には、（１１１）Ｂ面を界面とすると回転しやすくなる。また、Ｓｉの（１１１）面でＩｎＰを選択成長させる場合には、（１１１）Ａ面を界面とすると回転しやすくなる。

そして、シリコン基板２００と半導体層３０の間にＩｎＰによる下地層２０を導入することで、ＩｎＧａＡｓの初期極性が反転される。つまり、ＩｎＧａＡｓが形成される過程で、結晶成長の初期段階において極性が反転される。そして、ＩｎＧａＡｓによる半導体層３０は、下地層２０の形状を継承し、［−１１０］方向と［１１１］方向に下地層２０の形状を維持して形成された構造となる。これにより、上記回転が生じにくくなり、回転双晶が抑制されると推察される。

詳細には、シリコン基板２００と半導体層３０の間にＩｎＰによる下地層２０を導入することで、半導体層３０がＺＢ構造になると推察される。このように半導体層３０がＺＢ構造になることで、半導体層３０を構成する原子が回転しにくくなり、半導体層３０の積層欠陥が抑制されると推察される。

さらに本実施形態では、下地層２０の側面２１ｂに形成されて半導体層３０と原子間結合する界面は、（−１１０）面である。さらに本実施形態では、下地層２０の膜厚寸法（層厚寸法）は、半導体層３０の膜厚寸法（層厚寸法）より小さい。

さらに本実施形態では、下地層２０は、回転双晶の現象が生じている結晶構造である。具体的には、下地層２０は、ＺＢ構造とＷＺ構造が膜厚方向（Ｃ軸方向）に交互に積層された結晶構造である。そのため、半導体層３０に積層欠陥が生じないようにする確実性を向上できる。

さらに本実施形態では、半導体層３０の結晶構造はＺＢ構造であるため、半導体層３０に積層欠陥が生じないようにする確実性を向上できる。

さらに本実施形態では、半導体層３０の格子定数は、下地層２０の格子定数と一致しているため、半導体層３０に積層欠陥が生じないようにする確実性を向上できる。

さらに本実施形態では、半導体層３０に含まれるＩｎ原子数とＧａ原子数との比率は０．５３：０．４７±０．１であるため、半導体層３０を安定したＺＢ構造にできる。なお、このような数値限定に替えて、半導体層３０に含まれるＩｎ原子数をＧａ原子数よりも多くすることで、安定したＺＢ構造にすることを図るようにしてもよい。

（第２実施形態）
本実施形態に係る半導体装置１００Ａは、図１に示す半導体装置１００に、第２半導体層４０が追加された構造である（図９参照）。以下の説明では、第１実施形態にかかる半導体層３０を第１半導体層３０と記載する。第２半導体層４０は、第１半導体層３０上に形成された、第１半導体層３０とは異なる組成のＩＩＩ−Ｖ族化合物半導体である。第１半導体層３０の上面３０ａおよび側面３０ｂは、第２半導体層４０に覆われている。第２半導体層４０の格子定数は、第１半導体層３０の格子定数と一致している。つまり、第１半導体層３０と第２半導体層４０とは格子整合されている。

第２半導体層４０は、第１半導体層３０上に形成される調整領域４１と、調整領域４１上に形成される半導体領域４２と、を有する。調整領域４１は、第１半導体層３０の上面３０ａおよび側面３０ｂの全体を覆う。半導体領域４２は、調整領域４１の上面４１ａおよび側面４１ｂの全体を覆う。

調整領域４１および半導体領域４２のいずれもが、ＩＩＩ−Ｖ族化合物半導体である。本実施形態では、半導体領域４２にＩｎＰが適用され、調整領域４１にＩｎＧａＡｓＰが適用されている。調整領域４１の組成は、第１半導体層３０の側から半導体領域４２の側に向けて、第１半導体層３０の組成（つまりＩｎＧａＡｓ）から、半導体領域４２の組成（つまりＩｎＰ）まで徐々に変化する。

具体的には、調整領域４１のうち第１半導体層３０との界面ではＰ成分がゼロであり、上記界面から遠ざかるにつれてＰ成分が徐々に増大していく。また、調整領域４１のうち半導体領域４２との界面ではＧａ、Ａｓ成分がゼロであり、上記界面から遠ざかるにつれてＧａ、Ａｓ成分が徐々に増大していく。換言すると、調整領域４１に含まれるＩｎ原子数とＧａ原子数との比率は１−ｙ１：ｙ１であり、調整領域４１に含まれるＡｓ原子数とＰ原子数との比率はｙ２：１−ｙ２である。調整領域４１の第１半導体層３０の側から半導体領域４２の側に向けて、ｙ１は１未満の所定値から連続的に減少してゼロになり、かつ、ｙ２は１から連続的に減少してゼロになる。

したがって、調整領域４１と第１半導体層３０との界面や、調整領域４１と半導体領域４２との界面は、図１０および図１１に示すように撮影された画像には現れない。また、これらの画像に示すように、第２半導体層４０においても第１半導体層３０と同様にして、積層欠陥が生じていないことが確認されている。

ＩｎＧａＡｓＰによる調整領域４１は、半導体層３０の形状を継承し、［−１１０］方向と［１１１］方向に第１半導体層３０の形状を維持して形成された構造になると推察される。また、ＩｎＰによる半導体領域４２は、調整領域４１の形状を継承し、［−１１０］方向と［１１１］方向に調整領域４１の形状を維持して形成された構造になると推察される。

次に、図１２を参照して、本実施形態にかかる半導体装置１００Ａの製造方法について、第１実施形態との違いについて説明する。

ｔ８時点からｔ９時点までの第１半導体層形成工程期間の後、ｔ９時点からｔ１０時点までの期間に調整層形成工程を実施する。この調整層形成工程では、ＴＭＩｎとＰＨ_３の分圧を徐々に増大させつつ、ＴＭＧａとＡｓＨ_３の分圧を徐々に減少させる。

次いで、第２半導体層４０の半導体領域４２を形成する第２半導体層形成工程を実施する。ｔ１０時点からｔ１１時点までの第２半導体層形成工程期間では、ＴＭＧａとＡｓＨ_３の供給をゼロにしつつ、ＴＭＩｎとＰＨ_３の供給を継続させる。

なお、第１半導体層形成工程、調整層形成工程、および第２半導体層形成工程のいずれにおいても、Ｖ／ＩＩＩ比を変化させることなく維持させている。また、成膜温度についても、これらの工程期間中では変化させることなく維持させている。

図１３は、Ｘ線回折装置を用いた測定結果を示す。Ｘ線回折装置は、供試体にＸ線（入射波）を照射するとともに、供試体で回折したＸ線（回折波）を検出する。図１３の横軸は、回折装置により検出された回折波の回折角度、つまり、回折面に対する入射波の角度と回折波の角度とを加算した角度を示す。図１３の縦軸は、回折角度に対応するＸ線強度を示す。回折角度は、原子の格子定数と相関があるため、回折角度が一致していれば格子定数も一致していると言える。

図中の符号（１）は本実施形態に係る半導体装置１００Ａの測定結果を示し、図中の符号（２）は上記第１実施形態に係る半導体装置１００の測定結果を示し、図中の符号（３）はＩｎＰ単体についての測定結果を示す。

符号（１）は、半導体装置１００Ａが備える下地層２０、第１半導体層３０、調整領域４１および半導体領域４２の全てにおいて、回折角度が概略一致していることを示す。このことは、これら全てが格子整合されていることを示す。

符号（２）は、半導体装置１００が備える下地層２０および半導体層３０の両方において、回折角度が概略一致していることを示す。このことは、これらの両方が格子整合されていることを示す。

符号（３）は、下地層２０単体を計測した回折角度が、半導体装置１００および半導体装置１００Ａの回折角度と一致していることを示す。

以上により、本実施形態に係る半導体装置１００Ａでは、第１半導体層３０上に形成された、第１半導体層３０とは異なる組成のＩＩＩ−Ｖ族化合物半導体である第２半導体層４０を備える。第１半導体層３０とシリコン基板２００との間にＩｎＰによる下地層２０を介在させれば、第１半導体層３０上に形成される第２半導体層４０においても、積層欠陥が殆ど生じなくなる。このことが、図１０と図１１の画像や、図１３の試験結果により確認された。

さらに本実施形態では、第２半導体層４０の格子定数は、第１半導体層３０の格子定数と一致しているため、第２半導体層４０に積層欠陥が生じないようにする確実性を向上できる。

さらに本実施形態では、第２半導体層４０は、第１半導体層３０上に形成される調整領域４１と、調整領域４１上に形成される半導体領域４２とを有する。調整領域４１の組成は、第１半導体層３０の側から半導体領域４２の側に向けて、第１半導体層３０の組成から半導体領域４２の組成まで徐々に変化する。具体的には、調整領域４１に含まれるＩｎ原子数とＧａ原子数との比率は１−ｙ１：ｙ１、調整領域４１に含まれるＡｓ原子数とＰ原子数との比率はｙ２：１−ｙ２である。そして、調整領域４１の第１半導体層３０の側から半導体領域４２の側に向けて、ｙ１は１未満の所定値から連続的に減少してゼロになり、かつ、ｙ２は１から連続的に減少してゼロになる。そのため、第２半導体層４０に積層欠陥が生じないようにする確実性を向上できる。

（他の実施形態）
以上、本開示の複数の実施形態について説明したが、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合わせることができる。そして、複数の実施形態及び変形例に記述された構成同士の明示されていない組み合わせも、以下の説明によって開示されているものとする。

上記各実施形態では、下地層２０の結晶構造はＺＢ構造とＷＺ構造の組み合わせである。これに対し、下地層２０の結晶構造はＺＢ構造であってもよいし、ＷＺ構造であってもよい。

上記各実施形態では、第１半導体層３０にＩｎＧａＡｓが用いられているが、第１半導体層３０は、少なくともＩｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体であればよい。例えば、第１半導体層３０は、Ｉｎ、ＧａおよびＡｓ以外の成分を含んでいてもよい。

上記各実施形態では、半導体層３０の格子定数は下地層２０の格子定数と一致しているが、ＩｎＰによる下地層２０を設けていれば、上述の如く格子定数が一致していなくてもよい。上記第２実施形態では、第２半導体層４０の格子定数は第１半導体層３０の格子定数と一致しているが、ＩｎＰによる下地層２０を設けていれば、上述の如く格子定数が一致していなくてもよい。

図８および図１２を参照して説明した製造方法において、温度や分圧などの値は、その値のみに限定されるものではなく、ピラー部２２やディスク部２１の形成すべき大きさや、所望の膜厚などによって適宜設定されるべきものである。

ディスク部２１は、軸となるピラー部２２から遠ざかるにつれてＧａ原子の濃度が増大するように形成されていてもよいし、均一な濃度分布となるように形成されていてもよい。

１００、１００Ａ 半導体装置、 ２００ シリコン基板、 １０ 絶縁膜、 ２０ 下地層、 ３０ 半導体層（第１半導体層）、４０ 第２半導体層、 ４１ 調整領域、 ４２ 半導体領域。

Claims (13)

1. 面方位（１１１）を一面とするシリコン基板上に形成される半導体装置であって、
   前記一面に直交する厚み方向に貫通する貫通孔を有しつつ、前記一面上に形成された絶縁膜と、
   ＩｎＰによるＩＩＩ−Ｖ族化合物半導体であって、前記貫通孔に充填されるとともに、前記貫通孔を覆うように前記絶縁膜上に形成される下地層と、
   少なくともＩｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体であって、前記下地層上に形成される半導体層と、
   を備える半導体装置。
2. 前記半導体層を第１半導体層とし、前記第１半導体層とは別の第２半導体層を備え、
   前記第２半導体層は、前記第１半導体層上に形成された、前記第１半導体層とは異なる組成のＩＩＩ−Ｖ族化合物半導体である請求項１に記載の半導体装置。
3. 前記第２半導体層の格子定数は、前記第１半導体層の格子定数と一致している請求項２に記載の半導体装置。
4. 前記第２半導体層は、前記第１半導体層上に形成される調整領域と、前記調整領域上に形成される半導体領域と、を有し、
   前記調整領域の組成は、前記第１半導体層の側から前記半導体領域の側に向けて、前記第１半導体層の組成から前記半導体領域の組成まで徐々に変化する請求項２または３に記載の半導体装置。
5. 前記調整領域はＩｎＧａＡｓＰ、
   前記半導体領域はＩｎＰ、
   前記調整領域に含まれるＩｎ原子数とＧａ原子数との比率は１−ｙ１：ｙ１、
   前記調整領域に含まれるＡｓ原子数とＰ原子数との比率はｙ２：１−ｙ２であり、
   前記調整領域の前記第１半導体層の側から前記半導体領域の側に向けて、前記ｙ１は１未満の所定値から連続的に減少してゼロになり、かつ、前記ｙ２は１から連続的に減少してゼロになる請求項４に記載の半導体装置。
6. 前記下地層の上面に形成されて前記半導体層と原子間結合する界面は、（１１１）Ａ面である請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記下地層の側面に形成されて前記半導体層と原子間結合する界面は、（−１１０）面である請求項１〜６のいずれか１つに記載の半導体装置。
8. 前記下地層は、閃亜鉛鉱型とウルツ鉱型が膜厚方向に交互に積層された結晶構造である請求項１〜７のいずれか１つに記載の半導体装置。
9. 前記下地層の結晶構造は、閃亜鉛鉱型またはウルツ鉱型である請求項１〜７のいずれか１つに記載の半導体装置。
10. 前記半導体層の結晶構造は、閃亜鉛鉱型である請求項１〜９のいずれか１つに記載の半導体装置。
11. 前記半導体層の格子定数は、前記下地層の格子定数と一致している請求項１〜１０のいずれか１つに記載の半導体装置。
12. 前記半導体層はＩｎＧａＡｓであり、
    前記半導体層に含まれるＩｎ原子数とＧａ原子数との比率は、０．５３：０．４７±０．１である請求項１〜１１のいずれか１つに記載の半導体装置。
13. 前記下地層の層厚寸法は、前記半導体層の層厚寸法より小さい請求項１〜１２のいずれか１つに記載の半導体装置。