JP2020082497A - 画像形成装置 - Google Patents

Abstract

【課題】重複して配列された発光素子の重複部の画質を向上させること。【解決手段】露光ヘッド１０６は、感光ドラム１０２を露光する直線状に配列された複数の発光素子を有する面発光素子アレイチップを複数、有し、複数の面発光素子アレイチップは、副走査方向に隣接する２つの面発光素子アレイチップの主走査方向の端部に配列された一部の面発光素子の副走査方向の位置が重複する重複部１〜２９を形成するように、主走査方向に千鳥状に配置され、画像データを感光ドラム１０２の主走査方向の画素位置に応じて、面発光素子アレイチップに振り分けるチップデータ変換部４０３を備え、チップデータ変換部４０３は、ＣＰＵ４００からの指示に応じて、重複部１〜２９の面発光素子毎に、画像データを隣接するどちらか一方の面発光素子アレイチップに振り分ける。【選択図】図６

Description

本発明は、電子写真方式のプリンタ等の画像形成装置に関する。

電子写真方式の画像形成装置であるプリンタでは、露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。なお、露光ヘッドには、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）などが用いられる。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、レーザビームを回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
ＬＥＤを用いた露光ヘッドでは、複数の面発光素子アレイチップが千鳥状、すなわち感光ドラムを走査する主走査方向に、感光ドラムの回転する方向の上側、下側の二列で交互に並べられている。更に、感光ドラムが回転する上下方向に隣接する面発光素子アレイチップは、次のように配置されている。すなわち、感光ドラムの回転方向に隣接する面発光素子アレイチップ内部の面発光素子のうち、端部に配置された１つあるいは複数の面発光素子は、隣接する面発光素子アレイチップの端部の面発光素子と感光ドラムの回転方向に重複する位置に配置されている。このように、ＬＥＤを用いた露光ヘッドでは、複数個の面発光素子を感光ドラムの回転方向に重複させた配列で、画像形成を可能とする構成が一般的に実施されている。しかし、面発光素子アレイチップの実装状態によっては、つなぎ目部分で数μｍ程度の位置ずれが生じる。この位置ずれにより、つなぎ目部分が黒い筋（黒スジともいう）又は白い筋（白スジともいう）として画像形成されてしまうことがある。そこで、このようなつなぎ目部分に生じる筋（スジ）を補正する技術が提案されている。例えば、特許文献１には、面発光素子の重複部分において、互いに異なる配列領域に属して距離が最も近い発光素子をそれぞれ５０％の光量となるように制御することで、つなぎ目部分に発生するスジの影響を緩和する制御手法が記載されている。また、例えば、特許文献２には、つなぎ目間の間隔を計測する手段を有し、計測結果に応じて発光素子の発光点をシフトさせることで、つなぎ目部分に発生するスジを軽減させる手法が記載されている。

特開２００５−２５４７３９号公報 特開２００６−２０５３８７号公報

しかしながら、露光ヘッドが発熱すると、内部のプリント基板が熱膨張し、プリント基板に実装されている面発光素子アレイチップのつなぎ目間隔が広がってしまうことがある。その場合、上述した従来手法では、面発光素子アレイチップの重複部分の発光素子の間隔にずれが生じ、多重された（重複している）発光点の光量バランスが崩れてしまう。その結果、画像形成において、多重された発光点が崩れた光量バランスで感光ドラムを連続して露光してしまい、記録材上に黒い筋又は白い筋の画像が形成されてしまうという課題が生じる。

本発明は、このような状況のもとでなされたもので、重複して配列された発光素子の重複部の画質を向上させることを目的とする。

前述の課題を解決するために、本発明は、以下の構成を備える。

（１）第１の方向に回転する感光体と、前記第１の方向と直交する第２の方向に配列された複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光部と、画像データを前記露光部に出力し、画像形成を制御する制御部と、を備える画像形成装置であって、前記露光部は、前記感光体を露光する直線状に配列された複数の前記発光素子を有する面発光素子アレイを複数、有し、複数の前記面発光素子アレイは、前記第１の方向に隣接する２つの前記面発光素子アレイの前記第２の方向の端部に配列された一部の前記面発光素子の前記第１の方向の位置が重複する重複部を形成するように、前記第２の方向に千鳥状に配置され、前記画像データを前記感光体の前記第２の方向の画素位置に応じて、前記面発光素子アレイに振り分ける振り分け部を備え、前記振り分け部は、前記制御部からの指示に応じて、前記重複部の面発光素子毎に、前記画像データを隣接するどちら一方の前記面発光素子アレイに振り分けることを特徴とする画像形成装置。

（２）第１の方向に回転する感光体と、前記第１の方向と直交する第２の方向に配列された複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光部と、画像データを前記露光部に出力し、画像形成を制御する制御部と、を備える画像形成装置であって、前記露光部は、前記感光体を露光する直線状に配列された複数の前記発光素子を有する面発光素子アレイを複数、有し、複数の前記面発光素子アレイは、前記第１の方向に隣接する２つの前記面発光素子アレイの前記第２の方向の端部に配列された一部の前記面発光素子の前記第１の方向の位置が重複する重複部を形成するように、前記第２の方向に千鳥状に配置され、前記画像データを前記感光体の前記第２の方向の画素位置に応じて、前記面発光素子アレイに振り分ける振り分け部を備え、前記振り分け部は、前記制御部からの指示に応じて、前記重複部の面発光素子毎に、前記画像データを分割して隣接する２つの前記面発光素子アレイに振り分けることを特徴とする画像形成装置。

本発明によれば、重複して配列された発光素子の重複部の画質を向上させることができる。

実施例１、２の画像形成装置の構成を示す概略断面図 実施例１、２の露光ヘッドと感光ドラムの位置関係を説明する図、及び露光ヘッドの構成を説明する図 実施例１、２のプリント基板の模式図、及び面発光素子アレイチップの構成を説明する図 実施例１、２の画像コントローラ部及び露光ヘッドの制御ブロック図 実施例１、２のフィルタ処理を説明する図 実施例１、２のチップデータ変換部の制御ブロック図 実施例１、２のチップデータ変換部のタイミングチャート 実施例１のルックアップテーブルの一例を示す変換表 実施例１、２の面発光素子アレイチップの回路を説明する図 実施例１、２のシフトサイリスタのゲート電位の分布状態を説明する図 実施例１、２の面発光素子アレイチップの駆動信号波形を示す図 実施例１、２の面発光サイリスタの断面を示す図 実施例１、２の発光素子の重複部の構成と、形成される画像との関係を説明する図 実施例１、２のメモリへの重複部の画像データの格納を説明する図 実施例１の重複画素の選択パターンを示す図 実施例１の重複制御部の構成を示すブロック図 実施例１の重複制御部の効果を説明する図 実施例２の重複制御部の構成を示すブロック図 その他の実施例の制御基板及び駆動基盤の制御ブロック図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。

［画像形成装置の構成］
図１は、実施例１における電子写真方式の画像形成装置の構成を示す概略断面図である。図１に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を当てて原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。

作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。

作像部１０３では、感光ドラム１０２を回転駆動し、帯電器１０７によって感光ドラム１０２を帯電させる。露光部である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、トナーを付着させることにより、感光ドラム１０２に形成された静電潜像を現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。

図１に示す画像形成装置は、記録紙を給紙するユニットとして、給紙／搬送部１０５が有する本体内給紙ユニット１０９ａ、１０９ｂ、大容量の給紙ユニットである外部給紙ユニット１０９ｃ、及び手差し給紙ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置の外部に排出される。

ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図４参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５等を制御しながら、画像形成動作を実行する。

ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。

［露光ヘッドの構成］
次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２を参照して説明する。図２（ａ）は、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２（ｂ）は、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２（ａ）に示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置に取り付けられている（図１）。

図２（ｂ）に示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４から構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時においては、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時においては、面発光素子アレイ素子群２０１の各発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。

［面発光素子アレイ素子群の構成］
図３は、面発光素子アレイ素子群２０１を説明する図である。図３（ａ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図３（ｂ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面（第２面）の構成を示す模式図である。

図３（ａ）に示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１〜２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図３（ａ）において、上下方向は第１の方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に直線状に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである約２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となる。

本実施例の駆動基板２０２には、面発光素子アレイチップ１〜２９が千鳥状、すなわち感光ドラム１０２上を走査する主走査方向に、感光ドラム１０２の回転する方向の上側、下側の二列で、交互に並べられている。更に、感光ドラム１０２の副走査方向に隣接する面発光素子アレイチップは、次のように配置されている。すなわち、副走査方向に隣接する面発光素子アレイチップ内部の面発光素子のうち、端部に配置された１つあるいは複数の面発光素子は、隣接する面発光素子アレイチップの端部の面発光素子と感光ドラムの回転方向に重複する位置に配置されている。具体的には、図３（ｃ）に示すように、本実施例では、面発光素子アレイチップの端部の発光素子４個を、千鳥状に配置されている隣接する面発光素子アレイチップの端部の発光素子４個と重複する位置に配置している。そのため、４個の発光素子を面発光素子アレイチップ間で重複した構成の場合には、約３１４ｍｍ（≒約２１．１６μｍ×１４８５２（＝１４９６４−（４×２８）））の主走査方向の画像幅に対応した画像形成が可能となる。なお、ここでは、千鳥状に配置され、副走査方向に隣接する面発光素子アレイチップの端部の発光素子の位置が重複するように配置されている実施例について説明した。例えば、互いの面発光素子アレイチップの端部の発光素子の位置がずれていても、端部の１つあるいは複数の発光素子により形成される発光領域が互いの面発光素子アレイチップ間で重複している場合には、本実施例を適用することは可能である。

図３（ｃ）は、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図３（ａ）の面発光素子アレイ素子群２０１の長手方向である。図３（ｃ）に示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである約２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。

また、図３（ｂ）に示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９を駆動するドライブＩＣである。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図４参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９に接続されている。

［制御基板、駆動基板の制御構成］
図４は、画像データを処理し、露光ヘッド１０６の駆動基板２０２に出力する制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する露光ヘッド１０６の駆動基板２０２の制御ブロック図である。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６〜２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５と同様の動作を行う。また、説明を簡便にするために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を駆動基板２０２に送信するためのコネクタ４１６を有している。コネクタ４１６からは、駆動基板２０２のコネクタ３０５に接続されたケーブル４１７、４１８、４１９を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号、制御基板４１５のＣＰＵ４００からの制御信号が送信される。

［制御基板の構成］
制御基板４１５では、ＣＰＵ４００により、画像データの処理と印刷タイミングの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、フィルタ処理部４０８、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。本実施例では、画像データ生成部４０１は１つの集積回路（ＩＣ）により構成されているものとする。また、ラインデータシフト部４０２、フィルタ処理部４０８、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、画像データ生成部４０１とは異なる、１つの集積回路により構成されているものとする。なお、画像データ生成部４０１、ラインデータシフト部４０２、フィルタ処理部４０８、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路（ＩＣ）内部のモジュールを示している。また、ＣＰＵ４００は、これらの集積回路とは異なる集積回路であり、制御基板４１５にはＣＰＵ４００、画像データ生成部４０１を有する集積回路、ラインデータシフト部４０２等を有する集積回路、コネクタ４１６が実装されている。なお、画像データ生成部４０１、ラインデータシフト部４０２、フィルタ処理部４０８、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６が１つの集積回路に含まれていてもよい。更に、画像データ生成部４０１、ラインデータシフト部４０２、フィルタ処理部４０８、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６と、ＣＰＵ４００とが１つの集積回路に含まれていてもよい。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。

（画像データ生成部）
データ生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置に接続された外部コンピュータから受信した入力画像データに対し、ＣＰＵ４００から指示された解像度でディザリング処理を行い、画像データを生成する。本実施例では、画像データ生成部４０１は、第２の解像度相当である２４００ｄｐｉの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部４０１が生成する画像データは、２４００ｄｐｉ相当の画素データである。本実施例の２４００ｄｐｉ相当の画素データは１ビットであるものとするが、複数ビットで１画素を表現しても良い。画像データ生成部４０１が生成する画素データは、副走査方向（感光ドラム１０２の回転方向でもあり、記録紙の搬送方向でもある）の２４００ｄｐｉ相当のラインに対応するラインデータである。そして、画像データ生成部４０１は、解像度が２４００ｄｐｉ相当の各画素に対応する画素データを当該画素の主走査方向（露光ヘッド１０６の長手方向）における位置と関連付けて生成される。

（ラインデータシフト部）
ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向、副走査方向の画像シフト量を２４００ｄｐｉ単位で各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データ（ラインデータともいう）を２４００ｄｐｉ単位でシフト処理を行う。シフト処理により、画像の形成位置の補正が行われる。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。

（フィルタ処理部）
変換手段であるフィルタ処理部４０８は、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換する。本実施例では画像データに対し、主走査方向のフィルタ処理による補間処理を行う。図５は、フィルタ処理部４０８でのフィルタ処理の様子を説明する図である。図５において、Ｄ１〜Ｄ９は、面発光素子アレイチップの画像データ（２４００ｄｐｉの入力データ）を示す。ここで、画像データＤ１〜Ｄ８は、該当の面発光素子アレイチップの画像データであり、画像データＤ９は、隣接する面発光素子アレイチップの最端部の画素データである。Ｄ１’〜Ｄ４’は、フィルタ処理部４０８のフィルタ処理を行った後の画像データ（１２００ｄｐｉの出力データ）を示している。出力データの解像度（１２００ｄｐｉ）は、入力データの解像度（２４００ｄｐｉ）の２分の１であり、各画素の画像データの算出式は、以下の（式１）で表される。

Ｄｎ’＝Ｄ（２×ｎ−１）×Ｋ２＋Ｄ（２×ｎ）×Ｋ１＋Ｄ（２×ｎ＋１）×Ｋ２・・・（式１）
ここで、画素位置ｎの値は、ｎ＝１〜１４，８５２である。ｎ＝１４８５２時の最端部データＤ（２９７０５（＝１４８５２×２＋１））は、隣接する面発光素子アレイチップがないため、例えば白（０）として処理されることとする。第１の係数であるＫ１は、出力データと、主走査方向の同じ座標位置となる入力データに対する重み係数である。第２の係数であるＫ２は、出力データに対して主走査方向に２分の１画素分ずれた座標の入力データに対する重み係数である。本実施例では、Ｋ１＝０．５、Ｋ２＝０．２５の値で補間演算（フィルタ処理）を行うこととしているが、本実施例と異なる重み係数を用いてもよい。本実施例では、重み係数Ｋ２を０より大きい値とすることで、出力データの解像度（１２００ｄｐｉ）よりも高い解像度（２４００ｄｐｉ）で生成された画像データの情報を出力データに反映することができる。具体的には、前段までの処理は、主走査方向の画像位置移動を２４００ｄｐｉで行い、その後にフィルタ処理部４０８で画像データの解像度を１２００ｄｐｉに変換する。これにより、２４００ｄｐｉ単位での画像移動精度を維持した状態で、１２００ｄｐｉの画像を生成することが可能となる。

また、フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、端部の画素データの処理を行う場合には、隣接する面発光素子アレイチップの端部側の画素データを加えて処理を行い、画像の欠落のないフィルタ処理を行うものとする。

（同期信号生成部）
同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向の１ライン分の周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、同期信号生成部４０６にＬｉｎｅ同期信号の周期、すなわち予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に２４００ｄｐｉの画素サイズ（約１０．５μｍ）移動する時間を指示する。例えば、副走査方向に２００ｍｍ／秒の速度で印刷する場合には、ＣＰＵ４００は、Ｌｉｎｅ同期信号の周期（副走査方向１ライン分の周期）を約５２．９μｓ（≒（２５．４ｍｍ／２４００ドット）／２００ｍｍ）として、同期信号生成部４０６に指示する。画像形成装置が感光ドラム１０２の回転速度を検知する検知部を有している場合、ＣＰＵ４００は、検知部の検知結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出する。そして、ＣＰＵ４００は、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。ここでの検知部は、例えば感光ドラムの回転軸に設置したエンコーダである。一方、画像形成装置が感光ドラム１０２の回転速度を検知する検知部を有していない場合、次のような情報に基づいて、感光ドラム１０２の回転速度を算出する。すなわち、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｃｍ^２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。

（チップデータ変換部）
チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、フィルタ処理部４０８より、感光ドラム１０２の副走査方向の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。

図６は、チップデータ変換部４０３の構成を示すブロック図である。図６において、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０は、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号を生成する発振器を内蔵していても良い。

カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、クロック信号（図７参照）のパルス数に同期して、カウンタ値をインクリメントする。カウンタ５３０が生成するＣＬＫ信号の周波数は、チップデータ変換部４０３がＬｉｎｅ同期信号の１周期内に読み出すべき画素データの容量（ビット数）と、後述するチップデータ変換部４０３のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群２０１は、副走査方向の１ラインを露光する発光素子を１４，８５２素子（１２００ｄｐｉ換算）有している。一方、画像データ生成部４０１は、２４００ｄｐｉの解像度でディザリング処理を行い、フィルタ処理部４０８では、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換した。そのため、フィルタ処理部４０８から出力される副走査方向の１ライン分の画像データの画素数は、１４，８５２画素となる。
チップデータ変換部４０３は、１つのＬｉｎｅ同期信号の間に、副走査方向１ライン分のラインデータを読み出して後述するラインメモリ５００への書き込みと、後述するメモリ５０１〜５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、１ラインのラインデータに含まれる画素数（１４，８５２）の２倍の数（２９，７０４）のカウント動作を行う。カウンタ５３０のカウント値が１〜１４，８５２までの期間をＴｍ１、カウント値が１４，８５３〜２９，７０４までの期間をＴｍ２とする（図７参照）。メモリ制御部５３２は、カウンタ５３０のカウント値に応じてラインデータをフィルタ処理部４０８から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が１〜１４，８５２までの期間Ｔｍ１に、主走査方向１ライン分のラインデータ（１４，８５２画素）をラインメモリ５００に格納する。また、メモリ制御部５３２は、カウンタ５３０のカウント値が１４，８５３〜２９，７０４の期間Ｔｍ２に、ラインメモリ５００に格納された副走査方向１ライン分のラインデータをメモリ５０１〜５２９に分割して書き込む。メモリ５０１〜５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。メモリ５０１〜５２９は、面発光素子アレイチップ１〜２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。

続いて、チップデータ変換部４０３が実行するフィルタ処理部４０８から読み出したラインデータのメモリ５０１〜５２９への書き込み、及びメモリ５０１〜５２９に書き込まれた画像データの出力について説明する。図７は、チップデータ変換部４０３におけるラインデータの入出力タイミングを説明するタイムチャートである。図７において、Ｌｉｎｅ同期信号は、同期信号生成部４０６から出力されるパルス信号を示している。また、図中、ＴＬ１、ＴＬ２、・・・ＴＬ１０は、副走査方向１ライン分の周期の番号を示している。また、Ｌｉｎｅ同期信号の１周期は、カウンタ５３０のカウンタ値に応じて、期間Ｔｍ１と期間Ｔｍ２に分割されている。ラインメモリ５００への入力データは、フィルタ処理部４０８からの画像データを示しており、周期ＴＬ１、ＴＬ２、・・・ＴＬ１０の期間Ｔｍ１にフィルタ処理部４０８から入力される。図中の１ライン目データとは、副走査方向の１ライン目のラインデータ（主走査方向１ライン分）を指している。同様に、２ライン目データ、・・・１０ライン目データとは、それぞれ、副走査方向の２ライン目のラインデータ、・・・副走査方向の１０ライン目のラインデータ（主走査方向１ライン分）を指している。

また、図７に示す‘メモリ５０１への入力データ’は、ラインメモリ５００に格納された主走査方向１ライン分のラインデータのうち、面発光素子アレイチップ１に対応するラインデータがメモリ５０１に書き込まれるタイミングを示している。同様にメモリ５０２への入力データ、メモリ５０３への入力データ、・・・メモリ５２９への入力データは、各々面発光素子アレイチップ２、３、・・・２９に対応するラインデータがメモリ５０２、５０３、・・・５２９に書き込まれるタイミングを示している。なお、メモリ５０１への入力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指している。メモリ５０２〜メモリ５２９の入力データについても同様である。

図７に示す‘メモリ５０１からの出力データ’は、メモリ５０１に書き込まれたラインデータを面発光素子アレイチップ１に出力するために読み出すタイミングを示している。同様に、図７に示す‘メモリ５０２からの出力データ’、・・・‘メモリ５２９からの出力データ’は、それぞれ面発光素子アレイチップ２、・・・面発光素子アレイチップ２９に出力するために読み出すタイミングを示している。なお、メモリ５０１からの出力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指している。メモリ５０２〜メモリ５２９からの出力データについても同様である。

本実施例では、ラインメモリ５００より、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１〜５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。

（チップデータシフト部）
補正手段であるチップデータシフト部４０４は、次のような制御を行う。すなわち、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ（２４００ｄｐｉ単位）に基づいて、メモリ５０１〜５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。

露光ヘッド１０６の長手方向において、偶数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド１０６の長手方向においても、奇数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各面発光素子アレイチップと奇数番目の各面発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各面発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、面発光素子アレイチップの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招くおそれがある。

図４に示すメモリ４２０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１〜２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４２０には、次のような測定データに基づく補正データが記憶されている。副走査方向の位置の基準となる面発光素子アレイチップ１の発光素子列に対し、他の面発光素子アレイチップ２〜２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかを示す補正データが記憶されている。測定データは、駆動基板２０２に面発光素子アレイチップ２〜２９を実装した後、測定装置によって各面発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置の電源がＯＮされたことに応じてメモリ４２０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１〜５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、面発光素子アレイチップ１の発光素子列に対して面発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板に実装されている場合には、チップデータシフト部４０４は、次のような処理を行う。すなわち、チップデータシフト部４０４は、駆動基板２０２への面発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす面発光素子アレイチップ２に対応するラインデータの出力タイミングを８画素分遅延させる。そのため、チップデータシフト部４０４は、面発光素子アレイチップ１に対応するラインデータに対して、面発光素子アレイチップ２に対応する全ラインデータをシフトさせる。

（データ送信部）
データ送信部４０５は、露光ヘッド１０６の駆動基板２０２に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを送信する。前述した図５（ｂ）を参照して、画像データの送信タイミングについて説明する。図３（ａ）に示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ１、３、５、・・・２９は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ２、４、６、・・・２８は、副走査方向の下流側に配置されている。図５（ｂ）に示すタイムチャートでは、奇数番目の面発光素子アレイチップ１、・・・２９に対応するメモリ５０１、・・・メモリ５２９への画像データの書き込みは、最初のＬｉｎｅ同期信号の期間（図中、ＴＬ１）で行われる。そして、次のＬｉｎｅ同期信号の期間（図中、ＴＬ２）で、奇数番目の面発光素子アレイチップ１、・・・２９に対応するメモリ５０１、・・・メモリ５２９から、副走査方向１ライン目のデータの読み出しが行われる。同様に、更に次のＬｉｎｅ同期信号の期間では、奇数番目の面発光素子アレイチップ１、・・・２９に対応するメモリ５０１、・・・メモリ５２９から、副走査方向２ライン目のデータの読み出しが行われる。そして、１０番目のＬｉｎｅ同期信号の期間（図中、ＴＬ１０）で、奇数番目の面発光素子アレイチップ１、・・・２９に対応するメモリ５０１、・・・メモリ５２９から、副走査方向９ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ２に対応するメモリ５０２は、メモリ５０２への画像データの書き込みが行われた期間ＴＬ１から、Ｌｉｎｅ同期信号９パルス後の期間（図中、ＴＬ１０）で、メモリ５０２から画像データの読み出しが行われる。

データ送信部４０５は、チップデータシフト部４０４によって処理されたラインデータを駆動基板２０２に送信する。データ送信部４０５は、発振器の代わりに、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のクロック信号を生成する周波数変調回路を備えている。また、データ送信部４０５は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号を生成する発振器を内蔵していても良い。本実施例では、Ｌｉｎｅ同期信号の１周期内でカウント値が２９，７０４（１ラインの画素データ数の２倍の数）以上になるように、クロック信号（図５（ｂ）のＣＬＫ）の周波数を定めている。これにより、Ｌｉｎｅ同期信号の１周期内で、ラインメモリ５００への画像データの入力（書き込み）、及びラインメモリ５００からメモリ５０１〜５２９への画像データの出力（書き込み）が可能となる。

一方、メモリ５０１〜５２９からのデータの読み出しは、Ｌｉｎｅ同期信号の１周期の期間内に、２９個のメモリ５０１〜５２９から各面発光素子アレイチップに対応する、主走査方向１ライン分の画像データをパラレルに出力する。そのため、メモリ５０１〜５２９からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ５０１〜５２９への画像データの書き込み時のクロック信号の周期の５８倍の長い周期で、メモリ５０１〜５２９から画像データを読み出すものとする。

［露光ヘッドの駆動部］
（データ受信部）
次に、露光ヘッド１０６の駆動部３０３ａ内部の処理について説明する。駆動部３０３ａは、データ受信部４０７、ＬＵＴ４１０、ＰＷＭ信号生成部４１１、タイミング制御部４１２、制御信号生成部４１３、駆動電圧生成部４１４の機能ブロックから構成されている。以下、駆動部３０３ａでの画像データが処理される順に各機能ブロックの処理について説明する。なお、前述したように、チップデータ変換部４０３では、２９個の面発光素子アレイチップ毎に画像データの配列を行い、以降の処理ブロックは、２９チップに格納された各画像データを並列に処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１〜１５に対応した画像データを受信し、面発光素子アレイチップ毎に並列に処理可能な回路を有するものとする。

（データ受信部）
データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信された信号を受信する。ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。

（ＬＵＴ）
続くＬＵＴ４１０は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値（濃度データ値）をルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）を参照して、データ変換を行う。ＬＵＴ４１０では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、ＣＰＵ４００は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。

図８は、ルックアップテーブルの一例を示す表を示したものであり、ＬＵＴ４１０は図８（ａ）〜（ｃ）のいずれかの変換表を用いて、１２００ｄｐｉ相当の画素データをＰＷＭ信号に変換する。図８に示すルックアップテーブルは、フィルタ処理部４０８にて変換された１２００ｄｐｉ相当の画素データである画素の濃度値（０％、２５％、５０％、７５％、１００％の５つの値）を８ビットのＰＷＭデータに対応付けて、変換する変換表である。図８（ａ）〜（ｃ）に示す変換表の左側の欄の２進数表示の「０００」、「００１」、「０１０」、「０１１」、「１００」は、それぞれ画素の濃度値０％、２５％、５０％、７５％、１００％に対応する１２００ｄｐｉ相当の画素データである。また、図８（ａ）〜（ｃ）に示す変換表のＰＷＭデータは、画素の濃度値に対応する８ビットのデータを示している。ＰＷＭデータの「１」は、ＬＥＤのオンデータ（発光データ）であり、「０」はオフデータ（非発光データ）である。ＰＷＭデータは、後述するΦＷ１〜ΦＷ４に相当する。例えば、画素の濃度値０％に対応する「０００」に対応するＰＷＭデータは、図８（ａ）〜（ｃ）のいずれの変換表でも「００００００００」となっている。また、画素の濃度値１００％に対応する「１００」に対応するＰＷＭデータは、図８（ａ）〜（ｃ）のいずれの変換表でも「１１１１１１１１」となっている。一方、画素の濃度値２５％、５０％、７５％に対応する「００１」、「０１０」、「０１１」に対応するＰＷＭデータは、図８（ａ）〜（ｃ）において、それぞれ異なる８ビットデータとなっている。例えば、画素の濃度値５０％の「０１０」に対応するＰＷＭデータは、図８（ａ）では「００００１１１１」であり、図８（ｂ）では「１１１１００００」であり、図８（ｃ）では「００１１１１００」となっている。

（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
続くＰＷＭ信号生成部４１１では、画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１〜ΦＷ４とする（図９参照）。一方、後述するシフトサイリスタ（図９参照）の動作により、順次、面発光素子チップアレイが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図９参照）。

［ＳＬＥＤ回路の説明］
図９は、本実施例の自己走査型発光素子（Ｓｅｌｆ−Ｓｃａｎｎｉｎｇ ＬＥＤ：ＳＬＥＤ）チップアレイの一部分を抜き出した等価回路である。図９において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１〜ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１〜ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図９に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ−３〜Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ−３〜Ｌ４ｎが点灯可能な構成となっている。

［ＳＬＥＤ回路の動作］
次に、図９に示すＳＬＥＤ回路の動作について説明する。なお、図９の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１〜ΦＷ４に入力される電圧も、同じく５Ｖとする。図９において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図９の共通ゲートＧｎよりも左側）の共通ゲートＧｎ−１の電位については、結合ダイオードＤｎ−１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。

図１０（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ−１、Ｇｎ、Ｇｎ＋１・・・は、図９中の発光サイリスタＬの共通ゲートを指している。また、図１０（ａ）の縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図１０（ａ））である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。

また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図９では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図９の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図１０（ｂ）は、このときの各共通ゲートＧｎ−１〜Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図１０（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。

［発光サイリスタの発光動作］
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ−３〜Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ−３〜Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１〜ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１〜４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１〜ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ−３〜４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１〜ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ−３〜Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１〜ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１〜ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。

図１１は、図９に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１１では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１１の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。

ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ−１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ−１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。

転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１〜ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。

本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。

［面発光サイリスタの構造］
図１２は、本実施例の面発光サイリスタ部の概略図である。図１２（ａ）は、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１２（ｂ）は、図１２（ａ）に示すＢ−Ｂ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には約２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。

図１２（ｂ）において、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型の半導体層、９０８は第一伝導型とは異なる第１の第二伝導型の半導体層、９１０は第２の第一伝導型の半導体層、９１２は第２の第二伝導型の半導体層である。図１２（ｂ）に示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型のＧａＡｓ又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型の半導体層９０６にはｎ型のＡｌＧａＡｓ、第１の第二伝導型の半導体層９０８にはｐ型のＡｌＧａＡｓを用いている。また、第２の第一伝導型の半導体層９１０にはｎ型のＡｌＧａＡｓ、第２の第二伝導型の半導体層９１２にはｐ型のＡｌＧａＡｓを用いている。

また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１２（ｂ）に示すように、本実施例では第２の第二伝導型の半導体層９１２であるｐ型のＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型のＧａＰ層９１４は、透明導電体のＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型のＧａＰ層９１４は透明導電体のＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型のＧａＰ層９１４は、ｎ型の透明導電体のＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型のＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型のＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型のＧａＰ層９１４とｎ型の透明導電体のＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。

本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。

［重複部の構成と形成される画像との関係］
次に、本発明の特徴である面発光素子アレイチップ１〜２９の面発光素子の重複部における画像処理について説明する。図１３は、各々の面発光素子アレイチップのつなぎ目部分の構成と、形成される画像（ハーフトーン）との関係を説明する図である。ここでは、面発光素子アレイチップ１、２、３を用いて説明する。図１３（ａ）は、面発光素子アレイチップ１、２、３の面発光素子の重複部の配置構成を示す図であり、図１３（ｂ）は、図１３（ａ）に示す面発光素子アレイチップ１、２、３により画像形成された画像を示している。ここでは、説明を簡単にするため、重複する面発光素子のうち、一方の面発光素子のみを発光させ、他方の発光素子は発光させない制御としている。すなわち、面発光素子アレイチップ１、２の重複部については、面発光素子アレイチップ１の面発光素子を発光させ、面発光素子アレイチップ２の面発光素子は発光させない。一方、面発光素子アレイチップ２、３の重複部については、面発光素子アレイチップ２の面発光素子を発光させ、面発光素子アレイチップ３の面発光素子は発光させない制御を行う。図１３（ａ）において、ハッチングされた面発光素子は、発光される素子を示している。

図１３（ｂ）に示す面発光素子アレイチップ１、２、３の重複部の画像のスジ（筋）は、面発光素子アレイチップの駆動基板２０２への実装ばらつき（実装誤差）や駆動基板２０２の熱膨張により発生する面発光素子アレイチップ間のずれによる間隙で生じる。図１３（ａ）の面発光素子アレイチップ１と面発光素子アレイチップ２とのつなぎ目部の面発光素子の間隔ｂは、所望の面発光素子の間隔ａよりも間隔が狭い場合を示している（間隔ａ＞間隔ｂ）。間隔ａ、ｂの大小関係が間隔ａ＞間隔ｂの場合には、面発光素子アレイチップ１、２の端部の面発光素子がお互いに重なり合うようなずれが生じる。そのため、面発光素子アレイチップ１と面発光素子アレイチップ２とのつなぎ目箇所において、面発光素子を発光させた際の光量が増加し、濃い濃度の画像が形成されてしまう。即ち、面発光素子アレイチップ１の最も右側に位置する面発光素子の露光範囲（１画素）の一部と、面発光素子アレイチップ２の最も左側に位置する面発光素子の露光範囲（１画素）の一部と、が重複してしまう。そのため、重複して露光される部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて大きくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図１３（ｂ）に示すように、黒い筋（図中、黒スジ）として画像形成されてしまう。

一方、面発光素子アレイチップ２と面発光素子アレイチップ３によるつなぎ目部の面発光素子の間隔ｃは、所望の面発光素子の間隔ａよりも間隔が広い場合を示している（間隔ａ＜間隔ｃ）。間隔ａ、ｃの大小関係が間隔ａ＜間隔ｃの場合には、面発光素子アレイチップ２、３の端部の面発光素子がお互いに離れるようなずれが生じる。そのため、面発光素子アレイチップ２と面発光素子アレイチップ３とのつなぎ目個所において、面発光素子を発光させた際の光量が減少し、薄い濃度で画像が形成されてしまう。即ち、面発光素子アレイチップ２の最も右側に位置する面発光素子と、面発光素子アレイチップ２の最も左側に位置する面発光素子と、の中心間距離が称呼の値よりも大きい。そのため、そのため、当該部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて少なくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図１３（ｂ）に示すように、白い筋（図中、白スジ）として画像形成されてしまう。

［重複部の画像処理］
次に、本実施例の長手方向に千鳥状に配列された面発光素子アレイチップの重複部における画像処理について説明する。以下では、面発光素子アレイチップ間の発光素子の重複量は、４素子として説明する。前述したチップデータ変換部４０３のメモリ５０１〜５２９には、各面発光素子アレイチップ１〜２９に対応する画像データ（５１６素子分）に加えて、面発光素子アレイチップ間で重複する面発光素子４素子分の画像データも格納される。また、メモリ制御部５３２からメモリ５０１〜５２９を制御するために、アドレス信号、チップセレクト信号、ライトイネーブル信号の制御信号（図６に示すメモリ５０１制御信号〜メモリ５２９制御信号）が、各々のメモリ５０１〜５２９に出力される。なお、チップセレクト信号は、メモリ５０１〜５２９を選択するための信号であり、信号がローレベルのときに該当のメモリ５０１〜５２９が選択される。また、ライトイネーブル信号は、ローレベルのときに、該当のメモリ５０１〜５２９に対する書き込み処理が有効となる信号である。

図１４は、ラインメモリ５００に格納された１ライン画像データと、メモリ制御部５３２からの制御信号によりメモリ５０１〜５２９へ格納される画像データとの対応を説明する図である。図１４において、１ライン画像データ中の数字１〜１４８５２は、主走査方向１ライン中の画素位置を示している。また、メモリ５０１〜５２９内の数字１〜１４８５２は、ラインメモリ５００に格納されている１ライン画像データの画素位置を表している。なお、メモリ５０１〜５２９のアドレス１〜５１６は、面発光素子アレイチップ１〜２９内部の面発光素子に対応している。例えばアドレス１は１番目の面発光素子に対応し、アドレス２は２番目の面発光素子に対応し、アドレス５１６は５１６番目の面発光素子に対応する。

また、各々の面発光素子アレイチップ１〜２９に対応する重複部のメモリ５０１〜５２９への画素データの格納先は、Ｎを５０１〜５２８とすると、次のような関係となる。すなわち、メモリ（Ｎ）のアドレス５１３〜５１６へ格納される画素データとメモリ（Ｎ＋１）のアドレス１〜４へ格納される画素データが、画像形成される１ライン上の同一の画素位置（重複する画像位置）となる関係を有している。そのため、２９個の面発光素子アレイチップ１〜２９の画像形成される画素位置の重複箇所は２８箇所となる。以下では、重複箇所に対する各々のメモリ５０１〜５２９の画像配列を重複１〜２８という。

［メモリ格納時の選択制御］
図６に示すように、重複制御部５３３は、メモリ５０１〜５２９の重複１〜２８について、ラインメモリ５００から読み出された画素データを、同一の重複画素位置に対し、どちらか一方のメモリ５０１〜５２９だけに格納するようにメモリを選択する。そして、選択されなかったメモリ５０１〜５２９の重複画素位置には、画素データの値として‘０’が格納される。重複制御部５３３は、重複１〜２８に対する画素データの選択制御を１画素毎（面発光素子毎）に実施し、メモリ５０１〜５２９の重複する２つの面発光素子位置に対応するアドレスへ画素データを格納する。重複１〜２８以外の画素位置に対しては、上述したメモリ５０１〜５２９の選択制御は行われず、メモリ制御部５３２を介してラインメモリ５００から読み出した画素データは、メモリ５０１〜５２９の面発光素子位置に対応するアドレスに格納される。

重複制御部５３３で選択される重複１〜２８に対する画像データの選択パターンの数は、重複数に応じて、以下の（式２）で求めることができる。

画像データ格納パターン数＝２^{（重複数）}・・・（式２）
図１４に示すように、重複数が４素子の場合は、（式２）により重複１〜２８に対して、画像データ格納パターンは、図１５に示す１６種類のパターンとなる。図１５は、重複数が４素子の場合の画像データの格納パターンを表す表である。図１５において、各パターンの対応メモリは、メモリＮ（メモリ５０１〜５２８）とメモリＮ＋１（メモリ５０２〜５２９）を示し、重複画素１〜４は、各メモリ５０１〜５２９の重複１〜２８の重複する画素を示す。なお、重複画素１〜４は、各メモリ５０１〜５２９の重複１〜２８の主走査方向の位置を示し、表中の数字が‘１’の場合にはメモリ制御部５３２を介してラインメモリ５００から読み出された画像データが格納される。一方、表中の数字が‘０’の場合には、画素データの値として‘０’が格納される制御が行われる。

［重複制御部の構成］
図１６は、重複制御部５３３の構成を示すブロック図である。図１６に示すように、重複制御部５３３は、擬似乱数発生部５３４、乱数記憶部５３６、重複画素切替部５３５、画像データ振分部５３７から構成されている。出力部である擬似乱数発生部５３４は、例えば一般的な線形帰還シフトレジスタ（ＬＦＳＲ）であり、画像データ振分部５３７は、擬似乱数発生部５３４から出力された‘０’又は‘１’の値に従い、メモリ５０１〜５２９に出力する画素データの選択を行う。画像データ振分部５３７は、２つのセレクタ５３９、５４０から構成されている。各セレクタの入力ポート１にはメモリ制御部５３２を介して読み出されたラインメモリ５００からの画像データが入力され、入力ポート０には‘０’（ＧＮＤ）が入力される。また、擬似乱数発生部５３４からは、セレクタ５３９、５４０に、入力ポート０又は入力ポート１の選択を指示するセレクト信号（選択信号）が入力される。なお、セレクト信号は、２つのセレクタ５３９、５４０に異なる信号、すなわちセレクタ５４０には、セレクタ５３９に入力されるセレクト信号を反転した信号が入力される。例えば、セレクタ５３９に入力されるセレクト信号が入力ポート０を指示する場合には、セレクタ５４０に入力されるセレクト信号は入力ポート１を指示する。そして、セレクタ５３９、５４０は、面発光素子アレイチップ間の重複する２つの面発光素子アレイチップの発光素子に対応する画素データを出力する。

［重複制御部の動作］
画像データ振分部５３７の動作について、メモリ５０１とメモリ５０２の画素位置５１３、５１４の画像データ振り分け処理を例に説明する。画素位置５１３に対して、擬似乱数発生部５３４の擬似乱数出力が‘０’であった場合、セレクタ５３９の出力は、入力ポート０からの入力が選択され、セレクタ５４０の出力は、入力ポート１からの入力が選択される。その結果、セレクタ５３９は、メモリ５０１の画素位置５１３の画素データとして‘０’を出力し、セレクタ５４０は、メモリ５０２の画素位置５１３の画素データとして、ラインメモリ５００から読み出した画素位置５１３の画素値を出力する。次に、画素位置５１４に対して、擬似乱数発生部５３４の擬似乱数出力が‘１’であった場合、セレクタ５３９の出力は、入力ポート１からの入力が選択され、セレクタ５４０の出力は、入力ポート０からの入力が選択される。その結果、セレクタ５３９は、メモリ５０１の画素位置５１４の画素データとして、ラインメモリ５００から読み出した画素位置５１４の画素値を出力し、セレクタ５４０は、メモリ５０２の画素位置５１４の画素データとして‘０’を出力する。重複制御部５３３は、上述した処理を重複１〜２８の同一画素位置の画素データに対して実施する。

なお、重複１〜２８の処理時におけるメモリ５０１〜５２９へ出力されるメモリ制御部５３２からの制御信号は、次のように制御される。すなわち、メモリ５０１とメモリ５０２を例にとると、カウンタ５３０のカウント値が重複部（５１３）になったときに、メモリ５０２のチップイネーブル信号とライトイネーブル信号がローレベルとなり、メモリ５０２への書き込み処理が有効状態となる。なお、メモリ５０１は、既にチップイネーブル信号とライトイネーブル信号がローレベルであり、メモリ５０１への書き込み処理が有効状態であるため、画素データが書き込まれる。一方、画素位置を指定するメモリ５０１へのアドレス信号が５１３となったときに、メモリ５０２へのアドレス信号は１となり、その後、画素データが入力されるたびにアドレス信号がカウントアップされ、５１６まで順次カウントアップされる。カウンタ５３０のカウント値が重複部以外のカウント値になったときは、メモリ５０１へのチップイネーブル信号とライトイネーブル信号はハイレベルとなり、メモリ５０１への書き込み処理が無効状態となる。

重複画素切替部５３５は、カウンタ５３０から入力されたカウント値が重複部以外（例えばカウント値が５１７）と判断すると、画像データ振分部５３７で選択制御された画素データではなく、ラインメモリ５００から読み出された画素データを出力する。これにより、メモリ制御部５３２を介してラインメモリ５００から読み出された５１７画素目のデータは、メモリ５０２のアドレス５に格納される。以降、カウンタ５３０から入力されたカウント値が重複部以外の場合には、メモリ制御部５３２を介してラインメモリ５００から読み出された画像データが、順次メモリ５０２に格納される。

また、擬似乱数発生部５３４は、記憶部である乱数記憶部５３６と接続されており、乱数記憶部５３６は主走査方向１ライン中の重複１〜２８に対応する乱数値を記憶する。擬似乱数発生部５３４には、ＣＰＵ４００からの指示信号と、カウンタ５３０からのカウンタ値、Ｌｉｎｅ同期信号が入力される。ＣＰＵ４００は、擬似乱数発生部５３４に対し、重複画素位置及び何ライン毎に乱数を発生させるかを指示する信号を出力する。擬似乱数発生部５３４は、例えばＣＰＵ４００から２ライン毎に乱数を発生させる指示が入力された場合には、次のように動作する。すなわち、擬似乱数発生部５３４は、Ｌｉｎｅ同期信号が２度入力される毎にＣＰＵ４００から指示された重複画素位置とカウンタ５３０からカウンタ値が一致する重複１〜２８の画素位置において、乱数を発生させる。擬似乱数発生部５３４は、その際に生成した乱数値（重複２８箇所×４素子分の乱数値）を乱数記憶部５３６に記憶する。そして、次のＬｉｎｅ同期信号が入力された際は、擬似乱数発生部５３４は、乱数記憶部５３６に記憶した乱数値を読み出し、読み出した乱数値を画像データ振分部５３７に出力し、画素データの選択制御を行う。ここでは複数ライン毎の処理の一例として２ライン毎の処理としたのは、本実施例では、副走査方向の解像度は２４００ｄｐｉ、主走査方向の解像度は１２００ｄｐｉであるため、処理解像度を同じにするためである。これにより、主走査方向・副走査方向の解像度違いによる形成画像への品質低下を軽減することができる。

また、擬似乱数発生部５３４は、ＣＰＵ４００からの指示により乱数生成を停止することも可能である。その場合には、擬似乱数発生部５３４は乱数記憶部５３６に記憶された乱数値を読み出し、読み出した乱数値を画像データ振分部５３７に出力することにより、画像データ振分部５３７において画素データの選択が行われる。このように、乱数記憶部５３６は、ＣＰＵ４００からの指示により擬似乱数発生部５３４を介し、乱数値の書換えが可能な構成である。

図１７は、本実施例の重複制御部５３３の制御を説明する図である。図１７（ａ）は、メモリ５０１〜５２９の重複１〜２８において、副走査方向の１ライン目〜１６ライン目の１ライン毎に重複制御部５３３にて、画素データをメモリＮ、Ｎ＋１に振り分ける制御を行った場合のイメージ図である。図１７（ａ）中のＮは５０１〜５２８であり、各ラインのメモリＮのアドレス５１３〜５１６、メモリＮ＋１のアドレス１〜４の重複部において、ハッチングされている画素が選択された画素データ（発光される画素データ）を示す。１ライン毎の選択制御によるパターン順序は、図１７（ａ）に示すパターンに限定されるものではなく、図１５に示す画像データの格納パターンがランダムに選択制御される。そのため、各面発光素子アレイチップ１〜２９の重複１〜２８においても、ランダムに選択制御が可能である。また、図１７（ｂ）は、本実施例を適用しなかった場合に発生する黒スジ及び白スジのハーフトーン形成画像のイメージ図であり、図１７（ｃ）は本実施例を適用した場合のハーフトーン形成画像のイメージ図である。本実施例を適用することにより、黒スジ及び白スジが形成されていないことが分かる。

以上説明したように、本実施例では、面発光素子アレイチップ１〜２９の発光素子の重複部において、異なるアレイチップに属し同じ画素位置に対応する発光素子のどちらか一方に画像データを格納するように選択制御し、また、ライン単位で選択制御を行う。これにより、露光ヘッドの発熱によってプリント基板が熱膨張することで発生する面発光アレイチップ間の間隙の広がりに対しても、画像スジの影響を容易に拡散することができる。そのため、面発光アレイチップ間の間隙を測定する手段を新たに設ける必要がなく、容易に形成画像品質の向上が得られる。

なお、本実施例では、面発光素子アレイチップの数、及び１つの面発光素子アレイチップが有する面発光素子数を、それぞれ２９チップ、５１６素子として説明したが、本発明は、この構成に限定されるものではない。また、擬似乱数発生部５３４では、重複１〜２８の同じ画素位置に対する画素データをどちらか一方のメモリ５０１〜５２９にランダムに選択する処理であればよく、線形帰還シフトレジスタ（ＬＦＳＲ）を用いた構成に限定するものではない。更に、本実施例では、各面発光素子アレイチップ１〜２９の面発光素子の重複数を４素子とした。面発光素子の重複数は２素子以上であれば、形成される画像の画質向上の効果が得られるため、４素子に限定されるものではない。

以上説明したように、本実施例によれば、重複して配列された発光素子の重複部の画質を向上させることができる。

実施例１では、メモリ５０１〜５２９の重複１〜２８に対して、ラインメモリ５００から読み出された画素データを、どちらか一方のメモリ５０１〜５２９の同一の重複画素位置に格納するように、メモリ５０１〜５２９を選択する制御手法について説明した。実施例２では、１つの画素の画素データを所望する比率で分割して、２つのメモリ５０１〜５２９へ格納する制御手法について説明する。

［画素データ分割制御］
図１８は、本実施例の重複制御部５３３の構成を示すブロック図である。実施例１の図１６に示す重複制御部５３３の構成と比べて、本実施例の重複制御部５３３は、１画素のデータを所望する比率で分割制御するための画像データ振分部５３７の構成が異なる。画像データ振分部５３７は、分割部である画素分割制御部５３８と２つのセレクタ５３９、５４０で構成される。画素分割制御部５３８は、メモリ制御部５３２を介してラインメモリ５００から読み出された１画素データをＣＰＵ４００から指示された画素分割比率に応じて分割し、分割された２つの画素データを２つのセレクタ５３９、５４０へ出力する。２つのセレクタ５３９、５４０には、画素分割制御部５３８から出力された２つの画素データｓｅｌ＿ｉｍｇ１、ｓｅｌ＿ｉｍｇ２と、擬似乱数発生部５３４からのセレクト信号が入力される。なお、セレクト信号は、実施例１と同様に、２つのセレクタ５３９、５４０に異なる信号、すなわちセレクタ５４０には、セレクタ５３９に入力されるセレクト信号を反転した信号が入力される。例えば、セレクタ５３９に入力されるセレクト信号が入力ポート０を指示する場合には、セレクタ５４０に入力されるセレクト信号は入力ポート１を指示する。

画素分割制御部５３８からセレクタ５３９、５４０に入力される画素データについて、詳細に説明する。ここで、例えばＣＰＵ４００から指示された画素分割比率が６０％であり、メモリ制御部５３２を介してラインメモリ５００から読み出された３ビット構成の１画素データ（ｉｍｇ１）が‘５’であるとする。画素分割制御部５３８では、２つのセレクタ５３９、５４０へ出力する２つの画素データ（ｓｅｌ＿ｉｍｇ１、ｓｅｌ＿ｉｍｇ２）を以下のように算出する。

ｓｅｌ＿ｉｍｇ１＝‘５’×０．６（６０％）＝‘３’
ｓｅｌ＿ｉｍｇ２＝ｉｍｇ１（‘５’）−ｓｅｌ＿ｉｍｇ１（‘３’）＝‘２’
算出された２つの画素データ（ｓｅｌ＿ｉｍｇ１、ｓｅｌ＿ｉｍｇ２）は、セレクタ５３９、５４０に出力される。セレクタ５３９、５４０では、実施例１で説明した擬似乱数発生部５３４からのセレクト信号（‘０’又は‘１’）に応じて、入力された２つの画像データから１つの画像データを選択して出力する。例えば、セレクト信号が‘１’の場合、図１８のセレクタ５３９からは、ｓｅｌ＿ｉｍｇ１＝‘３’が出力され、セレクタ５４０からは、ｓｅｌ＿ｉｍｇ２＝‘２’が出力される。そして、セレクタ５３９、５４０から出力された画像データは、重複画素切替部５３５を介して、メモリ５０１〜５２９の重複１〜２８へ格納される。

［その他の実施例］
図１９は、その他の実施例として、実施例１の図４に示す制御ブロック図とは異なる構成の制御基板４１５と駆動基板２０２の制御ブロック図である。実施例１の図４では、フィルタ処理部４０８が駆動基板２０２の駆動部３０３ａ内部に配置されていた。図１９では、フィルタ処理部４０８は、制御基板４１５内部に設けられ、チップデータシフト部４０４とデータ送信部４０５の間に配置されている。このように、制御基板４１５において、フィルタ処理部４０８でフィルタ処理を行った画素データを駆動基板２０２に送信する構成であってもよい。

以上説明したように、本実施例では、面発光素子アレイチップ１〜２９の発光素子の重複部において、それぞれの発光素子に対して、ＣＰＵ４００からの分割画素比率に応じて、画素データを分割する。そして、分割した画素データをそれぞれのメモリ５０１〜５２９に格納するように制御し、また、ライン単位で制御処理を行う。これにより、露光ヘッドの発熱によってプリント基板が熱膨張することで発生する面発光アレイチップ間の間隙の広がりに対しても、画像スジの影響を容易に拡散できる。そのため、別途面発光アレイチップ間の間隙を測定する手段を要さず、容易に形成画像品質の向上が得られる。

以上説明したように、本実施例によれば、重複して配列された発光素子の重複部の画質を向上させることができる。

１０２ 感光ドラム
１０６ 露光ヘッド
４００ ＣＰＵ
４０３ チップデータ変換部

Claims (12)

1. 第１の方向に回転する感光体と、
   前記第１の方向と直交する第２の方向に配列された複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光部と、
   画像データを前記露光部に出力し、画像形成を制御する制御部と、
   を備える画像形成装置であって、
   前記露光部は、前記感光体を露光する直線状に配列された複数の前記発光素子を有する面発光素子アレイを複数、有し、
   複数の前記面発光素子アレイは、前記第１の方向に隣接する２つの前記面発光素子アレイの前記第２の方向の端部に配列された一部の前記面発光素子の前記第１の方向の位置が重複する重複部を形成するように、前記第２の方向に千鳥状に配置され、
   前記画像データを前記感光体の前記第２の方向の画素位置に応じて、前記面発光素子アレイに振り分ける振り分け部を備え、
   前記振り分け部は、前記制御部からの指示に応じて、前記重複部の面発光素子毎に、前記画像データを隣接するどちら一方の前記面発光素子アレイに振り分けることを特徴とする画像形成装置。
2. 前記振り分け部は、前記画像データを第１の面発光素子アレイ、又は前記第１の面発光素子アレイに隣接する第２の面発光素子アレイに振り分けるための重複制御部を有し、
   前記重複制御部は、前記画像データ又は０を前記第１の面発光素子アレイに出力する第１のセレクタと、前記画像データ又は０を前記第２の面発光素子アレイに出力する第２のセレクタと、前記第１のセレクタ及び前記第２のセレクタに、前記画像データ又は０を選択する選択信号を出力する出力部と、を有し、
   前記出力部は、前記第１のセレクタが前記第１の面発光素子アレイに前記画像データを出力する場合には、前記第２のセレクタは前記第２の面発光素子アレイに０を出力し、前記第２のセレクタが前記第２の面発光素子アレイに前記画像データを出力する場合には、前記第１のセレクタは前記第１の面発光素子アレイに０を出力するように、前記選択信号を出力することを特徴とする請求項１に記載の画像形成装置。
3. 第１の方向に回転する感光体と、
   前記第１の方向と直交する第２の方向に配列された複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光部と、
   画像データを前記露光部に出力し、画像形成を制御する制御部と、
   を備える画像形成装置であって、
   前記露光部は、前記感光体を露光する直線状に配列された複数の前記発光素子を有する面発光素子アレイを複数、有し、
   複数の前記面発光素子アレイは、前記第１の方向に隣接する２つの前記面発光素子アレイの前記第２の方向の端部に配列された一部の前記面発光素子の前記第１の方向の位置が重複する重複部を形成するように、前記第２の方向に千鳥状に配置され、
   前記画像データを前記感光体の前記第２の方向の画素位置に応じて、前記面発光素子アレイに振り分ける振り分け部を備え、
   前記振り分け部は、前記制御部からの指示に応じて、前記重複部の面発光素子毎に、前記画像データを分割して隣接する２つの前記面発光素子アレイに振り分けることを特徴とする画像形成装置。
4. 前記振り分け部は、前記画像データを分割して隣接する２つの前記面発光素子アレイに振り分けるための重複制御部を有し、
   前記重複制御部は、前記画像データを第１の画像データ及び第２の画像データに分割するための分割比率に基づいて分割する分割部と、前記第１の画像データ又は前記第２の画像データを前記第１の面発光素子アレイに出力する第１のセレクタと、前記第１の画像データ又は前記第２の画像データを前記第２の面発光素子アレイに出力する第２のセレクタと、前記第１のセレクタ及び前記第２のセレクタに、前記第１の画像データ又は前記第２の画像データを選択する選択信号を出力する出力部と、を有し、
   前記出力部は、前記第１のセレクタが前記第１の面発光素子アレイに前記第１の画像データを出力する場合には、前記第２のセレクタは前記第２の面発光素子アレイに前記第２の画像データを出力し、前記第２のセレクタが前記第２の面発光素子アレイに前記第１の画像データを出力する場合には、前記第１のセレクタは前記第１の面発光素子アレイに前記第２の画像データを出力するように、前記選択信号を出力することを特徴とする請求項３に記載の画像形成装置。
5. 前記制御部は、前記分割比率を、前記重複制御部に指示することを特徴とする請求項４に記載の画像形成装置。
6. 前記出力部は、乱数に基づいて決定した前記選択信号を出力することを特徴とする請求項２又は請求項５に記載の画像形成装置。
7. 前記重複制御部は、前記重複部の前記面発光素子毎に、前記出力部から出力された前記選択信号を記憶する記憶部を有し、
   前記出力部は、前記記憶部に記憶された前記選択信号を前記第１のセレクタ及び前記第２のセレクタに出力することを特徴とする請求項６に記載の画像形成装置。
8. 前記出力部は、前記制御部からの指示に応じて、前記乱数に基づいて決定した前記選択信号、又は前記記憶部に記憶された前記選択信号を出力することを特徴とする請求項７に記載の画像形成装置。
9. 前記重複部の前記面発光素子の数は、２以上であることを特徴とする請求項８に記載の画像形成装置。
10. 前記重複制御部は、前記重複部の面発光素子について画像データの振り分けを行うことを特徴とする請求項９に記載の画像形成装置。
11. 前記制御部は、前記重複制御部による前記画像データの振り分けを、前記第１の方向の各ライン毎に、又は前記第１の方向の複数ライン毎に行うことを特徴とする請求項１０に記載の画像形成装置。
12. 前記重複制御部は、前記第１の方向の同じ重複部において、前記出力部から同じ前記選択信号が出力されないように、前記出力部を制御することを特徴とする請求項１１に記載の画像形成装置。