JP2020068215A - 半導体リレー素子及び半導体リレーモジュール - Google Patents
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Description
前記メインソース電極から前記第1活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記第1活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域においてゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記第1活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、前記第1不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていることが好ましい。
前記第1活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記第1活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、前記第1活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、直列に接続された複数の前記第1ゲート電極と直列に接続された複数の前記第2ゲート電極は、前記不活性領域において直列に接続されていること、前記第1活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、前記第1活性領域に、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていることが好ましい。
図4は、本発明の半導体リレー素子の基本ユニットAの配線パターンを示す図である。図4(A)は平面図、図4(B)は図4(A)のX−Y断面図を示している。図4(A)において、破線で示した活性領域48は、基板12、バッファ層14、電子走行層16及び電子供給層18が積層された領域である。不活性領域50は、例えばBやFeなどをイオン注入し、チャネルを消滅して形成されたイオン注入層によって形成することができる。これにより、活性領域48と不活性領域50との境界部に段差が形成されないため、境界部を跨いで形成される電極への配線パターンに段差が生じない。各電極への配線パターンは、交差する部分は、ビアホール等により相違する層を経由して電気的な絶縁を図るが、なるべく交差しない配線パターンとすることが望ましい。
図5は、基本ユニットAを複数並べて並列接続させた半導体リレー素子の平面図である。
電子走行層及び電子供給層を含まない不活性領域50にメインソース電極42を備え、メインソース電極42から破線で示した活性領域48を貫くフィンガー状の複数の共通ソース電極34、34−1、34−2を有している。
図6は、基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
図7は、基本ユニットAを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
図8は、第1ドレイン電極と第2ドレイン電極を交互に配置する半導体リレー素子において、複数の第1ゲート電極と複数の第2ゲート電極の配線で、直列接続を利用しない場合の比較例を示す図である。
図9は、基本ユニットAを応用した配線パターンによる半導体リレー素子の平面図である。電極パターンが交差しない配線パターンとしている。
図10は、本発明の半導体リレー素子の基本ユニットBの平面図である。基本ユニットAは、半導体リレーの2つの半導体スイッチを横に配置した構造であるのに対して、半導体リレーの基本ユニットBは、半導体リレーの2つの半導体スイッチを縦に配置した構造である。
図12は、基本ユニットBを複数並べて並列接続させた半導体リレー素子の平面図である。
図13は、縦型に配列した半導体リレー素子の基本ユニットBの電極配置を同じにして、2つに分割した活性領域に2つの半導体スイッチを複数配置した実施例を示す図である。電極配置は、図12で示した電極配置と同じであるが、2つの半導体スイッチのソース同士が共通ソース電極を介して接続されている。第1活性領域48−1と第2活性領域48−2に活性領域を分割したことにより、半導体リレーの第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部を相互に移動できなくなる。このため、半導体リレーの第1半導体スイッチ領域及び第2半導体スイッチ領域のキャリアが半導体素子内部を相互に移動可能な場合に比べれば、導通損失の低減効果は少ない。ただし、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることはできる。
図14は、本発明の半導体リレー素子62を用いた半導体リレーモジュールA60の回路構成を示す図である。
図15は、本発明の半導体リレー素子62を用いた他の半導体リレーモジュールB65の回路構成を示す図である。
図18は、半導体リレーを構成する第1半導体スイッチQ1と第2半導体スイッチQ2に、第3半導体スイッチQ3を加えた半導体リレー素子の回路構成を示す図である。第1半導体スイッチQ1の第1ゲートと第2半導体スイッチQ2の第2ゲートに、第3半導体スイッチQ3の第3ドレインが接続され、第1半導体スイッチQ1の第1ソースと第2半導体スイッチQ2の第2ソースに、第3半導体スイッチQ3の第3ソースが接続されている。第3半導体スイッチQ3の第3ゲートは、補助ゲート端子5に接続され、外部にインピーダンス素子が接続される。
図20は、第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例1を示す図である。電子走行層及び電子供給層を含む第1活性領域48−1と、電子走行層及び電子供給層を含む第2活性領域48−2と、電子走行層及び電子供給層を含まない不活性領域50を備えている。第1活性領域48−1には、第1半導体スイッチQ1と第2半導体スイッチQ2により半導体リレーが形成されている。第2活性領域48−2には、第3半導体スイッチQ3が形成されている。
図21は、第3半導体スイッチを備えた半導体リレー素子の基本ユニットCによる実施例2を示す図である。基本ユニットCは、電子走行層及び電子供給層を含む第1活性領域48−1と、電子走行層及び電子供給層を含む第2活性領域48−2と、電子走行層及び電子供給層を含まない不活性領域50を備えている。第1活性領域48−1には、第1半導体スイッチQ1と第2半導体スイッチQ2により半導体リレーが形成されている。第2活性領域48−2には、第3半導体スイッチQ3が形成されている。
図22は、第3半導体スイッチを搭載した半導体リレー素子80による半導体リレーモジュールC82を示す図である。半導体リレーモジュールC82は、第3半導体スイッチを搭載した半導体リレー素子80と、抵抗やダイオード等のディスクリート素子73と、発振回路68から構成されている。破線で示した充放電回路66の第3半導体スイッチQ3を、半導体リレー素子と一体化して形成したため、半導体モジュールC82は半導体モジュールA60や半導体モジュールB65よりもさらに小型化が可能である。
Q2 第2半導体スイッチ
Q3 第3半導体スイッチ
S1 第1ソース
G1 第1ゲート
D1 第1ドレイン
S2 第2ソース
G2 第2ゲート
D2 第2ドレイン
S3 第3ソース
G3 第3ゲート
D3 第3ドレイン
1 ソース端子
2 ゲート端子
3 第1ドレイン端子
4 第2ドレイン端子
5 補助ゲート端子
10 GaN−HEMTの構造
12 基板
14 バッファ層
16 電子走行層
18 電子供給層
20 保護膜
22 ソース電極
24 ゲート電極
26 ドレイン電極
30、30−1、30−2、30−3、30−4、30−5 第1ドレイン電極
32、32−1、32−2、32−3、32−4 第1ゲート電極
33、33−1、33−2、33−3、33−4 第1ソース電極
34、34−1、34−2 共通ソース電極
35、35−1、35−2、35−3、35−4 第2ソース電極
36、36−1、36−2、36−3、36−4 第2ゲート電極
38、38−1、38−2、38−3、38−4、38−5 第2ドレイン電極
40 ゲート配線パターン
42 メインソース電極
44 メイン第1ドレイン電極
46 メイン第2ドレイン電極
48 活性領域
48−1 第1活性領域
48−2 第2活性領域
50 不活性領域
60 半導体リレーモジュールA
62 半導体リレー素子
63 制御回路
64 入力端子
65 半導体リレーモジュールB
66 充放電回路
68 発振回路
70 負荷
72 直流電源
73 ディスクリート素子
74 第3ドレイン電極
76 第3ゲート電極
78 第3ソース電極
80 第3半導体スイッチを搭載した半導体リレー素子
82 半導体リレーモジュールC
Claims (19)
- 活性領域は、
基板上に形成されたバッファ層と、
前記バッファ層上に積層された窒化物半導体からなる電子走行層と、
前記電子走行層上に積層されている、前記電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、
が順に積層されて構成され、
前記活性領域の前記電子供給層の表面上に、
第1ドレイン電極と、
第1ゲート電極と、
第1ソース電極と、
第2ソース電極と、
第2ゲート電極と、
第2ドレイン電極と、
が平面的に順に配置され、
前記第1ソース電極と前記第2ソース電極は、共通ソース電極で共有されていること、
を特徴とする半導体リレー素子。 - 前記第1ゲート電極と前記第2ゲート電極は、前記共通ソース電極を囲んでゲート配線パターンで接続されていること、
を特徴とする請求項1に記載の半導体リレー素子。 - 前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記メインソース電極及びフィンガー状の前記共通ソース電極に沿って配置され、フィンガー状の前記共通ソース電極を囲む複数の前記第1ゲート電極と前記第2ゲート電極が、前記不活性領域において直列に接続されたゲート配線パターン部分と、直列に接続された前記ゲート配線パターンから、フィンガー状に前記共通ソース電極に沿って並列に配置された前記ゲート配線パターンとを備えていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記活性領域を挟んで逆側に配置されて、フィンガー状の前記第1ドレイン電極とフィンガー状の前記第2ドレイン電極は、フィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、前記共通ソース電極の両側に配置され、前記不活性領域において前記ゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極は、活性領域を挟んで、前記メインソース電極と前記メイン第2ドレイン電極の逆側に配置され、フィンガー状の複数の第1ドレイン電極とフィンガー状の複数の第2ドレイン電極は、フィンガー状の複数の第1ゲート電極とフィンガー状の複数の第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記活性領域に前記メインソース電極を備え、前記共通ソース電極は、前記メインソース電極から、前記活性領域を貫いて配置され、前記共通ソース電極の一方の側に前記メインソース電極からフィンガー状の複数の第1ソース電極を配置し、前記共通ソース電極の他方の側に前記メインソース電極からフィンガー状の複数の第2ソース電極を配置していること、
前記共通ソース電極の両側に配置される前記第1ゲート電極と前記第2ゲート電極は、電子走行層及び電子供給層を含まない不活性層領域において電気的に接続されていること、
前記共通ソース電極の一方の側に配置される前記第1ゲート電極は、フィンガー状の複数の前記第1ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記共通ソース電極の他方の側に配置される前記第2ゲート電極は、フィンガー状の複数の前記第2ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記活性領域の前記メインソース電極と逆側にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極からフィンガー状の複数の前記第1ドレイン電極を有し、複数の前記第1ドレイン電極は、前記第1ゲート電極に沿って配置されていること、及び、
前記活性領域の前記メインソース電極と逆側にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極からフィンガー状の複数の前記第2ドレイン電極を有し、複数の前記第2ドレイン電極は、前記第2ゲート電極に沿って配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の前記第1ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の前記第2ソース電極を備えていること、
前記第1ゲート電極は、前記第1ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第2ゲート電極は、前記第2ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第1ゲート電極と前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の2個の前記第1ドレイン電極で前記第1ゲート電極を囲んで配置されていること、及び、
前記活性領域に、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の2個の前記第2ドレイン電極で前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、
複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第1ゲート電極と複数の前記第2ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、
前記活性領域に、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項2に記載の半導体リレー素子。 - 前記バッファ層上に積層された窒化物半導体からなる前記電子走行層は、GaN(ガリウム・ナイトライド)で形成され、
前記電子走行層上に形成された前記電子供給層は、前記電子走行層の前記GaNとバンドギャップエネルギーが異なるAlxGa1−xN(0.01≦x≦0.4)で形成されていること、
を特徴とする請求項1に記載の半導体リレー素子。 - 第1ドレイン電極と第1ゲート電極と共通ソース電極で構成される第1GaN−HEMTと、第2ドレイン電極と第2ゲート電極と共通ソース電極で構成される第2GaN−HEMTは、ノーマリーオフとなるエンハンス型であること、
を特徴とする請求項1に記載の半導体リレー素子。 - 前記電子供給層上には、更に保護膜が形成されていること、
を特徴とする請求項1に記載の半導体リレー素子。 - 電子走行層及び前記電子供給層を含む第1活性領域と、
電子走行層及び前記電子供給層を含む第2活性領域と、
電子走行層及び前記電子供給層を含まない不活性領域と、
を備え、
前記第1活性領域には、前記電子供給層上に、
第1ドレイン電極と、
第1ゲート電極と、
前記第1ソース電極と前記第2ソース電極を共有した共通ソース電極と、
第2ゲート電極と、
第2ドレイン電極と、
が順に配置され、
前記第2活性領域には、前記電子供給層上に、
第3ドレイン電極と、
第3ゲート電極と、
第3ソース電極と、
が順に配置されていること、
を特徴とする半導体リレー素子。 - 前記第1ゲート電極と前記第2ゲート電極と前記第3ドレイン電極が接続され、前記共通ソース電極と前記第3ソース電極が接続されていること、
を特徴とする請求項12に記載の半導体リレー素子。 - 前記第1活性領域には、前記電子供給層上に、
前記メインソース電極から前記第1活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記第1活性領域を貫くフィンガー状の複数の前記第1ゲート電極とフィンガー状の複数の前記第2ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第1ドレイン電極を備え、前記メイン第1ドレイン電極から前記第1活性領域を貫くフィンガー状の複数の前記第1ドレイン電極を有していること、
前記第1不活性領域にメイン第2ドレイン電極を備え、前記メイン第2ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第2ドレイン電極を有していること、及び、
前記メイン第1ドレイン電極と前記メイン第2ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第1ドレイン電極とフィンガー状の複数の前記第2ドレイン電極は、複数の前記第1ゲート電極と複数の前記第2ゲート電極の間に、交互に配置されていること、
を特徴とする請求項12に記載の半導体リレー素子。 - 前記第1活性領域には、前記電子供給層上に、
前記第1活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記第1活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第1ソース電極を備えていること、
前記第1活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第2ソース電極を備えていること、
複数の前記第1ゲート電極は、複数の前記第1ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第2ゲート電極は、複数の前記第2ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
直列に接続された複数の前記第1ゲート電極と直列に接続された複数の前記第2ゲート電極は、前記不活性領域において直列に接続されていること、
前記第1活性領域に、メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極を備え、前記メイン第1ドレイン電極とフィンガー状の複数の前記第1ドレイン電極で複数の前記第1ゲート電極を囲んで配置されていること、及び、
前記第1活性領域に、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極を備え、前記メイン第2ドレイン電極とフィンガー状の複数の前記第2ドレイン電極で複数の前記第2ゲート電極を囲んで配置されていること、
を特徴とする請求項12に記載の半導体リレー素子。 - 前記第1ドレイン電極と前記第1ゲート電極と前記ソース電極で構成される第1半導体スイッチと、前記第2ドレイン電極と前記第2ゲート電極と前記ソース電極で構成される第2半導体スイッチは、ノーマリーオフとなるエンハンス型であること、及び、
前記第3ドレイン電極と前記第3ゲート電極と前記第3ソース電極で構成される第3半導体スイッチは、ノーマリーオンとなるデプレッション型であること、
を特徴とする請求項12に記載の半導体リレー素子。 - 請求項1に記載の半導体リレー素子と、
前記半導体リレー素子の開閉を制御する制御回路と、
を備えていることを特徴とする半導体リレーモジュール。 - 請求項1に記載の半導体リレー素子と、
前記半導体リレー素子の充放電回路と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。 - 請求項12記載の半導体リレー素子と、
抵抗又はダイオードのディスクリート素子と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。
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