JP2020057956A - 回路基板、回路装置及び画像処理装置 - Google Patents

Abstract

【課題】汎用のフラットケーブル用いて高周波の差動信号伝送を行う場合、差動信号にコモンモード成分が発生してしまうため、信号波形品質の確保や、ＥＭＩ（電磁両立性）、ＥＭＳ（電磁干渉）の問題が顕著になる。【解決手段】フラットケーブルに接続されるプリント基板上に、一対の差動信号線路の外側に隣接して、一対のガード線路を設け、２本のガード線路同士を抵抗で接続して、差動信号のインピーダンス調整を行う。これにより、汎用のフラットケーブルを用いてコストの増加を抑制しつつ、シールド効果を得るとともに、伝送特性の改善及びＥＭＩ、ＥＭＳの改善を実現する。【選択図】図１Ａ

Description

本発明は、フラットケーブルに接続される回路基板、回路装置及び画像処理装置に関する。特に、フラットケーブルに接続され、複写機、プリンター、複合機等の画像処理装置に内蔵される回路基板に関する。

複写機、プリンター、複合機等の画像処理装置の内部には、複数の回路基板が備えられ、また、それらの複数の回路基板間を接続するケーブルハーネスが存在する。このような画像処理装置内部の回路基板間を接続する内部インターフェースでは高速化が進んでいる。そのため、電子機器を構成する複数の回路基板または電子機器間同士でデジタル信号を高速に伝送するためには、所定の伝送路特性を満たす必要がある。また、回路基板及びケーブルのインピーダンス整合や、ＥＭＣ（Electro Magnetic Compatibility：電磁両立性）対策のために、シールドも必要となってくる。

一般に、高速信号伝送する方式としては、例えば、ＬＶＤＳ、ＵＳＢ、ＨＤＭＩ（登録商標）、ＤＶＩなどの方式が知られている。なお、ＬＶＤＳは、Low Voltage Differential Signalingの略称である。ＵＳＢは、Universal Serial Busの略称である。ＨＤＭＩ（登録商標）は、High-Definition Multimedia Interfaceの略称である。ＤＶＩは、Digital Visual Interfaceの略称である。

このような高速信号伝送方式においては、伝送路として一対の差動信号線路（差動信号線路対）が使用される。差動信号線路対では、回路基板上で２本の信号線路対とグランドパターンとにより、特定の伝送路インピーダンスとなるように構成されている。また、回路基板間又は電子機器間の伝送においては、２本の信号線路対に接続したリード線をツイスト構造のケーブルハーネス部材としたり、１対毎にシールド構造としたりすることにより、信号伝送を行っている。
これらのケーブルハーネス部材は、高周波伝送用に特化したものであり、反射や減衰の少ない高周波伝送が可能であるが、部材の材料や構造及び製造上の理由で高コストとなってしまう。

上述のようなツイスト構造やシールド構造のケーブルハーネス部材以外にも、廉価な部材として、例えば、絶縁材料で複数の導電線を支持した構造のＦＦＣ（Flexible Flat Cable）やＦＰＣ（Flexible Printed Circuits）などのフラットケーブルが知られている。
しかし、ＦＦＣやＦＰＣケーブルは、高周波伝送には必ずしも適しているとは言えない。これらのフラットケーブルは、複数の導体線路からなり各導体線路が近接しているため、伝送信号が高周波になればなるほど、反射や減衰やクロストークにより信号波形品質が低下するためである。さらに、放射ノイズ（Radiation noise）や伝導ノイズ（Conduction noise）などの電磁干渉ＥＭＩ（Electro Magnetic Interference）の問題も顕著となる。
また、汎用のＦＦＣやＦＰＣでは、導体線路の幅や導体線路間の距離が固定されており自由に調整できるものではないため、精度の良い伝送路特性の調整が難しい。また、導体線路の幅や導体線路間の距離を調整する場合は、カスタム仕様となり、コストアップの要因となってしまう。したがって、ＦＦＣやＦＰＣは、高速差動信号伝送ケーブルとしては使用されることは少ない。

また、上述の差動信号線路対による信号伝送においては、実使用では本来の差動信号成分（ディファレンシャルモード）以外に、同相信号成分（コモンモード成分）が生じてしまう。これは、共通グランド電位に対する差動信号Ｄ＋及びＤ−の差動信号線路間の電圧振幅の差や位相差（ジッター等による１８０度の位相差に加わる位相誤差）、パルスの立ち上がり立下りの時間差、パルスのＯＮ／ＯＦＦ時間差などがあるためである。
コモンモード成分が生じる場合、フラットケーブルから外界に電磁波がノイズとして放射されたり、電源線路やグランド線路に結合したりして、接続される回路基板に伝搬してノイズを放射する原因となることがある。
このような現象により放射される放射ノイズ（Radiation noise）を低減するために、データ線路を含むフラットケーブル全体をグランド電位の導体で被覆することによりシールドする方法がある。シールドすることにより、外来ノイズやイミュニティーに対する耐性である電磁感受性ＥＭＳ（Electro Magnetic Susceptibility）も高まる。

しかしながら、高速データ伝送線路では、使用される基本周波数が数１００ＭＨｚ以上であり、また、各差動信号Ｄ＋及びＤ−の振幅も５００ｍＶ程度以下と小さい。このため、差動信号線路対を覆うようにグランド電位の導体で被覆した場合、差動信号線路対のグランド電位に対するインピーダンスが低下する。そして、これにより、各信号の振幅が減衰し、差動信号Ｄ＋及びＤ−の振幅も小さくなる。また、シールド層を介してクロストークが増加する場合もある。そのため、フラットケーブルをシールドすると、信号のＳ／Ｎ比が低下し、伝送するデータのエラーレートが増加する。

また、一般的なフラットケーブルに対してグランド電位と接続して被覆する構造とする場合、付加的な処理を施す必要があるため、製造コストが上昇する。また、フラットケーブルに被覆する構造は、フラットケーブルを構成する各導体線路とグランド電位の導体との絶縁を確保するために距離を設ける必要がある。このため、ケーブルが厚く硬直した構造体となり、フラットケーブルの本来の特長である柔軟性（フレキシビリティー）が損なわれ、それにより、基板間接続を行なう上での自由度が失われる。

このため、上述のような数々の課題を解決するために、例えば、以下の先行技術文献に示されるように、いくつかの提案がなされている。
特許文献１には、接続される第１及び第２差動配線の、ディファレンシャルモードインピーダンス及びコモンモードインピーダンスを、共に整合させるように抵抗体が配置された接続部を設けることにより、インピーダンス整合を行う方法が開示されている。
しかしながら、特許文献１は、回路基板上で差動信号に抵抗を接続してインピーダンスコントロールを行うものであり、ＦＦＣ自体のインピーダンスを制御するものではないため、接続部で反射が発生し抵抗による減衰が大きくなる。また、ＥＭＩを低減する効果も少なく、ＥＭＳ耐性を高める効果もない。

また、特許文献２には、差動信号線の両側のうちの少なくとも片側に電源線が隣接する配列順で配列されたフラットケーブルが、グランド線または電源線と信号線とで電流を往復させる回路形式の回路素子に接続される、信号伝送路が開示されている。
しかしながら、特許文献２は、ＦＦＣ部の差動信号のインピーダンスコントロールを行うものではなく伝送特性を高めるものではないため、接続部での電気信号の反射や減衰を低減するものではない。また、ＥＭＩを低減する効果も少なくＥＭＳ耐性を高める効果もない。

また、特許文献３には、第１及び第２の回路基板上の各差動信号線路対を第１及び第２の抵抗体で接続し、これらの抵抗体を並列接続した合成抵抗値を、第１の回路基板上で差動信号線路対の差動信号出力インピーダンス値と整合させる方法が提案されている。
しかしながら、特許文献３は、差動信号間に抵抗を接続してインピーダンスコントロールを行うものであり、ＦＦＣ自体のインピーダンスを制御するものではなく、減衰が大きくなる。また、電源線路やグランド線路に結合して、接続される回路基板に伝搬することにより発生するＥＭＩを低減する効果も少ない。また、ＥＭＳ耐性を高める効果もない。

特開２０１２−４４２４８公報 特開２０１３−１５４５０６公報 特開２０１７−３４３７２公報

本発明は、複数の回路基板間をフラットケーブルで接続して高周波信号に伝送する方法に関し、コスト増加の抑制、柔軟性を確保しつつ、電磁干渉ノイズ（ＥＭＩ）の低減やイミュニティー耐性（ＥＭＳ）の向上を図るものである。

本発明は、第１の線路と第２の線路とから構成される第１の一対の線路と、前記第１の一対の線路に隣接した一方の外側に形成された、第２の一対の線路の一方を構成する第３の線路と、前記第１の一対の線路に隣接した他方の外側に形成された、前記第２の一対の線路の他方を構成する第４の線路と、を有し、フラットケーブルに接続される回路基板であって、前記第３の線路と前記第４の線路には、それぞれ、第１のインピーダンス素子及び第２のインピーダンス素子が設けられ、前記第１の線路と前記第２の線路とが接続されたノードが第３のインピーダンス素子を介して接地され、前記第１の線路には、差動信号を出力する出力手段の一方の端子に接続され、前記第２の線路には、前記出力手段の他方の端子に接続されることを特徴とする。

本発明によれば、回路基板とフラットケーブルとの間の伝送特性を高めることができ、フラットケーブルの低コスト性や柔軟性を確保しつつ、電磁干渉ノイズ（ＥＭＩ）の低減やイミュニティー耐性（ＥＭＳ）の向上を実現することができる。

実施例に係る、回路装置における接続関係を説明する図である。 差動電流の流れを説明する図である。 比較例に係る、回路装置における接続関係を説明する図である。 フラットケーブルの断面図である。 フラットケーブルの断面図とインピーダンス計算式である。 画像処理装置の電気的構成を表すブロック図である。

以下、本発明を実施するための形態について図面を用いて説明する。
図１Ａは、本発明の実施例に係る回路装置１００を構成する、差動信号送信回路基板１０と差動信号受信回路基板２０とＦＦＣ３０のそれぞれの構成、及び、それらの接続関係を説明する図である。差動信号送信回路基板１０と差動信号受信回路基板２０とは、ＦＦＣ３０を介して接続されている。

ＦＦＣ（Flexible Flat Cable）３０は、フラットケーブルの一種である。ＦＦＣ３０は、導体露出部３８を接点にして、接続部１７を介して差動信号送信回路基板１０に接続される。図１Ａの例では、ＦＦＣ３０の導体線路数は１６ピンである。
導体線路の第３ピン３３には、差動信号Ｄ０＋が流れる線路（差動信号線路）１５が接続される。また、導体線路の第４ピン３４には、差動信号Ｄ０−が流れる線路（差動信号線路）１６が接続される。そして、差動信号線路１５と差動信号線路１６とから、一対の差動信号線路対が構成される。
導体線路の第２ピン３２には、第３ピンの３３の差動信号線路１５をガードする線路（ガード線路）１２が接続される。また、導体線路の第５ピン３５には、第４ピンの３４の差動信号線路をガードする線路（ガード線路）１３が接続される。そして、ガード線路１２とガード線路１３とから、一対のガード線路対が構成される。
導体線路の第１ピン３１及び第６ピン３６には、それぞれ、接地される線路（ＧＮＤ線路）１８及び１９が接続される。そして、ＧＮＤ線路１８及び１９から一対のＧＮＤ線路対が構成される。

各導体線路間は、絶縁部によって絶縁されている。例えば、導体線路間３７は、導体線路の第１ピン３１と第２ピン３２との間の絶縁部を示す。
導体線路の第３ピン３３及び第４ピン３４は、それぞれ、導体露出部３８を接点にして、接続部１７を介して差動信号送信回路基板１０の差動信号線路１５及び１６に接続される。また、導体線路の第３ピン３３及び第４ピン３４は、それぞれ、導体露出部３８と反対側の導体露出部３９を接点にして、接続部２７を介して差動信号送信回路基板２０の差動信号線路２５及び２６に接続される。
補強板４０及び４１は、それぞれ、差動信号送信回路基板１０の接続部１７及び差動信号受信回路基板２０の接続部２７に、ＦＦＣ３０を挿入する際の強度を保つための部材である。

本実施例のＦＦＣ３０において、各導体線路は、０．５ｍｍピッチで導体幅０．３ｍｍ、導体間絶縁距離０．２ｍｍ、導体厚３５μｍで、信号面のみでシールド導体面を持たない１層構造となっている。そして、差動インピーダンスは、設計ターゲットである１００Ωに対して、３０〜５０％高くなっている。

差動信号送信回路基板１０は、一般的なプリント基板により構成される回路基板であり、４層で構成されている。第１層と第４層の表層には信号回路が、第２層にはＧＮＤプレーンが、第３層には電源配線が、それぞれ、配置されている。
差動信号送信回路基板１０の第１層に配置された差動信号出力デバイス１１の一方の端子から出力された一方の差動信号Ｄ０＋は、第１層に設けられた差動信号線路１５を介して、接続部１７からＦＦＣ３０の第３ピン３３に入力される。
また、差動信号出力デバイス１１の他方の端子から出力された他方の差動信号Ｄ０−は、差動信号線路１６を介して、接続部１７からＦＦＣ３０の第４ピン３４に入力される。

差動信号送信回路基板１０の差動信号線路１５及び１６は、並行して配置され、第１差動信号パターンを形成する。第１差動信号パターンは、図１Ａでは示されない第１層に設けられたＧＮＤ配線で挟まれたコプレーナ線路、又は、隣接内層の第２層をＧＮＤプレーンとしたマイクロストリップ線路で構成されている。
差動信号線路１５及び１６から構成される第１差動信号パターンは、ディファレンシャルモードのインピーダンスＺｄ１が１００Ωになるように、パターン幅、パターン間距離、信号回路層と隣接ＧＮＤ層間距離が設計されている。また、第１差動信号パターンは、コモンモードのインピーダンスＺｃ１が５０Ωになるように、パターン幅、パターン間距離、信号回路層と隣接ＧＮＤ層間距離が設計されている。
差動信号線路１５及び１６の両隣を挟み込み、導体線路の第２ピン３２と第５ピン３５に接続されるガード線路１２及び１３は、それぞれ、抵抗素子である第１抵抗Ｒ１と第２抵抗Ｒ２に接続される。第１抵抗Ｒ１と第２抵抗Ｒ２は、接続部１７側の反対端同士が接続される。第１抵抗Ｒ１と第２抵抗Ｒ２が接続されたノードは、抵抗素子である第３抵抗Ｒ３を介してＧＮＤに接続される。導体線路の第２ピン３２と第５ピン３５に接続されるガード線路１２及び１３の両隣を挟み込む、導体線路の第１ピン３１と第６ピン３６に接続されるＧＮＤ線路１８及び１９は、接地される。

差動信号受信回路基板２０も、差動信号送信回路基板１０と同様に、一般的なプリント基板により構成される回路基板である。
差動信号受信回路基板２０は、接続部２７を介して、ＦＦＣ３０と接続される。そして、差動信号送信回路基板１０の差動信号出力デバイス１１から出力された差動信号Ｄ０＋及びＤ０−は、ＦＦＣ３０を介して、差動信号入力デバイス２１の差動入力端子に入力される。
差動信号入力デバイス２１の内部において、差動入力端子間は１００Ωで終端されている。

差動信号受信回路基板２０の差動信号線路２５及び２６は、並行して配置されて一対の差動信号線路対を構成し、第２差動信号パターンを形成する。第２差動信号パターンは、図１Ａでは示されない第１層に設けられたＧＮＤ配線で挟まれたコプレーナ線路、又は、隣接内層の第２層をＧＮＤプレーンとしたマイクロストリップ線路で構成されている。第２差動信号パターンは、ディファレンシャルモードのインピーダンスＺｄ１は１００Ωになるように、また、コモンモードのインピーダンスＺｃ１は５０Ωになるように、パターン幅、パターン間距離、信号回路層と隣接ＧＮＤ層間距離が設計されている。

差動信号パターンの両隣を挟み込み、導体線路の第２ピン３２と第５ピン３５に接続されるガード線路２２及び２３は、一対のガード線路対を構成する。そして、ガード線路２２及び２３には、それぞれ、差動信号受信回路基板２０上の抵抗素子としての第４抵抗Ｒ４と第５抵抗Ｒ５が接続される。第４抵抗Ｒ４と第５抵抗Ｒ５は、接続部２７側の反対端同士が接続される。第４抵抗Ｒ４と第５抵抗Ｒ５が接続されたノードは、抵抗素子である第６抵抗Ｒ６を介してＧＮＤに接続される。

導体線路の第２ピン３２と第５ピン３５に接続されるガード線路２２及び２３の両隣を挟み込み、導体線路の第１ピン３１と第６ピン３６に接続されるＧＮＤ線路２８及び２９は、一対のＧＮＤ線路対を構成する。そして、ＧＮＤ線路２８及び２９は、それぞれ、接地される。
なお、差動信号送信回路基板１０や差動信号受信回路基板２０は、それぞれ、単なる回路基板ではなく、回路基板が備えられた電子機器として構成されてもよい。

図１Ｂ（１）は、導体線路の第３ピン３３及び第４ピン３４において、差動信号送信回路基板１０とＦＦＣ３０間の差動信号線路対１５及び１６に流れる差動電流Ｄ０＋及びＤ０−を説明する図である。また、図１Ｂ（２）は、差動信号線路対１５及び１６における信号電圧波形を説明する図である。
ここで、差動電流Ｄ０＋及びＤ０−の信号電流及び誘導電流は交流であるが、図１Ｂ（１）には、図１Ｂ（２）に示す電圧波形において、差動電流Ｄ０＋がＬからＨへ、Ｄ０−がＨからＬへ遷移する時の電流の方向を示している。

ＦＦＣ３０の第３ピン３３において差動電流Ｄ０＋が流れる電流の方向と、第４ピン３４において差動電流Ｄ０−が流れる電流の方向とは逆になる。例えば、Ｄ０＋の電圧がＬからＨに遷移した時、差動電流Ｄ０＋が流れる方向は、図１Ｂ（１）に示されるように、差動信号送信回路基板１０からＦＦＣ３０の方向（→）になる。一方、その時、差動電流Ｄ０−が流れる方向は、ＦＦＣ３０から差動信号送信回路基板１０の方向（←）になる。
第３ピン３３に接続する差動信号線路１５に流れる電流Ｄ０＋と第４ピン３４に接続するの差動信号線路１６に流れる電流Ｄ０−とにより生じる電磁界が相殺されるためには、差動信号線路対１５及び１６の電磁界結合が密である必要がある。

一方、第２ピン３２に接続するガード線路１２には、第３ピン３３に接続する差動信号線路１５に流れる差動電流Ｄ０＋の方向（→）と逆方向（←）に誘導電流が発生する。同様に、第５ピン３５に接続するガード線路１３には、第４ピン３４に接続する差動信号線路１６に流れる差動電流Ｄ０−の方向（←）と逆方向（→）に誘導電流が発生する。
本実施例においては、第３ピン３３及び第４ピン３４に接続する差動信号線路１５及び１６に流れる差動電流Ｄ０＋及びＤ０−に対して−２０ｄＢ程度の誘導電流が、第２ピン３２及び第５ピン３５に接続するガード線路１２及び１３に生じる。そして、図１Ｂ（１）に示すように、ＦＦＣ３０の第２ピン３２に接続するガード線路１２に発生する電流は、第１の抵抗１２と第２抵抗Ｒ２を介して、第５ピン３５に接続するガード線路１３に発生する電流に合流する。

図１Ａにおいては、ＦＦＣ３０の第２ピン３２に接続するガード線路１２及び第５ピン３５に接続するガード線路１３に発生する電流は、第１抵抗Ｒ１と第２抵抗Ｒ２、及び、第４抵抗Ｒ４と第５抵抗Ｒ５を介してループ状に流れる。そして、第２ピン３２に接続するガード線路１２に流れる電流の方向と第５ピン３５に接続するガード線路１３に流れる電流の方向とは逆になり、電磁界が相殺されるため、シールドとしての効果が保たれる。

また、第１抵抗Ｒ１と第２抵抗Ｒ２、及び、第４抵抗Ｒ４と第５抵抗Ｒ５の抵抗値が低い場合、第２ピン３２に接続するガード線路１２と第５ピン３５に接続するガード線路１３のインピーダンスは低くなる。さらに、第３ピン３３に接続する差動信号線路１５と第４ピン３４に接続する差動信号線路１６のインピーダンスも低くなる。
一方、第１抵抗Ｒ１と第２抵抗Ｒ２、及び、第４抵抗Ｒ４と第５抵抗Ｒ５が高い場合、第２ピン３２に接続するガード線路１２と第５ピン３５に接続するガード線路１３のインピーダンスは高くなる。さらに、第３ピン３３に差動信号線路１５と第４ピン３４に接続する差動信号線路１６のインピーダンスも高くなる。

また、第２ピン３２及び第５ピン３５に接続するガード線路１２及び１３に生じる誘導電流を低減してガード線路から差動信号送信回路基板１０に伝搬するノイズを軽減するためには、差動信号線路１５とガード線路１２との電磁界結合は粗である必要がある。同様に、差動信号線路１６とガード線路１３との電磁界結合も粗である必要がある。
本実施例では、第１抵抗Ｒ１と第２抵抗Ｒ２、及び、第４抵抗Ｒ４と第５抵抗Ｒ５の抵抗値を調整することにより、ガード線路１２及び１３に生じる誘導電流を低減して、ガード線路１２及び１３から放射するＥＭＩを低減することができる。

第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値（インピーダンス）は、同一に設定する。また、第４抵抗Ｒ４と第５抵抗Ｒ５の抵抗値も、同一に設定する。第１抵抗Ｒ１と第２抵抗Ｒ２、及び、第４抵抗Ｒ４と第５抵抗Ｒ５は、それぞれ、０Ω〜１００Ω程度で、電子装置の構成に応じて最適となるように定める。なお、ここで、抵抗値が「同一」であるとは、実質的に同一として評価できるものであればよい。

ところで、第３ピン３３に接続する差動信号線路１５に流れる差動電流Ｄ０＋と第４ピン３４に接続する差動信号線路１６に流れる差動電流Ｄ０−が完全に対称でない場合、その差分がコモンモード電流となり、電磁干渉ノイズ（ＥＭＩ）が発生してしまう。その場合、第２ピン３２に接続するガード線路１２と第５ピン３５に接続するガード線路１３に流れる電流による電磁界も完全には相殺されずに、コモンモード電流が発生し、その電流が第３抵抗Ｒ３と第６抵抗Ｒ６に流れる。それに対して、差動信号Ｄ０＋及びＤ０−のコモンモード電流がゼロである場合、第３抵抗Ｒ３と第６抵抗Ｒ６に流れる電流もゼロとなる。

第３ピン３３に接続する差動信号線路１５及び第４ピン３４に接続する差動信号線路１６にそれぞれ流れる差動電流Ｄ０＋及びＤ０−のコモンモード電流は、理想的には相殺されるものである。同様に、第２ピン３２に接続するガード線路１２及び第５ピン３５に接続するガード線路１３にそれぞれ流れる誘導電流のコモンモード電流も、理想的には相殺されるものである。しかし、実際には、これらの電流が完全に相殺されることはない。
したがって、第３抵抗Ｒ３と第６抵抗Ｒ６によりガード線路１２及び１３に流れるコモンモード電流を減衰させることにより、差動信号送信回路基板１０及び差動信号受信回路基板２０のＧＮＤへ伝搬する電磁干渉ノイズの発生源を低減する必要がある。
しかし、第３抵抗Ｒ３と第６抵抗Ｒ６の抵抗値が大き過ぎると、シールドとしての効果が低減してしまうという逆効果もある。したがって、第３抵抗Ｒ３と第６抵抗Ｒ６の抵抗値は、小さ過ぎず、かつ、大き過ぎず、最適な値に調整する必要がある。第３抵抗Ｒ３と第６抵抗Ｒ６は、それぞれ、０Ω〜１ＫΩ程度で、電子装置の構成に応じて最適となるように定める必要がある。

第１ピン３１及び第６ピン３６は、それぞれ、ＧＮＤ線路１８及び１９に接続される。第１ピン３１に接続するＧＮＤ線路１８には、第２ピン３２に接続するガード線路１２に流れる電流と逆方向に誘導電流が発生する。また、第６ピン３６に接続するＧＮＤ線路１９には、第５ピン３５に接続するガード線路１３に流れる電流と逆方向に誘導電流が発生する。
しかし、第２ピン３２及び第５ピン３５に接続するガード線路１２及び１３に流れる誘導電流は、第３ピン３３及び第４ピン３４に接続する差動信号線路１５及び１６に流れる差動電流Ｄ０＋及びＤ０−よりも少ない。したがって、第１ピン３１に接続するＧＮＤ線路１８と第６ピン３６に接続するＧＮＤ線路１９に流れる電流が、差動信号送信回路基板１０及び差動信号受信回路基板２０のＧＮＤへ伝搬してＥＭＩの発生源となることは少ない。

なお、図１Ａを用いて説明した構成において、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、及び、第４抵抗Ｒ４、第５抵抗Ｒ５、第６抵抗Ｒ６は、それぞれ、抵抗の代わりに、フェライトビーズ等のその他のインピーダンス素子を用いても同等の効果がある。抵抗の代わりにインピーダンス素子を用いた場合は、差動信号に対するガードの効果を低下させることなく、ＦＦＣ３０のガード線路から基板１０又は２０へ伝搬するコモンモードノイズを抑制する効果が高くすることができる。

次に、図２を用いて、本発明の比較例について説明する。
図２（ａ）は、比較例に係る回路装置１０１を構成する差動信号送信回路基板６０と差動信号受信回路基板７０とＦＦＣ５０のそれぞれの構成、及び、それらの接続関係を説明する図である。差動信号送信回路基板６０と差動信号受信回路基板７０とは、ＦＦＣ５０を介して接続されている。

ＦＦＣ５０は、導体露出部５８を介して、差動信号送信回路基板６０に接続されている。同様に、ＦＦＣ５０は、導体露出部５９を介して、差動信号送信回路基板７０に接続されている。
導体線路の第３ピン５３には、差動信号Ｄ０＋が流れる線路（差動信号線路）１５が接続される。導体線路の第４ピン５４には、差動信号Ｄ０−が流れる線路（差動信号線路）１６が接続される。
また、導体線路の第２ピン５２と第５ピン５５には、それぞれ、第３ピン５３に接続する差動信号線路６２及び第４ピンに接続する差動信号線路６３を挟む線路（ＧＮＤガード線路）６４及び６５が接続される。
なお、図１Ａと同様に、各導体線路間は絶縁部によって絶縁されている。

差動信号送信回路基板６０は、一般的なプリント基板であり、４層で構成されている。第１層と第４層の表層には信号回路が、第２層にはＧＮＤプレーンが、第３層には電源配線が、それぞれ、配置されている。
差動信号送信回路基板６０の差動信号出力デバイス６１から出力された差動信号Ｄ０＋及びＤ０−は、差動信号線路６２及び６３を介して、抵抗Ｒ１、Ｒ２及びＲ１１によりＦＦＣ５０のインピーダンスと整合するように調整されて、ＦＦＣ５０に入力される。

差動信号送信回路基板６０の差動信号線路６２及び６３は、並行して第１層に配置され、第１差動信号パターンを形成する。第１差動信号パターンは、図２では示されないＧＮＤ配線で挟まれたコプレーナ線路、又は、隣接内層の第２層をＧＮＤプレーンとしたマイクロストリップ線路で構成されている。
差動信号線路６２及び６３から構成される第１差動信号パターンは、ディファレンシャルモードのインピーダンスＺｄ１が１００Ωになるように、パターン幅、パターン間距離、信号回路層第１層と隣接ＧＮＤ層第２層間の距離が設計されている。また、コモンモードのインピーダンスＺｃ１は５０Ωになるように、パターン幅、パターン間距離、信号回路層第１層と隣接ＧＮＤ層第２層間の距離が設計されている。
差動信号線路６２及び６３の両隣を挟み込む導体線路の第２ピン５２と第５ピン５５に接続されるＧＮＤガード線路６４及び６５は、接地される。

差動信号受信回路基板７０は、ＦＦＣ５０を介して、差動信号送信回路基板６０に接続される。そして、差動信号送信回路基板６０から出力された差動信号Ｄ０＋及びＤ０−は、それぞれ、ＦＦＣ５０の第３ピン５３と第４ピン５４を介して、差動信号線路７２及び７３から、差動信号入力デバイス７１の差動入力端子に入力される。
差動信号入力デバイス７１の内部において、差動入力端子間は１００Ωで終端されている。

差動信号線路７２及び７３から構成される第２差動信号パターンは、図２では示されないＧＮＤ配線で挟まれたコプレーナ線路、又は、隣接内層の第２層をＧＮＤプレーンとしたマイクロストリップ線路で構成されている。
第２差動信号パターンは、ディファレンシャルモードのインピーダンスＺｄ１は１００Ωになるように、パターン幅、パターン間距離、信号回路層第１層と隣接ＧＮＤ層第２層間の距離が設計されている。また、コモンモードのインピーダンスＺｃ１は５０Ωになるように、パターン幅、パターン間距離、信号回路層と隣接ＧＮＤ層間距離が設計されている。
ＦＦＣの第３ピン５３と第４ピン５４の両隣を挟み込み、第２ピン５２と第５ピン５５に接続されるＧＮＤガード線路７４及び７５は、それぞれ、接地される。

ＦＦＣ５０の第３ピン５３に流れる差動信号Ｄ０＋の方向と、第４ピン５４に流れる差動信号Ｄ０−の方向は逆になる。差動信号Ｄ０＋及びＤ０−による電磁界が相殺されるためには、第３ピン５３に接続する差動信号線路６２と第４ピン５４に接続する差動信号線路６３との電磁界結合は密である必要がある。

一方、第２ピン５２に接続するＧＮＤガード線路６４には、第３ピン５３に接続する差動信号線路６２に流れる差動電流Ｄ０＋と逆方向に誘導電流が発生する。同様に、第５ピン５５に接続するＧＮＤガード線路６５には、第４ピン５４に接続する差動信号線路６３に流れる差動電流Ｄ０−の逆方向に誘導電流が発生する。
第２ピン５２に接続するＧＮＤガード線６４と第５ピン５５に接続するＧＮＤガード線６５に流れる電流の方向は逆になるが、距離が離れているため、電磁結合度が低く、電磁界が相殺されにくい。

また、ＦＦＣ５０の第２ピン５２に接続するＧＮＤガード線路６４及び第５ピン５５に接続するＧＮＤガード線路６５は、シールドとしての効果はある。しかし、ＧＮＤガード線路６４及び６５から差動信号送信回路基板６０や差動信号受信回路基板７０のＧＮＤへ流れる電流は、各基板６０及び７０にコモンモードノイズを伝搬して、ＥＭＩの発生源となる場合がある。

第２ピン５２に接続するＧＮＤガード線路６４に発生する誘導電流を少なくするためには、ＧＮＤガード線路６４と第３ピン５３に接続する差動信号線路６２との距離を離して、電磁結合度を低くすればよい。第５ピン５５に接続するＧＮＤガード線路６５と第４ピン５４に接続する差動信号線路６３についても同様である。
しかし、ＦＦＣ５０の配線間ピッチは一律で固定されているため、距離を離すことはできない。そこで、例えば図２（ｂ）に示すように、第１ピン８１と差動信号線路６２に接続する第３ピン８３との間の第２ピン８２に何も接続せず、第１ピン８１をＧＮＤガード線路６４に接続することはできる。同様に、差動信号線路６３に接続する第４ピン８４と第６ピン８６との間の第５ピン８５に何も接続せず、第６ピン８６にＧＮＤガード線路６５を接続することもできる。
こうすれば、第１ピン８１と第６ピン８６に接続するＧＮＤガード線路６４及び６５に発生する誘導電流を下げることはできる。しかし、第１ピン８１に接続するＧＮＤガード線路６４と第３ピン８３に接続する差動信号線路６２との距離を離すと、シールドとしての効果も下がることになるため、トレードオフの関係にある。第６ピン８６に接続するＧＮＤガード線路６５と第４ピン８４に接続する差動信号線路６３との関係についても同様である。

また、第３ピン５３に接続する差動信号線路６２に流れる電流Ｄ０＋と第４ピン５４に接続する差動信号線路６３に流れる電流Ｄ０−とが完全に対称でない場合、その差分がコモンモード電流となり、ＥＭＩが発生してしまう。この場合、第２ピン５２に接続するＧＮＤガード線路６４と第５ピン５５に接続するＧＮＤガード線路６５に流れる電流によって電磁界が相殺されることが望まれるが、実際には、対称性は保たれないため、完全には相殺されない場合がある。

また、差動信号送信回路基板６０のＧＮＤに接続されるＧＮＤガード線路６４及び６５のインピーダンスは低く、ＦＦＣ３０の導体の材質や幅、導体間の距離、絶縁体の材質と厚さや幅で決まってしまう。そのため、ＦＦＣ５０の第３ピン５３や第４ピン５４のインピーダンスを調整することはできない。すなわち、差動信号送信回路基板６０上の差動信号線路６２及び６３に挿入した各抵抗Ｒ１、Ｒ２、Ｒ１１により、基板上の伝送路のインピーダンスを調整して、ＦＦＣのインピーダンスに合わせることしかできない。

次に、図３を用いて、フラットケーブルであるＦＦＣ３０の構造について説明する。
図３（ａ）は、シールド導体面のあるタイプのＦＦＣの断面図であり、シールド導体面をＧＮＤに接続した場合はマイクロストリップ線路に相当する。図中、３２から３５は導体線路に対応する信号線、４２はシールドとしての導体、４３は絶縁体である。
図３（ｂ）は、シールド導体面のないタイプのＦＦＣの断念図であり、信号線に隣接する線路をＧＮＤに接続した場合はコプレーナ線路に相当する。

図３（ａ）のシールド導体面のあるタイプのＦＦＣにおいて、シールド４２をＧＮＤに接続した場合（マイクロストリップ線路）、差動インピーダンスは１００Ω程度である。マイクロストリップ線路は、反射や挿入損失は少なく、クロストークも少ない。近端クロストークは１ＧＨｚで−１０ｄＢ程、遠端クロストークは１ＧＨｚで−３５ｄＢ程である。コモンモードノイズの発生を抑制することができれば、放射ノイズ（Radiation noise）は伝送信号１ＧＨｚ程ではＣＩＳＰＲ−ＣｌａｓｓＢを満たせるポテンシャルがあることが確認されている。
信号波形に関しては、一般的に、実際の伝送波形に与える影響は、挿入損失が最も大きく、次いで、クロストーク、反射損失の順である。しかし、反射損失が−１０ｄＢ以上になると、挿入損失も急激に劣化するため、反射損失も考慮する必要がある。

ＦＦＣのインピーダンス（Ｚ_０）は、下記の式（１）式のとおり、インダクタンス（Ｌ）と静電容量（Ｃ）とから求められる。また、静電容量（Ｃ）は、式（２）のとおり、ＦＦＣの導体幅（ｗ），絶縁層厚（ｄ），絶縁層の誘電率（ε）に依存する。
式（１）と式（２）とから、インピーダンス（Ｚ_０）は、式（３）のとおり、回路幅（ｗ）と絶縁層の誘電率（ε）の平方根に反比例し、絶縁層厚（ｄ）の平方根に比例する。

Ｚ_０ ＝ √（Ｌ／Ｃ） ・・・（１）
Ｌ（Ｈ／ｍ）：単位長さあたりのインダクタンス
Ｃ（Ｆ／ｍ）：単位長さあたりの静電容量
Ｃ 〜 ε（ｗ／ｄ） ・・・（２）
Ｚ_０ ∝ √（ｄ／εｗ） ・・・（３）

インピーダンスの制御がしやすい材料は、低誘電率で絶縁層厚が均一であることである。回路幅の設計自由度を大きくするためには、式（３）から、材料厚（ｄ）が厚く、誘電率（ε）が低い絶縁材料が求められる。なお、一般的なＰＩフィルムの誘電率は１ＭＨｚで約３．５である。

図４は、実施例において実際に用いられるＦＦＣ３０の断面図である。図４（ａ）は、単一の導体線路を有するＦＦＣ３０の断面図であり、また、そのインピーダンス計算式を式（Ａ）として示している。図４（ｂ）は、隣接する複数の導体線路を有するＦＦＣ３０の断面図であり、また、そのインピーダンス計算式を式（Ｂ）として示している。
以下に、図４を用いて、隣接する線路がインピーダンスに与える影響を説明する。

式（Ａ）及び式（Ｂ）において、各記号は以下のとおりである。
Ｚ_０：特性インピーダンス
Ｚ_ｄｉｆｆ：差動インピーダンス
ｗ：ＦＦＣの導体線路幅
ｈ：絶縁層の厚さ
ε_ｒ：絶縁層の誘電率
ｓ：ＦＦＣの導体線路間の幅

式（Ａ）及び式（Ｂ）に示されるように、導体線路幅（ｗ）及び導体線路間の幅（ｓ）は、隣接する導体線路の各インピーダンスに影響を与える。そして、隣接する導体線路で一方の導体線路のインピーダンスが他方の導体線路のインピーダンスに影響することが理解される。そして、隣接する導体線路で一方の導体線路が例えば１００Ωで終端されているかＧＮＤに短絡されているかによって、他方の導体線路のインピーダンスが影響されることになる。したがって、信号線路に隣接するガード線路に接続する抵抗の値を調整することにより、信号線路のインピーダンスを調整することができる。

最後に、図５を用いて、上述のＦＦＣ３０を内蔵した画像処理装置３０について説明する。図５は、実施例において用いられる画像処理装置３００の電気的構成を表すブロック図である。
図５において、コントローラ基板３１０は、画像処理装置３００を制御するシステムコントローラであり、１つのＰＣＢ基板で構成されている。
制御部３１１は、システムコントローラ３１０の動作全体を制御するＣＰＵである。ＲＯＭ３１２は、制御部３１１が実行するプログラムや各種のデータ等を格納している。ＲＡＭ３１３は、制御部３１１が実行するプログラムを制御部３１１の制御の下に展開する。さらに、ＲＡＭ３１３は、制御部３１１のワークエリア、及び、複写機能で使用する画像用メモリ領域としても利用される。画像処理部３１４は、画像読取部３２３で読み取られた画像データや画像形成部へ出力する画像データの変換処理を行う。

ＵＳＢ通信部３１５は、画像形成部３２４へ画像データを出力するために、コンピュータ（ＰＣ）３００１からローカルエリアネットワーク（ＬＡＮ）３００４を介して画像データを受信する。また、ＵＳＢ通信部３１５は、画像読取部３２３で読み取られた画像データをＰＣ３００１に転送する。

ネットワーク通信部３１６は、画像形成部３２４へ画像データを出力するためにＰＣ３００１からＬＡＮ３００４を介して画像データを受信する。また、ネットワーク通信部３１６は、画像読取り部で読み取られた画像データをＰＣ３００１に転送する。

ネットワーク通信部３１６とＬＡＮ３００４とのインターフェースは、ＬＡＮケーブル３００３を用いて差動伝送が行われる。ＵＳＢ通信部３１５とＰＣ３００１とのインターフェースは、ＵＳＢケーブル３００２を用いて差動伝送が行われる。

操作部３２２は、画像処理装置３００をユーザーが操作するための各種キーからなる。表示部３２１は、画像処理装置を操作するための各種情報を表示する。
画像読取部３２３は、原稿を読み取る原稿読取手段である。
画像形成部３２４は、画像データを記録紙に出力する画像形成手段である。画像形成部３２４は、複写動作の場合、画像読み取り部３２３で読み取られた画像データを出力する。また、プリント動作の場合、ＰＣ３００１から転送された画像データを出力する。

画像処理装置３００において、コントローラ基板３１０のインターフェース部３１７と表示部３２１との間は、ＦＦＣを用いて、ＬＶＤＳやＴＭＤＳ（Transition Minimized Differential Signaling）伝送が行われる。また、インターフェース部３１７と操作部３２２との間、インターフェース部３１７と画像読取部３２３との間、インターフェース部３１７と画像形成部３２４との間も、それぞれ、ＦＦＣを用いた差動伝送が行われる。

以上のとおり、本実施例の回路装置１００は、差動信号送信回路基板１０と差動信号受信回路基板２０とフラットケーブル（ＦＦＣ）３０を有し、差動信号送信回路基板１０及び差動信号受信回路基板２０が、それぞれ、ＦＦＣ３０を介して接続される。
差動信号送信回路基板１０には、差動信号線路１５及び１６が形成され、それぞれ、ＦＦＣ３０の第３ピン５３及び第４ピン５４に接続される。また、差動信号送信回路基板１０には、差動信号線路１５及び１６に隣接した外側にガード線路１２及び１３が形成され、それぞれ、ＦＦＣ３０の第２ピン５２及び第５ピン５５に接続される。
ガード線路１２及び１３には、それぞれ、第１抵抗Ｒ１及び第２抵抗Ｒ２が設けられ、第１抵抗Ｒ１と第２抵抗Ｒ２が接続されたノードは、第３抵抗Ｒ３を介して接地される。

そして、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値を調整し、また、第３抵抗Ｒ３の抵抗値を調整することにより、差動信号送信回路基板１０とＦＦＣ３０との間のインピーダンス整合を行う。
これにより、差動信号線路１５及び１６に、それぞれ、差動信号Ｄ０＋及びＤ０−が流れる際に、ガード線路１２及び１３にループ電流が発生し、シールド効果が得られる。
そして、高周波信号伝送を行う際にも、ＦＦＣ３０の低コスト化や柔軟性（フレキシビリティー）を確保しつつ、電磁干渉ノイズ（ＥＭＩ）の低減やイミュニティー耐性（ＥＭＳ）の向上を実現することができる。

なお、本発明は上述の実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述の実施例及びその変形例を組み合わせた構成も全て本発明に含まれるものである。

１０ 差動信号送信回路基板
１２、１３ ガード線路
１５、１６ 差動信号線路
２０ 差動信号受信回路基板
３０ フラットケーブル（ＦＦＣ）
１００ 回路装置
Ｒ１、Ｒ２、Ｒ３ 抵抗

Claims (12)

1. 第１の線路と第２の線路とから構成される第１の一対の線路と、
   前記第１の一対の線路に隣接した一方の外側に形成された、第２の一対の線路の一方を構成する第３の線路と、
   前記第１の一対の線路に隣接した他方の外側に形成された、前記第２の一対の線路の他方を構成する第４の線路と、を有し、
   フラットケーブルに接続される回路基板であって、
   前記第３の線路と前記第４の線路には、それぞれ、第１のインピーダンス素子及び第２のインピーダンス素子が設けられ、
   前記第１の線路と前記第２の線路とが接続されたノードが第３のインピーダンス素子を介して接地され、
   前記第１の線路には、差動信号を出力する出力手段の一方の端子に接続され、
   前記第２の線路には、前記出力手段の他方の端子に接続される
   ことを特徴とする回路基板。
2. 前記第２の一対の線路に隣接した一方の外側に形成された、第３の一対の線路の一方を構成する第５の線路と、
   前記第２の一対の線路に隣接した他方の外側に形成された、前記第３の一対の線路の他方を構成する第６の線路と、を有する
   ことを特徴とする請求項１に記載の回路基板。
3. 前記第１のインピーダンス素子のインピーダンスと前記第２のインピーダンス素子のインピーダンスが同一である
   ことを特徴とする請求項１又は２に記載の回路基板。
4. 前記第１から第３のインピーダンス素子が、それぞれ、抵抗素子から構成される
   ことを特徴とする請求項１に記載の回路基板。
5. 請求項１の回路基板にフラットケーブルが接続された
   ことを特徴とする回路装置。
6. 第２の回路基板が前記フラットケーブルを介して前記回路基板に接続された
   ことを特徴とする請求項５に記載の回路装置。
7. 前記第２の回路基板は、
   第７の線路と第８の線路とから構成される第４の一対の線路と、
   前記第４の一対の線路に隣接した一方の外側に形成された、第５の一対の線路の一方を構成する第９の線路と、
   前記第４の一対の線路に隣接した他方の外側に形成された、前記第５の一対の線路の他方を構成する第１０の線路と、を有する
   ことを特徴とする請求項６に記載の回路装置。
8. 前記第９の線路と前記第１０の線路には、それぞれ、第４のインピーダンス素子及び第５のインピーダンス素子が設けられ、
   前記第７の線路と前記第８の線路とが接続された第２のノードが第６のインピーダンス素子を介して接地される
   ことを特徴とする請求項７に記載の回路装置。
9. 前記第５の一対の線路に隣接した一方の外側に形成された、第６の一対の線路の一方を構成する第１１の線路と、
   前記第５の一対の線路に隣接した他方の外側に形成された、前記第６の一対の線路の他方を構成する第１２の線路と、を有する
   ことを特徴とする請求項８に記載の回路基板。
10. 前記第３の線路、前記第１の線路、前記第２の線路、前記第４の線路が、この順に、前記フラットケーブルに設けられた隣接する複数の導体に接続される
    ことを特徴とする請求項５乃至９のいずれか１項に記載の回路装置。
11. 前記第９の線路、前記第７の線路、前記第８の線路、前記第１０の線路が、この順に、前記フラットケーブルに設けられた隣接する前記複数のピンに接続される
    ことを特徴とする請求項１０に記載の回路装置。
12. 請求項１の回路基板が内蔵された
    ことを特徴とする画像処理装置。