JP2020047980A - 信号処理装置 - Google Patents

Abstract

【課題】出力のばらつきを抑制するとともに小型化を実現すること。【解決手段】実施形態の信号処理装置は、複数の周波数変換部と、複数のＡＤ変換部と、ＰＬＬ回路と、分配器と、同期制御部とを持つ。周波数変換部は、アナログ信号の周波数を変換する。ＡＤ変換部は、対応する周波数変換部により変換された信号をデジタル信号に変換する。ＰＬＬ回路は、グループごとに設けられた所定数の周波数変換部およびＡＤ変換部の動作を同期させる。分配器は、前記ＰＬＬ回路からの信号を前記所定数の周波数変換部およびＡＤ変換部に対応付けて分配する。同期制御部は、前記ＰＬＬ回路による位相の同期を制御する。また、同期制御部は、所定のタイミングで前記ＰＬＬ回路にリファレンス信号を出力し、前記ＰＬＬ回路のリファレンス信号の入力が正常である場合に、前記ＰＬＬ回路を同期させる制御を実行する。【選択図】図１

Description

本発明の実施形態は、信号処理装置に関する。

アレイアンテナ装置の複数のアンテナ素子により出力されたそれぞれの受信信号に基づいて受信ビームを形成する信号処理装置が知られている。アレイアンテナ装置は、複数のＡＤ変換器から出力される受信信号間の同期をとるため、タイミング信号を発生する信号発生装置、ＰＬＬ（Phase Locked Loop）回路、および信号を分配する分配器を備える。しかしながら、アンテナ素子数が増えるほど、分配器による分配数が多くなるため、最終段の出力にばらつきが生じる場合があった。また、一つのＰＬＬ回路からの信号を全ての信号処理部に分配するため、配線が長距離になり装置全体が小型化できない場合があった。

特開２０１３−２４２１５１号公報

本発明が解決しようとする課題は、出力のばらつきを抑制するとともに小型化を実現することができる信号処理装置を提供することである。

実施形態の信号処理装置は、複数の周波数変換部と、複数のＡＤ変換部と、ＰＬＬ回路と、分配器と、同期制御部とを持つ。複数の周波数変換部は、アナログ信号の周波数を変換する。複数のＡＤ変換部は、複数の周波数変換部のそれぞれに対応して設けられ、対応する周波数変換部により変換された信号をデジタル信号に変換する。ＰＬＬ回路は、前記複数の周波数変換部と前記複数のＡＤ変換部のうち、所定数ずつ含まれるように設定されたグループごとに設けられ、所定数の周波数変換部およびＡＤ変換部の動作を同期させる。分配器は、前記ＰＬＬ回路からの信号を前記所定数の周波数変換部およびＡＤ変換部に対応付けて分配する。同期制御部は、前記ＰＬＬ回路による位相の同期を制御する。また、同期制御部は、所定のタイミングで前記ＰＬＬ回路にリファレンス信号を出力し、前記ＰＬＬ回路のリファレンス信号の入力が正常である場合に、前記ＰＬＬ回路を同期させる制御を実行する。

第１の実施形態の信号処理装置１００を含むＤＢＦ（Digital Beam Forming）信号処理システム１の構成図。 第１の実施形態の周波数変換部１４０の機能構成の一例を示す図。 第１の実施形態の同期制御部１６０を中心として実行される処理の流れの一例を示すフローチャート。 第２の実施形態の信号処理装置１００＃を含むＤＢＦ信号処理システム２の構成図。

以下、実施形態の信号処理装置を、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態の信号処理装置１００を含むＤＢＦ（Digital Beam Forming）信号処理システム１の構成図である。ＤＢＦ信号処理システム１は、例えば、基準タイミング信号生成部１０と、分配器３０と、ビーム合成部５０と、信号処理装置１００とを備える。

基準タイミング信号生成部１０は、クロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を生成する。クロック信号ＣＬＫは、信号処理装置１００の複数の周波数変換部および複数のＡＤ変換部のそれぞれが動作する基準となるタイミング信号である。基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）は、例えば、複数の周波数変換部および複数のＡＤ変換部が同期した信号を出力するための基準となるタイミング信号である。基準タイミング信号生成部１０は、生成したクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を分配器３０に出力する。

分配器３０は、後述する信号処理装置１００内で分割された信号処理部１２０の数に応じて基準タイミング信号生成部１０から入力されるクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を、分配器３０に接続される信号処理部１２０が備える制御部に出力する。

信号処理装置１００は、例えば、入力される複数のアナログ信号１〜ｎに対して信号処理を行う。アナログ信号は、例えば、複数のアンテナ素子が、空間から到来する電波を受信した信号である。また、アナログ信号は、アンテナ素子から受信したアナログ信号に対して、リミッタ、帯域通過フィルタ、増幅器、移相器等の信号処理回路により、信号処理がなされた信号でもよい。この場合、リミッタは、アンテナ素子から入力された受信信号の信号レベルを制限する。また、帯域通過フィルタは、受信信号に含まれる不要な信号成分を抑圧する。また、増幅器は、受信用帯域通過フィルタを通過した受信信号の振幅を増幅する。また、移相器は、受信信号の位相を所望の位相に変化させる。移相器の移相は、アンテナ素子ごとに設定される。

また、信号処理装置１００は、複数の信号処理部１２０−１〜１２０−ｐと、同期制御部１６０とを備える。以下の説明では、複数の信号処理部１２０−１〜１２０−ｐは、それぞれ同様の構成とし、何れの信号処理部であるか区別しないときは、何れの信号処理部であるかを示すハイフン以降の符号を省略し、「信号処理部１２０」と称して説明する。また、ハイフンを用いて説明する他の構成についても同様とする。

信号処理装置１００は、分配器３０から入力されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて、信号処理部１２０で、アナログ信号の周波数を変換し、変換したアナログ信号をデジタル信号に変換（ＡＤ変換）して、変換したデジタル信号をビーム合成部５０に出力する。

また、信号処理部１２０は、ＡＤ変換により変換されたデジタル信号を直交復調して、Ｉ（In-phase）信号およびＩ信号に対して９０度位相をシフトしたＱ（Quadrature-phase）信号を生成し、生成したＩ信号およびＱ信号をビーム合成部５０に出力してもよい。

同期制御部１６０は、信号処理部１２０ごとに設けられる各ＰＬＬ回路の位相を一定にするための同期制御を実行する。信号処理部１２０および同期制御部１６０の機能の詳細については、後述する。

ビーム合成部５０は、信号処理装置１００から得られる信号に基づきビームを形成し、形成したビームを合成する。また、ビーム合成部５０は、合成したビームを、複数のアナログ信号から得られる受信ビームとして出力する。

次に、上述した信号処理部１２０および同期制御部１６０の機能の詳細について説明する。信号処理部１２０は、例えば、制御部１２２と、ＳＴＡＬＯ（Stable Local Oscillator：安定局部発振器）用ＰＬＬ回路１２４と、ＣＯＨＯ（Coherent Oscillator：コヒーレント発振器）用ＰＬＬ回路１２６と、クロック用ＰＬＬ回路１２８と、処理部側分配器（分配器の一例）１３０と、所定数の周波数変換部１４０−１〜１４０−ｍと、周波数変換部１４０と同数のＡＤ変換部１５０−１〜１５０−ｍとを備える。

信号処理部１２０は、信号処理装置１００に設けられるアナログ信号数（ｎ）に相当する数の周波数変換部１４０およびＡＤ変換部１５０のうち、所定数（ｍ）ずつ含まれるように周波数変換部１４０とＡＤ変換部１５０とが設けられる。したがって、信号処理装置１００に入力されるアナログ信号数（ｎ）に対し、所定数ｍで除算したｐ（＝ｎ／ｍ）個の信号処理部１２０のグループが形成される。例えば、アンテナ数が１０２４個であり、所定数を１６とした場合、６４個の信号処理部１２０にグループ化される。

所定数は、例えば、複数のアンテナ素子を縦方向と横方向に配置した結果が正方形となる数である。したがって、所定数は、１６（縦４×横４）の他に、９（縦３×横３）、２５（縦５×横５）、３６（縦６×横６）等であってもよい。このように所定数を正方形となる配列に合わせた数にすることで、各信号処理部１２０において、分割した正方形単位でビームフォーミングの制御や装置のメンテナンス等を行うことができる。また、例えば、アンテナ素子の設置スペースが正方形である場合には、スペースを有効に活用することができる。また、所定数は、ＡＤ変換部１５０のチャネル数に対応付けて設定されてもよい。ＡＤ変換部１５０のチャネル数に対応付けて設定することで、例えば、複数の周波数変換部１４０に対して共通のＡＤ変換部１５０を設けることで全体の構成を小型化することができる。第１の実施形態では、信号処理部１２０ごとに、制御部１２２、ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、クロック用ＰＬＬ回路１２８、および処理部側分配器１３０が設けられているものとする。

信号処理部１２０において、制御部１２２は、分配器３０から入力された入力されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて、ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、およびクロック用ＰＬＬ回路１２８の動作を制御する。また、制御部１２２は、ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、およびクロック用ＰＬＬ回路１２８が、それぞれが正常に動作しているか否かを判定する。例えば、制御部１２２は、同期制御部１６０から入力されるリファレンス信号をトリガーとして、ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、およびクロック用ＰＬＬ回路１２８のそれぞれがリファレンス信号を入力したときステータス情報を取得し、取得したステータス情報に基づいて、各ＰＬＬ回路が正常であるか否かを判定する。例えば、制御部１２２は、ステータス情報が、後述するロック状態である場合にはＰＬＬ回路が正常であると判定し、後述するアンロック状態である場合にはＰＬＬ回路が正常ではないと判定する。制御部１２２は、ＰＬＬ回路が正常であるか否かに関する情報またはステータス情報を、同期制御部１６０に出力する。なお、制御部１２２の構成は、同期制御部１６０に含まれてもよい。

ＳＴＡＬＯ用ＰＬＬ回路１２４は、制御部１２２から入力されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて位相を同期させたＳＴＡＬＯ信号を処理部側分配器１３０に出力する。ＳＴＡＬＯ信号とは、例えば、アナログ信号に対して第１の周波数変換を行うための信号である。また、ＳＴＡＬＯ用ＰＬＬ回路１２４は、同期制御部１６０から入力されたリファレンス信号に基づいて回路内の設定を行う。リファレンス信号には、例えば、回路の動作を設定するための設定情報（例えば、回路を動かすための周波数情報や、出力信号の強さや周波数に関する情報）等の機器制御情報が含まれる。また、ＳＴＡＬＯ用ＰＬＬ回路１２４は、ステータス情報を、制御部１２２に出力する。ステータス情報には、例えば、リファレンス信号が正常に入力できた、またはリファレンス信号に含まれる設定になった状態（以下、ロック状態と称する）であるか、リファレンス信号が正常に入力できない、またはリファレンス信号に含まれる設定にならない状態（以下、アンロック状態と称する）であるかに関する情報が含まれる。また、ステータス情報には、その他の状態を示す情報が含まれてよい。

ＣＯＨＯ用ＰＬＬ回路１２６は、制御部１２２から入力されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて位相を同期させたＣＯＨＯ信号を処理部側分配器１３０に出力する。ＣＯＨＯ信号とは、例えば、ＳＴＡＬＯ信号により第１の周波数変換がなされた信号に対して第２の周波数変換を行うための信号である。また、ＣＯＨＯ用ＰＬＬ回路１２６は、同期制御部１６０から入力されたリファレンス信号に基づいて回路内の設定を行う。また、ＣＯＨＯ用ＰＬＬ回路１２６は、ステータス情報を、制御部１２２に出力する。

クロック用ＰＬＬ回路１２８は、制御部１２２から入力されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて位相を同期させたクロック信号を処理部側分配器１３０に出力する。また、クロック用ＰＬＬ回路１２８は、同期制御部１６０から入力されたリファレンス信号に基づいて回路内の設定を行う。また、クロック用ＰＬＬ回路１２８は、ステータス情報を、制御部１２２に出力する。

処理部側分配器１３０は、例えば、第１分配器１３２と、第２分配器１３４と、第３分配器１３６とを備える。第１分配器１３２は、例えば、ＳＴＡＬＯ用ＰＬＬ回路１２４により入力されたＳＴＡＬＯ信号を、ｍ個の周波数変換部１４０に分配して出力する。第２分配器１３４は、例えば、ＣＯＨＯ用ＰＬＬ回路１２６により入力されたＣＯＨＯ信号を、ｍ個の周波数変換部１４０に分配して出力する。第３分配器１３６は、例えば、クロック用ＰＬＬ回路１２８により入力されたＳＴＡＬＯ信号を、ｍ個のＡＤ変換部１５０に分配して出力する。

周波数変換部１４０は、入力されたアナログ信号に対して、直列に設定された二つ以上の変換部を用いて二段階以上の変換を行う。図２は、第１の実施形態の周波数変換部１４０の機能構成の一例を示す図である。図２では、一例として、直列に設定された二つの変換部を用いて二段階の変換を行うダブルコンバージョン方式を示している。周波数変換部１４０は、例えば、ＬＮＡ（Low Noise Amplifier）１４１と、第１フィルタ部１４２と、第１変換部１４３と、ＡＭＰ１４４と、第２フィルタ部１４５と、第２変換部１４６と、第３フィルタ部１４７とを備える。

ＬＮＡ１４１は、入力したアナログ信号を低雑音増幅する。第１フィルタ部１４２は、ＬＮＡ１４１から入力された信号に対して所定の周波数帯の信号を通過させる。第１フィルタ部１４２は、例えば、ＢＰＦ（Band Pass Filter）またはＬＰＦ（Low Pass Filter）である。第１変換部１４３は、第１フィルタ部１４２から入力された信号と、第１分配器１３２から入力されたＳＴＡＬＯ信号とを混合して所定の周波数に変換する。

ＡＭＰ１４４は、第１フィルタ部１４２から入力された信号を増幅する。第２フィルタ部１４５は、ＡＭＰ１４４により増幅された信号に対して所定の周波数帯の信号を通過させる。第２フィルタ部１４５は、例えば、ＢＰＦまたはＬＰＦである。第２変換部１４６は、第２フィルタ部１４５から入力された信号と、第２分配器１３４から入力されたＣＯＨＯ信号とを混合して所定の周波数を変換し、コヒーレント性を保った信号を出力する。

第３フィルタ部１４７は、第２変換部１４６から入力された信号に対して所定の周波数帯の信号を通過させる。第３フィルタ部１４７は、例えば、ＢＰＦまたはＬＰＦである。このような構成により、例えば、アナログ信号に含まれるスプリアス（設計上意図されていない周波数成分）を抑制することができる。

ＡＤ変換部１５０は、周波数変換部１４０により出力された信号をデジタル信号に変換し、変換されたデジタル信号をビーム合成部５０に出力する。

同期制御部１６０は、各信号処理部１２０の各ＰＬＬ回路（ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、およびクロック用ＰＬＬ回路１２８）による位相の同期を制御する。図３は、第１の実施形態の同期制御部１６０を中心として実行される処理の流れの一例を示すフローチャートである。図３の処理は、所定のタイミングで繰り返し実行されてよい。

まず、同期制御部１６０は、所定のタイミングで各信号処理部１２０−１〜１２０−ｐの制御部１２２および各ＰＬＬ回路にリファレンス信号を出力する（ステップＳ１００）。所定のタイミングとは、例えば、電源起動時である。また、所定のタイミングとは、所定周期が経過したタイミングや、各ＰＬＬ回路のうち、少なくとも一つのロックが外れてアンロック状態となったタイミングでもよい。また、同期制御部１６０は、各ＰＬＬ回路にリファレンス信号を出力した後、リファレンス信号を送信したことを示す情報を制御部１２２に出力してもよい。

次に、同期制御部１６０は、出力したリファレンス信号に対して、各ＰＬＬ回路がリファレンス信号を正常に入力できているか否かを制御部１２２により出力される信号に基づいて認識する。具体的には、制御部１２２は、同期制御部１６０からリファレンス信号（またはリファレンス信号を送信したことを示す情報）が入力されたタイミングで、各ＰＬＬ回路からのステータス情報を取得する（ステップＳ１０２）。制御部１２２は、取得したステータス情報から信号処理部１２０内の各ＰＬＬ回路が正常に動作しているか否かを判定し、判定結果を同期制御部１６０に出力する。また、制御部１２２は、制御部１２２は、同期制御部１６０からリファレンス信号が入力されてから所定時間が経過した後も全てのＰＬＬ回路からステータス情報が取得できなかった場合に、正常に動作していないと判定し、その判定結果に関する情報を同期制御部１６０に出力してもよい。

次に、同期制御部１６０は、各制御部１２２から入力された、リファレンス信号に対する各ＰＬＬ回路のステータス情報等に基づいて、各ＰＬＬ回路にリファレンス信号が正常に入力されたと判定されたか否かを判定する（ステップＳ１０４）。各ＰＬＬ回路にリファレンス信号が正常に入力されたと判定された場合、各ＰＬＬ回路の位相を揃える信号を出力して同期制御を実行する（ステップＳ１０６）。具体的には、同期制御部１６０は、基準タイミング信号生成部１０にクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を生成させ、分配器３０にクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を各信号処理部１２０に出力させる。

また、ステップＳ１０４の処理において、各ＰＬＬ回路にリファレンス信号が正常に入力されていないと判定された場合、同期制御部１６０は、エラーが発生していることを示す情報を、管理者端末等の所定の端末等に出力する（ステップＳ１０８）。また、ステップＳ１０８の処理において、同期制御部１６０は、エラー情報を出力するのに代えて（または加えて）、所定のタイミングで、信号処理装置１００を再起動したり、正常に動作していない信号処理部１２０を選択し、選択した信号処理部１２０して部分的に再起動する制御を行ってもよい。これにより本フローチャートの処理は、終了する。

なお、ステップＳ１０６の処理において、同期制御部１６０は、複数の信号処理部１２０の全てではなく、選択された一以上の信号処理部１２０に対して同期制御を実行してもよい。この場合、同期制御部１６０は、例えば、前回同期制御を実行してから所定時間が経過した信号処理部１２０を選択してもよく、ＰＬＬ回路がアンロック状態となる頻度や回数が、他の信号処理部１２０のＰＬＬ回路よりも多い信号処理部１２０を選択してもよい。これにより、一以上の信号処理部１２０ごとに部分的な同期制御を行うことができる。

以上説明したように、第１の実施形態の信号処理装置１００によれば、アナログ信号の周波数を変換する複数の周波数変換部１４０と、複数の周波数変換部１４０のそれぞれに対応して設けられ、対応する周波数変換部１４０により変換された信号をデジタル信号に変換する複数のＡＤ変換部１５０と、複数の周波数変換部１４０と複数のＡＤ変換部１５０のうち、所定数ずつ含まれるように設定されたグループごとに設けられ、所定数の周波数変換部１４０およびＡＤ変換部１５０の動作を同期させるＰＬＬ回路（ＳＴＡＬＯ用ＰＬＬ回路１２４、ＣＯＨＯ用ＰＬＬ回路１２６、およびクロック用ＰＬＬ回路１２８）と、ＰＬＬ回路からの信号を所定数の周波数変換部１４０およびＡＤ変換部１５０に対応付けて分配する処理部側分配器１３０と、ＰＬＬ回路による位相の同期を制御する同期制御部１６０とを備え、同期制御部１６０は、所定のタイミングでＰＬＬ回路にリファレンス信号を出力し、ＰＬＬ回路のリファレンス信号の入力が正常である場合に、ＰＬＬ回路を同期させる制御を実行することで、出力のばらつきを抑制するとともに小型化を実現することができる。

（第２の実施形態）
次に、ＤＢＦ信号処理システムの第２の実施形態について説明する。第２の実施形態では、第１の実施形態のＤＢＦ信号処理システム１と比較すると、ＳＴＡＬＯ信号を出力するＰＬＬ回路を信号処理部１２０ごとに設けるのに代えて、二以上の信号処理装置に共通して設けている。以下では、第１の実施形態のＤＢＦ信号処理システム１と同様の機能を備える構成については、同一の名称および符号を用いることとし、具体的な説明は省略する。

図４は、第２の実施形態の信号処理装置１００＃を含むＤＢＦ信号処理システム２の構成図である。ＤＢＦ信号処理システム２は、例えば、基準タイミング信号生成部１０と、分配器３０＃と、ビーム合成部５０と、信号処理装置１００＃とを備える。信号処理装置１００＃は、例えば、ＳＴＡＬＯ用ＰＬＬ回路１７０と、ＳＴＡＬＯ信号分配器１７２と、同期制御部１６０＃と、複数の信号処理部１２０＃−１〜１２０＃−ｐとを備える。信号処理部１２０＃は、例えば、制御部１２２と、ＣＯＨＯ用ＰＬＬ回路１２６と、クロック用ＰＬＬ回路１２８と、処理部側分配器１３０＃と、所定数の周波数変換部１４０−１〜１４０−ｍと、所定数のＡＤ変換部１５０−１〜１５０−ｍとを備える。処理部側分配器１３０＃は、例えば、第２分配器１３４と、第３分配器１３６とを備える。

分配器３０＃は、基準タイミング信号生成部１０により生成されたクロック信号ＣＬＫおよび基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）を各信号処理部１２０の制御部１２２に出力するとともに、基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）をＳＴＡＬＯ用ＰＬＬ回路１７０に出力する。

ＳＴＡＬＯ用ＰＬＬ回路１７０は、図４の例では、全ての信号処理部１２０に共通して設けられている。ＳＴＡＬＯ用ＰＬＬ回路は、分配器３０＃から入力された基準タイミング信号ＳＹＳＲＥＦ（ＳＹＮＣ）に基づいて、位相を同期させたＳＴＡＬＯ信号をＳＴＡＬＯ信号分配器１７２に出力する。また、ＳＴＡＬＯ用ＰＬＬ回路１７０は、同期制御部１６０＃から入力されたリファレンス信号に基づいて回路内の設定を行う。また、ＳＴＡＬＯ用ＰＬＬ回路１７０は、ステータス情報を同期制御部１６０＃に出力する。

ＳＴＡＬＯ信号分配器１７２は、ＳＴＡＬＯ用ＰＬＬ回路１７０により入力されたＳＴＡＬＯ信号をｎ個の周波数変換部１４０に分配して出力する。

同期制御部１６０＃は、信号処理部１２０＃ごとに設けられるＣＯＨＯ用ＰＬＬ回路１２６およびクロック用ＰＬＬ回路１２８と、ＳＴＡＬＯ用ＰＬＬ回路１７０との位相を一定する制御を行う。同期制御部１６０＃は、例えば、ＣＯＨＯ用ＰＬＬ回路１２６と、クロック用ＰＬＬ回路１２８と、ＳＴＡＬＯ用ＰＬＬ回路１７０とにリファレンス信号を出力し、そのステータス情報等を取得する。そして、同期制御部１６０＃は、取得したステータス情報により、ＣＯＨＯ用ＰＬＬ回路１２６とクロック用ＰＬＬ回路１２８と、ＳＴＡＬＯ用ＰＬＬ回路１７０とが、リファレンス信号を正常に入力されたと判定された場合に、各ＰＬＬ回路の位相を揃える信号を出力させて同期制御を実行する。

以上説明したように、第２の実施形態の信号処理装置１００＃によれば、第１の実施形態と同様の効果を奏する他、第１の実施形態よりもばらつきを抑制することができる。また、第２の実施形態では、ＣＯＨＯ信号によりも位相のばらつきの影響度合が大きいＳＴＡＬＯ信号を、共通のＰＬＬ回路から分配することで、ＰＬＬ回路間の性能誤差等による位相のばらつきを抑制することができる。

上述した実施形態は、主に受信系の信号処理装置について説明したが、受信系の構成に代えて（または加えて）、送信系の構成を含んでいてもよい。

以上説明した少なくとも一つの実施形態によれば、信号処理装置に含まれる複数の周波数変換部と複数のＡＤ変換部のうち、所定数ずつ含まれるように設定されたグループ単位でＰＬＬ回路を設けて同期制御を行うため、出力のばらつきを抑制するとともに、分配器からの配線の長さを短くすることで、装置コストの削減や小型化を実現することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１、２…ＤＢＦ信号処理システム、１０…基準タイミング信号生成部、３０…分配器、５０…ビーム合成部、１００…信号処理装置、１２０…信号処理部、１２２…制御部、１２４、１７０…ＳＴＡＬＯ用ＰＬＬ回路、１２６…ＣＯＨＯ用ＰＬＬ回路、１２８…クロック用ＰＬＬ回路、１３０…処理部側分配器、１３２…第１分配器、１３４…第２分配器、１３６…第３分配器、１４０…周波数変換部、１５０…ＡＤ変換部、１７２…ＳＴＡＬＯ信号分配器

Claims (6)

1. アナログ信号の周波数を変換する複数の周波数変換部と、
   前記複数の周波数変換部のそれぞれに対応して設けられ、対応する周波数変換部により変換された信号をデジタル信号に変換する複数のＡＤ変換部と、
   前記複数の周波数変換部と前記複数のＡＤ変換部のうち、所定数ずつ含まれるように設定されたグループごとに設けられ、所定数の周波数変換部およびＡＤ変換部の動作を同期させるＰＬＬ回路と、
   前記ＰＬＬ回路からの信号を前記所定数の周波数変換部およびＡＤ変換部に対応付けて分配する分配器と、
   前記ＰＬＬ回路による位相の同期を制御する同期制御部とを備え、
   前記同期制御部は、所定のタイミングで前記ＰＬＬ回路にリファレンス信号を出力し、前記ＰＬＬ回路のリファレンス信号の入力が正常である場合に、前記ＰＬＬ回路を同期させる制御を実行する、
   信号処理装置。
2. 周波数変換部は、直列に設定された二つ以上の変換部を用いて二段階以上で変換を行い、
   前記二つ以上の変換部は、ＳＴＡＬＯ信号を用いて周波数変換を行う第１変換部と、ＣＯＨＯ信号を用いて周波数変換を行う第２変換部とを含む、
   請求項１に記載の信号処理装置。
3. 前記ＳＴＡＬＯ信号を出力する前記ＰＬＬ回路は、前記グループごとに設けられる、
   請求項２に記載の信号処理装置。
4. 前記ＳＴＡＬＯ信号を出力する前記ＰＬＬ回路は、二以上の前記グループに共通して設けられる、
   請求項２に記載の信号処理装置。
5. 前記同期制御部は、電源起動時、所定周期ごと、または前記リファレンス信号に対して前記ＰＬＬ回路がアンロック状態になったタイミングで、前記ＰＬＬ回路にリファレンス信号を出力し、前記ＰＬＬ回路の前記リファレンス信号の入力が正常であるいか否かを判定する、
   請求項１から４のうち何れか１項に記載の信号処理装置。
6. 前記同期制御部は、複数の前記グループ、または複数の前記グループのうち選択された一以上のグループに対して前記ＰＬＬ回路を同期させる制御を実行する、
   請求項１から５のうち何れか１項に記載の信号処理装置。

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