CN114070444A - 基于数字阵列接收通道的同步系统和方法 - Google Patents

基于数字阵列接收通道的同步系统和方法 Download PDF

Info

Publication number
CN114070444A
CN114070444A CN202111313757.2A CN202111313757A CN114070444A CN 114070444 A CN114070444 A CN 114070444A CN 202111313757 A CN202111313757 A CN 202111313757A CN 114070444 A CN114070444 A CN 114070444A
Authority
CN
China
Prior art keywords
module
signal
reference clock
time delay
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111313757.2A
Other languages
English (en)
Other versions
CN114070444B (zh
Inventor
吴兵
王晓涛
王庆华
陈阳
杜丽军
张晓光
常灿灿
管淑洁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 38 Research Institute
Original Assignee
CETC 38 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 38 Research Institute filed Critical CETC 38 Research Institute
Priority to CN202111313757.2A priority Critical patent/CN114070444B/zh
Publication of CN114070444A publication Critical patent/CN114070444A/zh
Application granted granted Critical
Publication of CN114070444B publication Critical patent/CN114070444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0682—Clock or time synchronisation in a network by delay compensation, e.g. by compensation of propagation delay or variations thereof, by ranging
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种基于数字阵列接收通道的同步系统及方法，涉及时间校准技术领域，包括：参考时钟源与参考时钟分配网络连接，参考时钟分配网络与数字接收机和信号处理机连接，天线单元与接收前端连接，接收前端和数字接收机连接，数字接收机与信号处理机连接；系统以固有的参考时钟源为基准，采用实时的时延测量和补偿算法，完成多路接收通道的时延同步。本发明优点在于：不需要额外的开机自校正处理时间，且不需增加复杂的校正源和校正网络、采样时钟分配网络和硬件成本。

Description

基于数字阵列接收通道的同步系统和方法
技术领域
本发明涉及时间校准技术领域，更具体涉及一种基于数字阵列接收通道的同步系统及方法。
背景技术
现代雷达、测控通信和电子对抗的相控阵接收系统中，广泛地采用数字阵列来实现低副瓣、抗干扰、多波束和快速波束扫描，系统的可靠性、稳定性和实时性得以提高。数字阵列系统的天线单元数量日益增多，信号的瞬时带宽不断提升，所需要的模数转换器(Analog-to-Digital Converter，ADC)的速度和数量也在不断增加。
为了使数字阵列系统能正确地形成波束，各接收通道必须同步，即通道间的时延差异需控制在极小的范围内，一般为纳秒级别。在大型数字阵列系统中，数字阵列接收通道数量众多，其分布在不同的子阵、分机、插件或模块中。由于存在着时钟分频、多时钟域切换和数据缓存等处理环节，接收通道间的时延会不一致，具体表现为通道间的时延差为呈整数个时钟周期晃动。即使采用具有确定性延时功能的模数转换器，一般也只能实现单板级和采样路径上的数据同步，很难实现系统级和数据传输路径上的数据同步，并且每次关机开机后时延差晃动会不一致。
为了使数字阵列各接收通道保持同步，传统的做法是采用开机校正方法，即设计一个接收校正源和一个外校正网络来辅助同步。系统每次开机后，正常工作之前，将校正源信号输入到外校正网络，再基于外校正网络将信号耦合到各接收通道，信号处理机基于各通道采集到的校正信号来计算出时延并实施补偿，之后系统再切换到正常工作模式。其缺点是需要增加复杂的校正源和校正网络，增加了设备量和硬件成本，同时重启或开机后执行校正流程会占用较长的工作时间，影响任务的实时性。
发明内容
本发明所要解决的技术问题在于如何不使用外校正源和校正网络的前提下实现数字阵列接收通道的实时同步。
本发明通过以下技术手段实现解决上述技术问题的：一种基于数字阵列接收通道的同步系统，包括：参考时钟源(1)、参考时钟分配网络(2)、天线单元(3)、接收前端(4)、数字接收机(5)、信号处理机(6)；所述参考时钟源(1)与所述参考时钟分配网络(2)连接，所述参考时钟分配网络(2)与所述数字接收机(5)和所述信号处理机(6)连接，所述天线单元(3)与所述接收前端(4)连接，所述接收前端(4)与所述数字接收机(5)连接，所述数字接收机(5)与所述信号处理机(6)连接。参考时钟源(1)输出模拟参考时钟信号给参考时钟分配网络(2)，参考时钟分配网络(2)输出基准时钟信号给数字接收机(5)和信号处理机(6)，天线单元(3)将从空间中接收到的天线回波信号输出给接收前端(4)，接收前端(4)将调理后的接收信号输出给数字接收机(5)，数字接收机(5)将信道分离后的基带数据组成串行数据帧后输出给信号处理机(6)，信号处理机(6)将全局同步脉冲送给数字接收机(5)。
优选的，所述数字接收机(5)包括功分器(5-1)、时钟合成模块(5-2)、合路器(5-3)、模数转换器(5-4)、信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)；功分器(5-1)与参考时钟分配网络(2)、时钟合成模块(5-2)、合路器(5-3)和同步脉冲处理模块(5-7)连接，合路器(5-3)与接收前端(4)和模数转换器(5-4)连接，时钟合成模块(5-2)与模数转换器(5-4)、信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)连接，模数转换器(5-4)与信道分离模块(5-5)连接，信道分离模块(5-5)与高速串行组帧模块(5-6)连接，高速串行组帧模块(5-6)与信号处理机(6)连接，同步脉冲处理模块(5-7)与信号处理机(6)、信道分离模块(5-5)和高速串行组帧模块(5-6)连接。功分器(5-1)的输入信号来自于参考时钟分配网络(2)，功分器(5-1)的输出信号送给时钟合成模块(5-2)、合路器(5-3)和同步脉冲处理模块(5-7)；合路器(5-3)的第二路输入信号来自于接收前端(4)，合路器(5-3)的输出信号送给模数转换器(5-4)；时钟合成模块(5-2)输出采样时钟给模数转换器(5-4)，时钟合成模块(5-2)输出处理时钟给信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)；模数转换器(5-4)输出数字中频信号给信道分离模块(5-5)；信道分离模块(5-5)输出基准时钟信号基带数据和天线回波信号基带数据给高速串行组帧模块(5-6)；高速串行组帧模块(5-6)输出串行数据帧后给信号处理机(6)；同步脉冲处理模块(5-7)的全局同步脉冲输入来自于信号处理机(6)，同步脉冲处理模块(5-7)输出本地同步脉冲给信道分离模块(5-5)和高速串行组帧模块(5-6)。
优选的，所述数字接收机(5)的同步脉冲处理模块(5-7)由四级寄存器模块级联组成，级联寄存器的信号输入来自于信号处理机(6)，级联寄存器的信号输出给信道分离模块(5-5)和高速串行组帧模块(5-6)；前两级寄存器的时钟输入为功分器(5-1)输出的基准时钟，后两级寄存器的时钟输入为时钟合成模块(5-2)输出的处理时钟。
优选的，所述信号处理机(6)包括高速串行解帧模块(6-1)、时延计算模块(6-2)、时延补偿模块(6-3)、波束合成模块(6-4)和同步脉冲产生模块(6-5)；高速串行解帧模块(6-1)与时延计算模块(6-2)和时延补偿模块(6-3)连接，时延计算模块(6-2)与时延补偿模块(6-3)连接，时延补偿模块(6-3)与波束合成模块(6-4)连接，同步脉冲产生模块(6-5)与参考时钟分配网络(2)和数字接收机(5)连接。高速串行解帧模块(6-1)输出基准时钟信号基带数据给时延计算模块(6-2)，高速串行解帧模块(6-1)输出天线回波信号基带数据给时延补偿模块(6-3)；时延计算模块(6-2)输出定点时延调整值给时延补偿模块(6-3)；时延补偿模块(6-3)输出同步后的基带数据给波束合成模块(6-4)；同步脉冲产生模块(6-5)的输入来自于参考时钟分配网络(2)，同步脉冲产生模块(6-5)输出全局同步脉冲给数字接收机(5)。
优选的，所述信号处理机(6)的时延计算模块(6-2)包括数据求和模块(6-2-1)、相位解算模块(6-2-2)、均值扣除模块(6-2-3)和时延量化模块(6-2-4)；数据求和模块(6-2-1)与数字接收机(5)和相位解算模块(6-2-2)连接，相位解算模块(6-2-2)和均值扣除模块(6-2-3)连接，均值扣除模块(6-2-3)和时延量化模块(6-2-4)连接，时延量化模块(6-2-4)和时延补偿模块(6-3)连接。数据求和模块(6-2-1)的输入来自于数字接收机(5)，数据求和模块(6-2-1)输出经噪声平均过的基带数据给相位解算模块(6-2-2)；相位解算模块(6-2-2)输出绝对相位值给所均值扣除模块(6-2-3)；均值扣除模块(6-2-3)将绝对相位值扣除所有通道的相位均值后得到的相对相位值给时延量化模块(6-2-4)；时延量化模块(6-2-4)输出定点时延调整值给时延补偿模块(6-3)。
优选的，所述信号处理机(6)的同步脉冲产生模块(6-5)包含单脉冲产生模块和输出时延调整模块。
优选的，所述信号处理机(6)的时延补偿模块(6-3)包含整数倍时延补偿模块和分数倍时延补偿模块。
一种基于数字阵列接收通道的同步方法，包括：
步骤1：将经过接收前端(4)调理后的接收信号和参考时钟分配网络(2)功分后的基准时钟信号进行功率合成送给模数转换器(5-4)进行数字化，生成中频数字信号；
步骤2：时钟合成模块(5-2)根据功分后的基准时钟合成出模数转换器(5-4)的采样时钟和时钟给信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)的处理时钟；
步骤3：信号处理机(6)根据参考时钟分配网络(2)功分后的基准时钟信号生成同步脉冲信号给同步脉冲处理模块(5-7)；
步骤4：同步脉冲处理模块(5-7)使用基准时钟和处理时钟来同步信号处理机(6)送来的全局同步脉冲，生成本地同步脉冲给信道分离模块(5-5)和高速串行组帧模块(5-6)作为初始化同步信号；
步骤5：基于数字下变频方法和初始化同步信号在数字接收机(5)内对中频数字信号进行信道分离，生成基准时钟信号基带数据和天线回波信号基带数据给高速串行组帧模块(5-6)；
步骤6：高速串行组帧模块(5-6)将基准时钟信号基带数据和天线回波信号基带数据组成高速串行帧后送给信号处理机(6)；
步骤7：信号处理机(6)对高速串行帧进行解帧处理，恢复出基准时钟信号基带数据和天线回波信号基带数据；
步骤8：时延计算模块(6-2)根据各通道的基准时钟信号基带数据计算出通道间的定点时延调整值；
步骤9：时延补偿模块(6-3)基于通道间的定点时延调整值对天线回波信号基带数据进行整数倍和分数倍时延补偿，输出同步的天线回波信号基带数据给波束合成模块。
优选的，通过调整所述信号处理机(6)的同步脉冲产生模块(6-5)的输出信号时延，使全局同步脉冲(f)的上升沿与数字接收机(5)的基准时钟信号(d1)的下降沿相对齐，以最大化数字接收机(5)内全局同步脉冲(f)的建立和保持时间。
优选的，所述数字接收机(5)的信道分离模块(5-5)由不同中频频率的数字下变频模块组成，中频频率为天线回波信号频率和基准时钟信号频率。
本发明的优点在于：
(1)本发明中通道间时延差计算和补偿是实时进行的，不需要额外的开机自校正处理时间，算法资源开销小，同步速度快。
(2)本发明中系统采用基于参考时钟的嵌入式校正方案，不需要复杂的时钟网络相位调整装置，系统稳定性高。
(3)本发明中系统不需要增加复杂的校正源、硬件校正网络、采样时钟分配网络，显著降低了软硬件成本。
附图说明
图1为本发明实施例的基于数字阵列接收通道的同步系统的框图。
图2是本发明实施例的基于数字阵列接收通道的同步系统中数字接收机模块的框图。
图3是本发明实施例的基于数字阵列接收通道的同步系统中数字接收机模块中的同步脉冲处理模块的框图。
图4是本发明实施例的基于数字阵列接收通道的同步系统中信号处理机模块的框图。
图5是本发明实施例的基于数字阵列接收通道的同步系统中信号处理机模块中的时延计算模块的框图。
图6是本发明实施例的基于数字阵列接收通道的同步系统中信号处理机模块中的时延补偿模块的框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种基于数字阵列接收通道的同步系统包括参考时钟源1、参考时钟分配网络2、天线单元3、接收前端4、数字接收机5、信号处理机6；参考时钟源1与参考时钟分配网络2连接，参考时钟源1输出模拟参考时钟信号c给参考时钟分配网络2；参考时钟分配网络2与数字接收机5和信号处理机6，参考时钟分配网络2输出基准时钟信号d给数字接收机5和信号处理机6；天线单元3与接收前端4连接，天线单元3将从空间中接收到的天线回波信号a输出给接收前端4；接收前端4与数字接收机5连接，接收前端4将调理后的接收信号b输出给数字接收机5；数字接收机5与信号处理机6连接，数字接收机5将信道分离后的基带数据组成串行数据帧e后输出给信号处理机6，信号处理机6将全局同步脉冲f送给数字接收机5。传统的同步系统一般需要增加复杂的校正源、硬件校正网络和采样时钟分配网络，在复杂的开机自校正程序的配合下，来实现多个接收通道的同步，软硬件成本高；本发明中则基于系统固有的参考时钟源和参考时钟分配网络，采用嵌入式校正方案，显著降低了软硬件成本。
参考时钟源1用于产生频率为K的模拟参考时钟信号a，K的典型取值范围为10MHz～25MHz，一般由低相噪、高频率稳定度的振荡器构成。本实施例中K为10MHz,调理后的接收信号b的中心频率为360MHz，带宽为48MHz。传统的同步系统一般采用复杂的时钟网络调整装置，一般由高精度同步信号发生装置、同步信号驱动扇出装置和时钟倍频与精确相位调整装置等组成，需要在线精准测量出关键时钟路径上的建立时间和保持时间，并实现高精度时延调整，操作复杂，同时受环境温度以及元器件时延离散性的影响较大，稳定性差；本发明中系统采用基于参考时钟的嵌入式校正方案，不采用任何时钟网络调整装置，显著降低了软硬件成本，同时基本不受环境温度以及元器件时延离散性影响，稳定性高。
如图2所示，数字接收机5包括功分器5-1、时钟合成模块5-2、合路器5-3、模数转换器5-4、信道分离模块5-5、高速串行组帧模块5-6和同步脉冲处理模块5-7；功分器5-1与参考时钟分配网络2、时钟合成模块5-2、合路器5-3和同步脉冲处理模块5-7连接，合路器5-3与接收前端4和模数转换器5-4连接，时钟合成模块5-2与模数转换器5-4、信道分离模块5-5、高速串行组帧模块5-6和同步脉冲处理模块5-7连接，模数转换器5-4与信道分离模块5-5连接，信道分离模块5-5与高速串行组帧模块5-6连接，高速串行组帧模块5-6与信号处理机6连接，同步脉冲处理模块5-7与信号处理机6、信道分离模块5-5和高速串行组帧模块5-6连接。基准时钟信号d被功分为为三路，分别送给时钟合成模块5-2、合路器5-3和同步脉冲处理模块5-7；时钟合成模块5-2根据基准时钟信号d生成模数转换器5-4的采样时钟d3和信道分离模块5-5、高速串行组帧模块5-6和同步脉冲处理模块5-7的处理时钟d2；合路器将调理后的接收信号b与功分后的基准时钟信号进行合成，输出一路多音信号给模数转换器5-4进行模数转换；本实施例中模数转换器的采样时钟d3的频率为480MHz，处理时钟d2的频率P为240MHz；信道分离模块5-5基于数字下变频方法对数字化的多音信号进行并行混频、滤波和抽取，输出基准时钟信号基带数据和天线回波信号基带数据，再送给高速串行组帧模块5-6；信道分离模块5-5由不同中频频率的数字下变频模块组成，中频频率为天线回波信号频率和基准时钟信号频率；本实施例中基带数据的数据率为60MSPS，数字下变频模块的中频频率为10MHz和360MHz；高速串行组帧模块5-6将两路基带数据进行组帧和并串转换，输出串行数据帧e送给信号处理机6。
如图3所示，同步脉冲处理模块5-7由四级寄存器模块级联组成，级联寄存器的信号输入来自于信号处理机6送来的全局同步脉冲f，级联寄存器输出本地同步脉冲f1给信道分离模块5-5和高速串行组帧模块5-6；前两级寄存器的时钟输入为功分器5-1输出的基准时钟d1，后两级寄存器的时钟输入为时钟合成模块5-2输出的处理时钟d2。
如图4所示，信号处理机6包括高速串行解帧模块6-1、时延计算模块6-2、时延补偿模块6-3、波束合成模块6-4和同步脉冲产生模块6-5；高速串行解帧模块6-1与时延计算模块6-2和时延补偿模块6-3连接，时延计算模块6-2与时延补偿模块6-3连接，时延补偿模块6-3与波束合成模块6-4连接，同步脉冲产生模块6-5与参考时钟分配网络2和数字接收机5连接。高速串行解帧模块6-1对数字接收机5送来的串行数据帧e进行串并转换和解帧处理，恢复出基准时钟信号基带数据e1和天线回波信号基带数据e2；所有通道的基准时钟信号基带数据e1送给时延计算模块6-2，时延计算模块6-2输出定点时延调整值e3给时延补偿模块6-3；时延补偿模块6-3根据定点时延调整值e3对天线回波信号基带数据e2进行整数倍和分数倍时延补偿，输出同步的天线回波信号基带数据e4给波束合成模块。
如图5所示，时延计算模块6-2包括数据求和模块6-2-1、相位解算模块6-2-2、均值扣除模块6-2-3和时延量化模块6-2-4；数据求和模块6-2-1和数字接收机5和相位解算模块6-2-2连接，相位解算模块6-2-2和均值扣除模块6-2-3连接，均值扣除模块6-2-3和时延量化模块6-2-4连接，时延量化模块6-2-4和所述时延补偿模块6-3连接；数据求和模块6-2-1对基准时钟信号基带数据e1进行多点求和平均，结果送给相位解算模块6-2-2，点数的典型取值范围为64～4096，本实施例中点数为1024；相位解算模块6-2-2基于信号的虚部和实部进行反正切运算，解算出绝对相位值给均值扣除模块6-2-3；均值扣除模块6-2-3将绝对相位值扣除所有通道的平均相位值后得到相对相位值e11，再送给时延量化模块6-2-4；时延量化模块6-2-4基于相对相位值e11、参考时钟源的频率K和处理时钟d2的频率P，计算出定点时延调整值e3，公式为
Figure BDA0003342840190000071
其中round()为取整函数，N为分数时延精度，本实施例中N取8。传统的通道间时延差计算一般基于系统开机自校正方案，在系统正常工作之前预留额外的时间专门执行通道间时延差计算，同时计算方法一般采用相关法或最小误差拟合法，计算量较大；而本发明中的时延计算模块则嵌入到信号处理机内部，与正常工作流程并行进行，求和平均、反正切运算、均值扣除和时延量化等操作均可采用定点计算方法来实现，特别适合在可编程逻辑器件中实现，资源开销小，计算速度快。
如图6所示，时延补偿模块6-3包含整数倍时延补偿模块6-3-1和分数倍时延补偿模块6-3-2；整数倍时延补偿模块6-3-1由多级寄存器和多路数据选择器组成，用多级寄存器对天线回波信号基带数据e2进行寄存，根据定点时延调整值e3的整数部分I来选择不同延时级数的数据送给分数倍时延补偿模块6-3-2，其中
Figure BDA0003342840190000072
ceil()为向下取整函数；分数倍时延补偿模块6-3-2由法罗(Farrow)滤波器组成，根据定点时延调整值e3的分数部分F来对数据进行分数倍时延补偿，输出同步的天线回波信号基带数据e4，其中F＝mod(e3,2N),mod()为求余函数。传统的通道间时延补偿是在系统开机自校正阶段进行的，只进行一次初始补偿，不能针对系统的实时时延变化做连续补偿，除非中断正常工作流程再实施开机自校正；而本发明中的时延补偿方法则可基于当前实时计算的时延差来实现实时时延补偿，补偿速度快。
同步脉冲产生模块6-5包含单脉冲产生模块和输出时延调整模块，单脉冲产生模块基于处理时钟d2产生单脉冲，单脉冲送给输出时延调整模块，经时延调整后输出全局同步脉冲送给数字接收机5；通过调整同步脉冲产生模块6-5的输出信号时延，使同步脉冲f的上升沿与数字接收机5的基准时钟信号d1的下降沿相对齐，以最大化数字接收机5内同步脉冲f的建立和保持时间。
如图1-图6所示，采用上述系统的基于数字阵列接收通道的同步方法，包括：
步骤1：将经过接收前端4调理后的接收信号和参考时钟分配网络2经过功分器5-1功分后的基准时钟信号经过合路器5-3进行功率合成送给模数转换器5-4进行数字化，生成中频数字信号；
步骤2：时钟合成模块5-2根据功分器5-1功分后的基准时钟合成出模数转换器5-4的采样时钟和时钟给信道分离模块5-5、高速串行组帧模块5-6和同步脉冲处理模块5-7的处理时钟；
步骤3：信号处理机6根据参考时钟分配网络2经过功分器5-1功分后的基准时钟信号生成同步脉冲信号给同步脉冲处理模块5-7；
步骤4：同步脉冲处理模块5-7使用基准时钟和处理时钟来同步信号处理机6送来的全局同步脉冲，生成本地同步脉冲给信道分离模块5-5和高速串行组帧模块5-6作为初始化同步信号；
步骤5：基于数字下变频方法和初始化同步信号在数字接收机5内对中频数字信号进行信道分离，生成基准时钟信号基带数据和天线回波信号基带数据给高速串行组帧模块5-6；
步骤6：高速串行组帧模块5-6将基准时钟信号基带数据和天线回波信号基带数据组成高速串行帧后送给信号处理机6；
步骤7：信号处理机6对高速串行帧进行解帧处理，恢复出基准时钟信号基带数据和天线回波信号基带数据；
步骤8：时延计算模块6-2根据各通道的基准时钟信号基带数据计算出通道间的定点时延调整值；
步骤9：时延补偿模块6-3基于通道间的定点时延调整值对天线回波信号基带数据进行整数倍和分数倍时延补偿，输出同步的天线回波信号基带数据给波束合成模块。以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种基于数字阵列接收通道的同步系统，其特征在于，包括：参考时钟源(1)、参考时钟分配网络(2)、天线单元(3)、接收前端(4)、数字接收机(5)、信号处理机(6)；
所述参考时钟源(1)与所述参考时钟分配网络(2)连接，参考时钟源(1)输出模拟参考时钟信号给参考时钟分配网络(2)；
所述参考时钟分配网络(2)与所述数字接收机(5)和所述信号处理机(6)连接，参考时钟分配网络(2)输出基准时钟信号给数字接收机(5)和信号处理机(6)；
所述天线单元(3)与所述接收前端(4)连接，天线单元(3)将从空间中接收到的天线回波信号输出给接收前端(4)；
所述接收前端(4)与所述数字接收机(5)连接，接收前端(4)将调理后的接收信号输出给数字接收机(5)；
所述数字接收机(5)与所述信号处理机(6)连接，数字接收机(5)将信道分离后的基带数据组成串行数据帧后输出给信号处理机(6)，信号处理机(6)将全局同步脉冲送给数字接收机(5)。
2.根据权利要求1所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述数字接收机(5)由功分器(5-1)、时钟合成模块(5-2)、合路器(5-3)、模数转换器(5-4)、信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)组成；
所述功分器(5-1)与所述参考时钟分配网络(2)、时钟合成模块(5-2)、合路器(5-3)和同步脉冲处理模块(5-7)连接，功分器(5-1)的输入信号来自于参考时钟分配网络(2)，功分器(5-1)的输出信号送给时钟合成模块(5-2)、合路器(5-3)和同步脉冲处理模块(5-7)；
所述合路器(5-3)与所述接收前端(4)和所述模数转换器(5-4)连接，合路器(5-3)的第二路输入信号来自于接收前端(4)，合路器(5-3)的输出信号送给模数转换器(5-4)；
所述时钟合成模块(5-2)与所述模数转换器(5-4)、所述信道分离模块(5-5)、所述高速串行组帧模块(5-6)和所述同步脉冲处理模块(5-7)连接，时钟合成模块(5-2)输出采样时钟给模数转换器(5-4)，时钟合成模块(5-2)输出处理时钟给信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)；
所述模数转换器(5-4)与所述信道分离模块(5-5)连接，模数转换器(5-4)输出数字中频信号给信道分离模块(5-5)；
所述信道分离模块(5-5)与所述高速串行组帧模块(5-6)连接，信道分离模块(5-5)输出基准时钟信号基带数据和天线回波信号基带数据给高速串行组帧模块(5-6)；
所述高速串行组帧模块(5-6)与所述信号处理机(6)连接，高速串行组帧模块(5-6)输出串行数据帧给信号处理机(6)；
所述同步脉冲处理模块(5-7)与所述信号处理机(6)、信道分离模块(5-5)和高速串行组帧模块(5-6)连接，同步脉冲处理模块(5-7)的全局同步脉冲输入来自于信号处理机(6)，同步脉冲处理模块(5-7)输出本地同步脉冲给信道分离模块(5-5)和高速串行组帧模块(5-6)。
3.根据权利要求2所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述数字接收机(5)的同步脉冲处理模块(5-7)由四级寄存器模块级联组成，级联寄存器的信号输入来自于信号处理机(6)，级联寄存器的信号输出给信道分离模块(5-5)和高速串行组帧模块(5-6)；前两级寄存器的时钟输入接功分器(5-1)输出的基准时钟，后两级寄存器的时钟输入接时钟合成模块(5-2)输出的处理时钟。
4.根据权利要求1所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述信号处理机(6)由高速串行解帧模块(6-1)、时延计算模块(6-2)、时延补偿模块(6-3)、波束合成模块(6-4)和同步脉冲产生模块(6-5)组成；
所述高速串行解帧模块(6-1)与所述时延计算模块(6-2)和所述时延补偿模块(6-3)连接，高速串行解帧模块(6-1)输出基准时钟信号基带数据给时延计算模块(6-2)，高速串行解帧模块(6-1)输出天线回波信号基带数据给时延补偿模块(6-3)；
所述时延计算模块(6-2)与所述时延补偿模块(6-3)连接，时延计算模块(6-2)输出定点时延调整值给时延补偿模块(6-3)；
所述时延补偿模块(6-3)与所述波束合成模块(6-4)连接，时延补偿模块(6-3)输出同步后的基带数据给波束合成模块(6-4)；
所述同步脉冲产生模块(6-5)与所述参考时钟分配网络(2)和所述数字接收机(5)连接，同步脉冲产生模块(6-5)的输入来自于参考时钟分配网络(2)，同步脉冲产生模块(6-5)输出同步脉冲给数字接收机(5)。
5.根据权利要求4所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述信号处理机(6)的时延计算模块(6-2)由数据求和模块(6-2-1)、相位解算模块(6-2-2)、均值扣除模块(6-2-3)和时延量化模块(6-2-4)组成；
所述数据求和模块(6-2-1)与所述数字接收机(5)和所述相位解算模块(6-2-2)连接，数据求和模块(6-2-1)的输入来自于数字接收机(5)，数据求和模块(6-2-1)输出经噪声平均过的基带数据给相位解算模块(6-2-2)；
所述相位解算模块(6-2-2)和所述时延量化模块(6-2-3)连接，相位解算模块(6-2-2)输出绝对相位值给均值扣除模块(6-2-3)；
所述均值扣除模块(6-2-3)和所述时延量化模块(6-2-4)连接，均值扣除模块(6-2-3)将绝对相位值扣除所有通道的相位均值后得到的相对相位值给时延量化模块(6-2-4)；
所述时延量化模块(6-2-4)和所述时延补偿模块(6-3)连接，时延量化模块(6-2-4)输出定点时延调整值给时延补偿模块(6-3)。
6.根据权利要求4所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述信号处理机(6)的同步脉冲产生模块(6-5)包括单脉冲产生模块和输出时延调整模块。
7.根据权利要求4所述的一种基于数字阵列接收通道的同步系统，其特征在于，所述信号处理机(6)的时延补偿模块(6-3)包含整数倍时延补偿模块和分数倍时延补偿模块。
8.一种采用权利要求1至7任一项所述的一种基于数字阵列接收通道的同步方法，其特征在于，所述方法包括：
步骤1：将经过接收前端(4)调理后的接收信号和参考时钟分配网络(2)功分后的基准时钟信号进行功率合成送给模数转换器(5-4)进行数字化，生成中频数字信号；
步骤2：时钟合成模块(5-2)根据功分后的基准时钟合成出模数转换器(5-4)的采样时钟和时钟给信道分离模块(5-5)、高速串行组帧模块(5-6)和同步脉冲处理模块(5-7)的处理时钟；
步骤3：信号处理机(6)根据参考时钟分配网络(2)功分后的基准时钟信号生成同步脉冲信号给同步脉冲处理模块(5-7)；
步骤4：同步脉冲处理模块(5-7)使用基准时钟和处理时钟来同步信号处理机(6)送来的全局同步脉冲，生成本地同步脉冲给信道分离模块(5-5)和高速串行组帧模块(5-6)作为初始化同步信号；
步骤5：基于数字下变频方法和初始化同步信号在数字接收机(5)内对中频数字信号进行信道分离，生成基准时钟信号基带数据和天线回波信号基带数据给高速串行组帧模块(5-6)；
步骤6：高速串行组帧模块(5-6)将基准时钟信号基带数据和天线回波信号基带数据组成高速串行帧后送给信号处理机(6)；
步骤7：信号处理机(6)对高速串行帧进行解帧处理，恢复出基准时钟信号基带数据和天线回波信号基带数据；
步骤8：时延计算模块(6-2)根据各通道的基准时钟信号基带数据计算出通道间的定点时延调整值；
步骤9：时延补偿模块(6-3)基于通道间的定点时延调整值对天线回波信号基带数据进行整数倍和分数倍时延补偿，输出同步的天线回波信号基带数据给波束合成模块。
9.根据权利要求8所述的一种基于数字阵列接收通道的同步方法，其特征在于，通过调整所述信号处理机(6)的同步脉冲产生模块(6-5)的输出信号时延，使全局同步脉冲(f)的上升沿与数字接收机(5)的基准时钟信号(d1)的下降沿相对齐，以最大化数字接收机(5)内全局同步脉冲(f)的建立和保持时间。
10.根据权利要求8所述的一种基于数字阵列接收通道的同步方法，其特征在于，所述数字接收机(5)的信道分离模块(5-5)由不同中频频率的数字下变频模块组成，中频频率为天线回波信号频率和基准时钟信号频率。
CN202111313757.2A 2021-11-08 2021-11-08 基于数字阵列接收通道的同步系统和方法 Active CN114070444B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111313757.2A CN114070444B (zh) 2021-11-08 2021-11-08 基于数字阵列接收通道的同步系统和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111313757.2A CN114070444B (zh) 2021-11-08 2021-11-08 基于数字阵列接收通道的同步系统和方法

Publications (2)

Publication Number Publication Date
CN114070444A true CN114070444A (zh) 2022-02-18
CN114070444B CN114070444B (zh) 2023-04-28

Family

ID=80275052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111313757.2A Active CN114070444B (zh) 2021-11-08 2021-11-08 基于数字阵列接收通道的同步系统和方法

Country Status (1)

Country Link
CN (1) CN114070444B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115882979A (zh) * 2022-11-30 2023-03-31 中国电子科技集团公司第二十九研究所 一种多信道相控阵天线收发时延实时自标定方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020073350A1 (en) * 2000-11-30 2002-06-13 Martin Ehlert Method and configuration for generating a clock pulse in a data processing system having a number of data channels
CN108233906A (zh) * 2018-02-07 2018-06-29 中国电子科技集团公司第三十八研究所 一种基于adc的开机确定性延时系统及方法
CN109639403A (zh) * 2018-11-26 2019-04-16 西南电子技术研究所（中国电子科技集团公司第十研究所） 同步传输数字阵列天线基带激励数据的方法
US10284358B1 (en) * 2017-03-24 2019-05-07 Northrop Grumman Systems Corporation Clock and frame synchronization carried as a single composite signal allows the use of a single transmission line with a narrower bandwidth
WO2019125265A1 (en) * 2017-12-20 2019-06-27 Totalförsvarets Forskningsinstitut Method, system and computer program for synchronizing data streams with unknown delay
US20200076439A1 (en) * 2017-06-28 2020-03-05 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020073350A1 (en) * 2000-11-30 2002-06-13 Martin Ehlert Method and configuration for generating a clock pulse in a data processing system having a number of data channels
US10284358B1 (en) * 2017-03-24 2019-05-07 Northrop Grumman Systems Corporation Clock and frame synchronization carried as a single composite signal allows the use of a single transmission line with a narrower bandwidth
US20200076439A1 (en) * 2017-06-28 2020-03-05 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
WO2019125265A1 (en) * 2017-12-20 2019-06-27 Totalförsvarets Forskningsinstitut Method, system and computer program for synchronizing data streams with unknown delay
CN108233906A (zh) * 2018-02-07 2018-06-29 中国电子科技集团公司第三十八研究所 一种基于adc的开机确定性延时系统及方法
CN109639403A (zh) * 2018-11-26 2019-04-16 西南电子技术研究所（中国电子科技集团公司第十研究所） 同步传输数字阵列天线基带激励数据的方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"The Northern Cross fast radio burst project – I. Overview and pilot observations at 408 MHz" *
SUVRA SEKHAR DAS;VIVEK RANGAMGARI;SHASHANK TIWARI;SUBHAS CHANDRA MONDAL: "Time Domain Channel Estimation and Equalization of CP-OTFS Under Multiple Fractional Dopplers and Residual Synchronization Errors" *
罗笑雨;宫新保;: "基于无线链路的时钟同步技术" *
韩雪莲;童智勇;杨汝良;: "一种多通道观测系统数字接收技术研究" *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115882979A (zh) * 2022-11-30 2023-03-31 中国电子科技集团公司第二十九研究所 一种多信道相控阵天线收发时延实时自标定方法
CN115882979B (zh) * 2022-11-30 2024-07-09 中国电子科技集团公司第二十九研究所 一种多信道相控阵天线收发时延实时自标定方法

Also Published As

Publication number Publication date
CN114070444B (zh) 2023-04-28

Similar Documents

Publication Publication Date Title
KR101829974B1 (ko) 고속 아날로그 빔형성 시스템 및 방법
CN110231599B (zh) 雷达设备、雷达系统和用于生成采样时钟信号的方法
EP3889636A1 (en) Radar system and control method therefor
US8477056B2 (en) Method, system, and apparatus for interpolating an output of an analog-to-digital converter
CN108233906B (zh) 一种基于adc的开机确定性延时系统及方法
CN109728806B (zh) 包括锁相回路的设备
US8149973B2 (en) Clock recovery circuit
US9712225B2 (en) Digital combiner for phased-array RF receivers
KR102656996B1 (ko) 기지국의 다중 채널 위상 동기화 장치, 방법 및 기지국
CN114070444B (zh) 基于数字阵列接收通道的同步系统和方法
CN111025240A (zh) 一种多路雷达射频信号数字接收系统
CN111245472B (zh) 射频收发芯片、针对射频收发芯片的同步系统及方法
CN107222210B (zh) 一种可由spi配置数字域时钟相位的dds系统
US7800421B2 (en) Information processing apparatus and phase control method
JP7037318B2 (ja) 高速及び低電力のデジタル／アナログアップコンバータ
CN115001491B (zh) 多片adc采样时钟阵列的同步采样方法及装置
CN108886464B (zh) 一种时钟恢复装置以及时钟恢复的方法
CN108693528B (zh) 雷达实时信号处理器
JP2020047980A (ja) 信号処理装置
JP2020148729A (ja) レーダ装置
JP5303594B2 (ja) 周波数変換装置
CN117640052B (zh) 一种软件无线电设备相位同步校准方法及系统
CN118068063B (zh) 示波器
US8615063B2 (en) Level transition determination circuit and method for using the same
Almeida et al. True Time Delay-based Alignment for All-digital Beamforming Transmitters

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant