CN108693528B - 雷达实时信号处理器 - Google Patents

Abstract

本发明公开一种雷达实时信号处理器，其包括：采样模块，门限估计模块，功率测量模块，相关运算Ⅰ模块，相关运算Ⅱ模块，状态开关，调度控制模块，可视度函数样本生成与校正模块以及反演成像模块。本系统采用基于概率统计的功率测量算法，其基本原理为：对于零均值高斯分布的输入信号V，预设一个门限V_T，则信号功率σ²与右尾概率P{V＞V_T}有确定关系：σ²＝f(P)。因此，只要统计超过门限的样本概率即可得到信号的功率，从而大大简化了电路系统，降低了成本。此外，针对实际系统中采样结果的均值存在的直流偏置，还在系统中进行了误差校正。

Description

雷达实时信号处理器

技术领域

本发明涉及毫米波综合孔径成像以及雷达信号处理领域，尤其是一种基于概率统计的功率测量实时信号处理电路及算法。

背景技术

毫米波综合孔径成像雷达是一种利用综合孔径干涉成像技术测量视场亮温图像的系统，被广泛应用于军事侦察和微波遥感领域。目前，随着被动毫米波综合孔径成像技术的成熟，其系统实现已经成为了国内外研究的一个焦点。现有的雷达系统的综合孔径复相关计算传统方法是使用射频模拟电路实现，即需要同时通过大规模接收机阵列来实现，系统复杂度和成本都较高，本专利通过一种基于概率统计的功率测量实时信号处理电路及算法，实现综合孔径干涉成像技术的后端复相关计算，简化系统，降低成本。

发明内容

在下文中给出了关于本发明实施例的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，以下概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。

根据本申请的一个方面，提供一种雷达实时信号处理器，包括：

采样模块，接收各接收机通道的I/Q解调信号；

门限估计模块，计算每路输入信号均值，为相关运算提供比较门限；

功率测量模块，通过功率测量算法，统计输入信号超过门限的样本数量，计算每路输入信号功率；

相关运算Ⅰ模块，对不同接收机通道，计算＜I_i,Q_j＞、＜I_i,I_j＞、＜Q_i,Q_j＞、＜Q_i,I_j＞，用于构成可视度函数样本，其中i,j表示不同接收机通道，I、Q分别表示该通道的同相分量和正交分量；

相关运算Ⅱ模块，对同一接收机通道，计算＜I_i,Q_i＞，用于校正正交误差；

状态开关，负责控制数据流向，使系统在调度控制模块的指挥下，分别与门限估计模块、功率测量模块、相关运算Ⅰ模块或者相关运算Ⅱ模块连接，以实现相应的运算；

调度控制模块，产生一组相位切换信号，使状态开关根据预设的时序控制门限估计模块、功率测量模块、相关运算Ⅰ模块以及相关运算Ⅱ模块的通断，以校正相关运算的支流偏置；

可视度函数样本生成与校正模块，根据功率测量模块、相关运算Ⅰ模块和相关运算Ⅱ模块的结果，生成并校正可视度函数样本；

反演成像模块，对可视度函数样本生成与校正模块的结果进行逆傅立叶变换，根据预存的天线方向图数据，恢复亮温图像。

其中，功率测量模块采用基于概率统计的功率测量算法，其对采样模块输出的信号，由门限估计模块设置的门限，统计超过该门限的样本概率即可得到信号的功率。

具体的，该系统包括AD板、相关器板、定时控制板和单板计算机，单板计算机通过PCI总线与AD板、相关器板和定时控制板建立通信连接；

AD板上设置采样模块、门限估计模块、功率测量模块和相关运算Ⅱ模块，并将采样结果传输到相关器板；

相关器板上设置相关运算Ⅰ模块，其在接收到AD板传输的信号后进行相关运算Ⅰ；AD板和相关器板通过定时控制板同步，同步信号在定时和控制总线中传输。

单板计算机控制系统的工作状态，读取功率测量模块和相关运算Ⅰ模块、相关运算Ⅱ模块的结果，并生成和校正可视度函数、反演成像。

为降低相关器的实现难度，提高其运算速度，本专利采用1bit数字相关器实现。因此，AD板将采样结果以1bit形式通过高速串行总线传输到相关器板，相关器板在接收到AD板传输的1bit信号后进行相关运算Ⅰ。

进一步的，AD板由3块AD板实现，记为第一AD板、第二AD板和第三AD板。为满足3块AD板之间的互换性，3块AD板采用完全相同的结构。第一AD板、第二AD板、第三AD板和相关器板通过定时控制板同步，同步信号在定时和控制总线中传输。每块AD板负责处理一个天线臂上8个接收机通道的数据。

本系统采用交叉Y形天线阵列，在计算可视度函数样本时，只需计算不同天线臂上的天线所对应的复相关值，因此可以将复相关器划分为三个相关阵列，分别为A-B、B-C、C-A阵列，每个阵列包含64个复相关值，256个实相关值，共计768个。具体的，所述相关器板由3块FPGA实现。

由于成像系统需要对同一时刻的信号进行相关，因此，设计了定时控制板来同步3块AD板和相关器板的工作。定时控制板分为三个部分：第一，选择时钟来源，并生成4路同步时钟分别发送至3块AD板和1块相关器板；第二，当系统处于不同的工作状态时，生成不同长度的3路同步触发信号发送至3块AD板，并在相关运算状态下，为相关器板提供相关使能信号；第三，根据数据表格中的数据，生成本振移相控制信号，发送到接收机本振移相器中。

单板计算机通过PCI总线控制系统工作，读取功率和相关信息，并完成可视度函数的生成、校正、反演工作，最终将亮温图像显示在显示器上。

传统模拟复相关器需要对每2个射频前端通道的输出信号进行复相关运算，例如48天线阵列的辐射计雷达，需要设计

个模拟复相关器，对于大型综合孔径辐射计雷达来说难以实现。为此，本申请通过上述设计的数字1bit复相关器及其算法，实现了系统硬件简化和成本降低。

附图说明

图1为信号处理器的功能框图；

图2为信号处理器的体系结构示意图；

图3为AD板一个处理通道的结构；

图4为AD板的各运算模块的实现框图：a为门限估计实现框图，b为功率估计实现框图，c为1bit相关实现框图；

图5为相关器板的实现原理图；

图6为定时控制板的实现原理图。

具体实施方式

下面将参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。

在本发明的描述中，需要理解的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

本发明的雷达实时信号处理器应用于雷达系统上，一般的，雷达系统包括发射机、接收机和信号处理器。发射机用于生成发射信号，并且将所述发射信号作为雷达波输出；接收机接收被目标反射的所述雷达波；信号处理器，其对由所述接收机收到的雷达波信号进行采样，并且对其进行相应处理。本专利通过对现有的信号处理器进行改进，实现一种基于概率统计的功率测量实时信号处理电路及算法，实现综合孔径干涉成像技术的后端复相关计算。

信号处理器的基本功能：

干涉式毫米波成像雷达的成像公式是：

T(ξ,η)＝F^-1[V(u,v)] (1)

其中F^-1[g]是逆傅立叶变换，(u,v)为基线坐标，(ξ,η)为方向余弦，T(ξ,η)为修正亮温：

T_B为视场亮温，F_n1、F_n2为天线方向图，V是可视度函数，由天线阵中不同天线接收的解析信号相关获得。一般要对基带信号进行I/Q解调，并通过实相关器实现：

为降低相关器的实现难度，提高其运算速度，本专利采用1bit数字相关器实现。此时，量化前后的相关值R_a和R_q有如下关系：

其中σ²为信号功率。可以看出，使用1bit相关器可以实现相关运算，但需要计算信号的功率。

本系统使用一种基于概率统计的功率测量算法。其基本原理为：对于零均值高斯分布的输入信号V，预设一个门限V_T，则信号功率σ²与右尾概率P{V＞V_T}有确定关系：

σ²＝f(P) (5)

因此，只要统计超过门限的样本概率即可得到信号的功率。

在计算相关值R_q和功率σ²时，需要假设信号均值为零，且I/Q解调结果完全正交。但在实际系统中，采样结果的均值会存在直流偏置，I/Q两路信号的相位差也无法精确达到90°，因此要在系统中进行误差校正：

(1)正交误差：使用现有技术的方法进行校正，但需要计算一个接收机通道中I/Q两路信号的相关值。

(2)直流偏置误差：使用门限估计测量信号均值，用相位切换校正相关结果中的直流偏置部分。

综合以上算法中需要用到的测量结果，得到信号处理器的功能框图如图1所示，其包括采样模块、状态开关、门限估计模块、功率测量模块、相关运算Ⅰ模块、相关运算Ⅰ模块、可视度函数样本生成与校正模块、反演成像模块和控制调度模块。各模块介绍如下：

(1)采样模块

本系统共有24个接收机通道，每个通道包含I/Q两路信号，信号频率20-160MHz，因此需要48个AD对信号采样，采样频率200MHz，分辨率8位。

(2)状态开关

负责控制数据流向，使系统在控制调度模块的指挥下，分别处于门限估计、功率测量、相关运算状态。

(3)门限估计模块

计算每路输入信号均值，为相关运算提供比较门限。

(4)功率测量模块

通过功率测量算法，统计输入信号超过门限的样本数量，计算每路输入信号功率。

(5)相关运算Ⅰ模块

对不同接收机通道，计算＜I_i,Q_j＞、＜I_i,I_j＞、＜Q_i,Q_j＞、＜Q_i,I_j＞，用于构成可视度函数样本，其中i,j表示不同接收机通道，I、Q分别表示该通道的同相分量和正交分量。

(6)相关运算Ⅱ模块

对同一接收机通道，计算＜I_i,Q_i＞，用于校正正交误差。

(7)可视度函数样本生成与校正模块

根据功率测量、相关运算Ⅰ、Ⅱ的结果，生成、校正可视度函数样本。

(8)反演成像模块

对(7)的结果进行逆傅立叶变换，根据预存的天线方向图数据，恢复亮温图像。

(9)控制调度模块

控制系统工作，并产生一组相位切换信号，用于校正相关运算的支流偏置。

系统硬件实现方案如下：

本信号处理器采用CPCI架构，由6块板卡构成，分别为3块AD板(AD板(1)、AD板(2)和AD板(3))、1块相关器板、1块定时控制板和一块单板计算机。6块板卡通过三条总线通信，其结构如图2所示。

在系统中，单板计算机通过PCI总线与其它5块板卡通信，控制信号处理器的工作状态，读取功率测量和相关运算Ⅰ、Ⅱ的结果，并生成和校正可视度函数、反演成像；AD板用来实现采样、门限估计、功率测量和相关运算Ⅱ，并将采样结果以1bit形式通过高速串行总线传输到相关器板；相关器板在接收到1bit信号后进行相关运算Ⅰ；3块AD板和1块相关器板通过定时控制板同步，同步信号在定时和控制总线中传输。参见图2的信号处理器体系结构，各板卡的具体实现方案如下：

1、AD板：

如图2所示，系统中有3块AD板，为满足AD板之间的互换性，3块AD板采用完全相同的结构。每块AD板负责处理一个天线臂上8个接收机通道的数据，图3给出了一个处理通道的结构。

在图3中，系统通过PCI总线改变状态开关的状态，使AD板分时处于门限估计、功率测量、相关运算三种状态，其中每种状态的实现方法见图4。

图4为AD板的各运算模块的实现框图：(a)为门限估计实现框图，(b)为功率估计实现框图，(c)为1bit相关实现框图；本发明中，为降低相关器的实现难度，提高其运算速度，采用1bit数字相关器实现，由推导得知，使用1bit相关器可以实现相关运算，仅需要计算信号的功率即可，从而大大减小了综合孔径干涉成像技术的后端复相关计算的复杂度，简化了整个系统，从而降低了成本。具体的，参见(a)图，该门限估计模块包括依次串接的采样单元、比较器、计数器和查表，比较器的输入端还接于预设门限的输出端，该门限估计模块输出均值。参见(b)图，该功率估计模块包括依次串接的采样单元、比较器、计数器和查表，比较器的输入端还接于功率测量门限的输出端，该功率估计模块输出功率值。参见(c)图，该1bit数字相关器包括两个采样单元(记为第一采样单元和第二采样单元)、两个二值化单元(记为第一二值化单元和第二二值化单元)、同或计算单元和计数器单元，第一采样单元的输出端接于第一二值化单元的输入端，第二采样单元的输出端接于第二二值化单元的输入端，第一二值化单元的输出端和第二二值化单元的输出端接于同或计算单元的输入端，同或计算单元的输出端接于计数器单元的输入端，计算器输出相关值。

2、相关器板：

本系统采用了交叉Y形天线阵列，在计算可视度函数样本时，只需计算不同天线臂上的天线所对应的复相关值，因此可以将复相关器划分为三个相关阵列，分别为A-B、B-C、C-A阵列，每个阵列包含64个复相关值，256个实相关值，共计768个。其实现框图见图5。

其中相关器的实现方式与AD板中相关器相同，由于一块FPGA无法完成768个相关运算，因此本系统采用3块FPGA分别计算3个相关阵列。

3、定时控制板：

由于成像系统需要对同一时刻的信号进行相关，因此，设计了定时控制板来同步3块AD板和相关器板的工作，其实现框图见图6。定时控制板分为三个部分：第一，选择时钟来源，并生成4路同步时钟分别发送至3块AD板和1块相关器板；第二，当系统处于不同的工作状态时，生成不同长度的3路同步触发信号发送至3块AD板，并在相关运算状态下，为相关器板提供相关使能信号；第三，根据数据表格中的数据，生成本振移相控制信号，发送到接收机本振移相器中。

4、单板计算机：

单板计算机通过PCI总线控制系统工作，读取功率和相关信息，并完成可视度函数的生成、校正、反演工作，最终将亮温图像显示在显示器上。

对于信号处理器的体系结构：由于信号处理器是一个样机的子系统，部分算法还不成熟，需要在实际条件下进行实验验证，并不断改进，因此，要求系统的体系结构具有充分的灵活性，可以适应多种实验的需要。同时，当样机能够得到令人满意的亮温图像时，又需要扩展原有样机，增加天线通道数量，要求系统有较强的可扩展性。灵活性和可扩展性对本系统的硬件设计和体系结构建立提出了较高的要求。

为解决上述两个问题，本系统在板卡的设计中采用FPGA作为主要逻辑器件，除AD采样和PCI桥外，全部逻辑功能均由FPGA实现，使硬件平台的重用性和可配置性最大化，保证了系统的灵活性。另一方面，本系统设计了三条总线结构为系统提供扩展平台，只需要在总线上增加RocketIO通道数量和AD板卡即可实现系统扩展，不需要改变系统的体系结构，具有良好的可扩展性，这种具有很强灵活性和良好可扩展性的体系结构是本方案的一项关键技术。

对于高速大数据量传输：当AD板产生1bit数据并发送至相关器板时，共有48条200MHz的数据信号需要传输。如果采用并行源同步方式传输，则多路信号与时钟之间容易产生倾斜，破坏信号之间的同步，而且48条线路会浪费大量的布线空间，对系统扩展造成困难。因此，本方案采用了高速串行总线，在系统中，每4条1bit数据信号打包成为一个串行传输信号，共有12条RocketIO链路。考虑到打包信号需要经过编码，数据率要超过1Gbps，所以拟要求每条差分线路带宽为1.5Gbps，这在CPCI背板提供的标准协议中无法达到，必须采用自定义背板，这是本方案的另一项关键技术。

关于系统同步：在干涉式成像系统中，要求相关数据具有良好的同步性能，这在3块AD板、共48个通道的采集系统中很难实现，其主要表现为多通道时钟信号之间的倾斜和抖动。因此，必须合理设定倾斜和抖动参数，首先需要48通道的时钟倾斜和抖动参数的初始值，然后需要在系统工作时，对48个通道的时钟信号进行实时测量，然后根据测量结果进行各自参数的校准和定标。此外，还设计了校正算法，同时还使用高稳定度时钟源和带可变延迟线的时钟分配网络校准时钟。

在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以用相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。

在上述实施例和示例中，采用了数字组成的附图标记来表示各个步骤和/或单元。本领域的普通技术人员应理解，这些附图标记只是为了便于叙述和绘图，而并非表示其顺序或任何其他限定。

此外，本发明的方法不限于按照说明书中描述的时间顺序来执行，也可以按照其他的时间顺序地、并行地或独立地执行。因此，本说明书中描述的方法的执行顺序不对本发明的技术范围构成限制。

尽管上面已经通过对本发明的具体实施例的描述对本发明进行了披露，但是，应该理解，上述的所有实施例和示例均是示例性的，而非限制性的。本领域的技术人员可在所附权利要求的精神和范围内设计对本发明的各种修改、改进或者等同物。这些修改、改进或者等同物也应当被认为包括在本发明的保护范围内。

Claims (6)

1.一种雷达实时信号处理器，其特征在于：包括：

采样模块，接收各接收机通道的I/Q解调信号；

门限估计模块，计算每路输入信号均值，为相关运算提供比较门限；

功率测量模块，通过功率测量算法，统计输入信号超过门限的样本数量，计算每路输入信号功率；

相关运算Ⅰ模块，对不同接收机通道，计算＜I_i,Q_j＞、＜I_i,I_j＞、＜Q_i,Q_j＞、＜Q_i,I_j＞，用于构成可视度函数样本，其中i,j表示不同接收机通道，I、Q分别表示该通道的同相分量和正交分量；

相关运算Ⅱ模块，对同一接收机通道，计算＜I_i,Q_i＞，用于校正正交误差；

状态开关，负责控制数据流向，使系统在调度控制模块的指挥下，分别与门限估计模块、功率测量模块、相关运算Ⅰ模块或者相关运算Ⅱ模块连接，以实现相应的运算；

调度控制模块，产生一组相位切换信号，使状态开关根据预设的时序控制门限估计模块、功率测量模块、相关运算Ⅰ模块以及相关运算Ⅱ模块的通断，以校正相关运算的支流偏置；

可视度函数样本生成与校正模块，根据功率测量模块、相关运算Ⅰ模块和相关运算Ⅱ模块的结果，生成并校正可视度函数样本；

反演成像模块，对可视度函数样本生成与校正模块的结果进行逆傅立叶变换，根据预存的天线方向图数据，恢复亮温图像；

功率测量模块采用基于概率统计的功率测量算法，包括如下过程：

针对零均值高斯分布的输入信号V，预设一个门限V_T，则信号功率σ²与右尾概率P{V＞V_T}有确定关系：σ²＝f(P)；则统计超过门限的样本概率即为信号的功率；

相关器板采用1bit数字相关器实现；

该系统包括AD板和相关器板；

AD板将采样结果以1bit形式通过高速串行总线传输到相关器板，相关器板在接收到AD板传输的1bit信号后进行相关运算Ⅰ；

每4条1bit数据信号打包成为一个串行传输信号，将所述串行传输信号经过编码后传输，采用自定义背板使得每条差分线路带宽为1.5Gbps；

在进行同步时，获取各个数据通道的时钟倾斜和抖动参数的初始值，然后在系统工作时，对各个数据通道的时钟信号进行实时测量，根据测量结果进行各自参数的校准和定标；还设计有校正算法，同时还使用高稳定度时钟源和带可变延迟线的时钟分配网络校准时钟；

本系统采用交叉Y形天线阵列，共有24个接收机通道，在计算可视度函数样本时，只需计算不同天线臂上的天线所对应的复相关值，将复相关器划分为三个相关阵列，分别为A-B、B-C、C-A阵列，每个阵列包含64个复相关值，256个实相关值，共计768个。

2.根据权利要求1所述的雷达实时信号处理器，其特征在于：该系统还包括定时控制板和单板计算机，单板计算机通过PCI总线与AD板、相关器板和定时控制板建立通信连接；

其中，采样模块、门限估计模块、功率测量模块和相关运算Ⅱ模块设于AD板上；相关运算Ⅰ模块设于相关器板上；

AD板和相关器板通过定时控制板同步，同步信号在定时和控制总线中传输；单板计算机控制系统的工作状态，读取功率测量模块和相关运算Ⅰ模块、相关运算Ⅱ模块的结果，并生成和校正可视度函数、反演成像。

3.根据权利要求1或2所述的雷达实时信号处理器，其特征在于：所述1bit数字相关器包括第一采样单元、第二采样单元、第一二值化单元、第二二值化单元、同或计算单元和计数器单元，第一采样单元的输出端接于第一二值化单元的输入端，第二采样单元的输出端接于第二二值化单元的输入端，第一二值化单元的输出端和第二二值化单元的输出端接于同或计算单元的输入端，同或计算单元的输出端接于计数器单元的输入端，计算器输出相关值。

4.根据权利要求2所述的雷达实时信号处理器，其特征在于：AD板由3块AD板实现，记为第一AD板、第二AD板和第三AD板，且第一AD板、第二AD板和第三AD板的结构相同。

5.根据权利要求4所述的雷达实时信号处理器，其特征在于：定时控制板用于执行：选择时钟来源，并生成4路同步时钟分别发送至3块AD板和1块相关器板；当系统处于不同的工作状态时，生成不同长度的3路同步触发信号发送至3块AD板，并在相关运算状态下，为相关器板提供相关使能信号；根据数据表格中的数据，生成本振移相控制信号，发送到接收机本振移相器中。

6.根据权利要求4或5所述的雷达实时信号处理器，其特征在于：所述相关器板由3块FPGA实现。

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