JP2020039041A - 通信回路、及びその制御方法 - Google Patents

Abstract

【課題】誤作動を防ぐことができる通信回路、及びその制御方法を提供すること。【解決手段】本実施の形態に係る通信回路１は、積層されたＮ（Ｎは３以上の整数）個の基板１１〜１８と、基板１２に形成された送信回路１２２を備え、他の基板１１の送信コイル１２１と誘導結合するように、Ｚ方向と直交する平面視において、重複して配置された第１の誘導結合器群２と、基板１２に設けられ、データを送信する送信基板であるか否かを示す制御信号が入力される終端トランジスタＭ１、Ｍ２を備え、制御信号に応じて送信コイル１２１を終端する終端回路５２と、基板に設けられ、送信コイル１２１からデータを送信する送信回路１２２であって、制御信号に応じて、送信コイル１２１を開放する送信回路と、を備えている。【選択図】図３

Description

本発明は複数の誘導結合器を有する通信回路、及びその制御方法に関する。

本件出願の発明者は、誘導結合を用いて、データ伝送を行う電子回路を提案している（特許文献１〜４）。特許文献１では、半導体集積回路チップや電子回路基板の配線によって、コイルを形成している。そして、コイルの誘導結合を用いて、積層されるチップや基板間でデータ伝送を行っている。

特許文献２は、送信コイルと、送信回路とを備えた電子回路を開示している。特許文献２では、送信回路に電流が流れていない間に、送信コイルの両端を開放している。これにより、送信していない送信コイルが他の通信に干渉することを抑制することができる。

特許文献３、４には、複数の基板が積層された電子回路が開示されている。特許文献３、４では、送信元の基板と送信先の基板との間には、中継器を有する基板が設けられている。特許文献３では、送信用コイルと受信用コイルとが、干渉しない程度の距離を隔てて接続されている。また、特許文献３の図２には、送信コイルと受信コイルとが同軸に配置された例が開示されている。さらには、コイルが送信用と受信用とに兼用される構成が開示されている。コイルが送信用と受信用とに兼用される場合では、送信時においてコイルと送信器が接続され、受信時においてコイルと受信器とが接続されるように、制御回路が接続を切換えている。

特許文献４の図７には、受信用コイルに並列にダンピング抵抗を挿入する構成が開示されている。あるいは、送信用コイルに直列にダンピング抵抗を挿入する構成が開示されている。ダンピング抵抗を設けることで、送信する信号が自身の受信器に回り込んで受信信号が振動し逆極性の新しい信号を受信して誤動作する問題を解決することができる。

ＳＲＡＭやＤＲＡＭやＮＡＮＤフラッシュメモリなどのメモリチップを複数枚とプロセッサチップをパッケージ内に積層実装することがある。この場合、チップの配線により形成されるコイルの誘導結合を用いて、プロセッサチップとメモリチップとの間で、アドレスデータ、データ、制御信号などが伝送される。さらに、特許文献３、４に記載の中継器を用いることで、より遠くのメモリチップへのデータの伝送が可能となる

例えば、１枚のプロセッサチップと８枚のメモリチップが積層実装される構成を考える。ここで、プロセッサチップに近いメモリチップから順次メモリチップ１、メモリチップ２、・・・、メモリチップ８と記載する。

プロセッサチップの送信コイルとメモリチップの受信コイルが同軸に配置されている。よって、受信コイルと送信コイルとが磁界結合し、プロセッサチップからメモリチップにデータを伝送できる。あるいは、メモリチップの送信コイルとプロセッサチップの受信コイルが同軸に配置されている。受信コイルと送信コイルとが磁界結合し、メモリチップからプロセッサチップにデータを伝送できる。その結果、プロセッサチップはメモリチップにデータの書き込みや読み出しができる。

プロセッサチップがメモリチップ４のデータを読み出す場合、その他のメモリチップにおいて、送信回路の出力をＨｉｇｈ−Ｚ（ハイインピーダンス）にして、送信コイルの両端を開放する（特許文献２）。その他のメモリチップの送信コイルに渦電流を流して磁界に干渉して受信信号を減衰させることを防ぐことができ、さらに送信回路が電力を消費しないようにすることができる。

特許第４１３１５４４号 特許第４１９３０６０号 特許第５６７１２００号 特許第５６１６８１３号

特許文献２では、数枚のチップを積層することが想定されていたが、メモリチップ等の場合は８枚や１６枚あるいはそれ以上のチップを積層する場合がある。そこで、発明者は鋭意研究の結果、以下の新たな課題を見出した。

送信コイルは、インダクタンスのほかに寄生の容量と抵抗があるので、共振回路を構成する。メモリチップ４がデータを伝送する際に生じた磁界の変化は、この共振回路を振動させ、それが戻って磁界を振動させる。この結果、プロセッサチップの受信コイルに振動が生じる。すなわち、通信に用いられない送信コイルは、メモリチップ４の送信コイルと相互インダクタンスで結合する結果、共振回路が結合したときの結合共振と呼ばれる現象のように、自己共振周波数を低下しＱ値を大きくする。したがって、多数のチップが積層された場合に高速なデジタル信号を伝送すると、送信コイルおよび受信コイルにオーバーシュート又はアンダーシュートのリンギングが重畳する。これは、データ伝送における誤動作の原因となる。

さらに、１枚のプロセッサチップと６４枚のメモリチップが積層実装された構成について考える。なお、プロセッサチップに近いメモリチップから順次メモリチップ１、メモリチップ２、・・・、メモリチップ６４と記載する。

プロセッサチップから送信されたデータをメモリチップ８が受信し、メモリチップ８が中継してメモリチップ１６に転送する。以下同様に転送を繰り返すことで、プロセッサチップから遠くに実装された任意のメモリチップにデータ伝送できる。また同様にして遠くのメモリチップからプロセッサチップにもデータ伝送できる。

この場合、メモリチップ１からメモリチップ７、およびメモリチップ９からメモリチップ１５は、データ伝送に関与しない。しかしながら、これらのメモリチップにはメモリチップ８と同様に送信用コイルと送信回路が備わっている。そして、これらのメモリチップの送信用コイルにも、前述と同様の結合共振が起こる。したがって、高速なデジタル信号を伝送すると、送信コイルおよび受信コイルにオーバーシュート又はアンダーシュートのリンギングが重畳する。これは、データ伝送における誤動作の原因となる。

この問題は、特許文献２が対象とした比較的少数のチップの間の渦電流による干渉の問題ではなく、比較的多数のチップの間の結合共振による干渉問題を扱っている。また、この問題は、特許文献３が前提とした中継器の送信用コイルと受信用コイルを兼用したり両者を同軸に配置する状況での干渉問題ではなく、中継器の送信コイルと受信コイルは干渉しないように離れた位置に配置されている状況や、さらに一般に、通信を行わない送信コイルが通信を行う送信コイルと磁界結合している場合に生じる干渉問題を扱っている。

本発明は、上記の課題に鑑みてなされたものであり、誤作動を防ぐことができる通信回路、及びその制御方法を提供することを目的とする。

本実施の形態に係る通信回路は、積層されたＮ（Ｎは３以上の整数）個の基板と、前記基板に形成された第１の誘導結合器であって、他の基板の第１の誘導結合器と誘導結合する第１の誘導結合器と、前記基板に設けられ、データを送信する送信基板であるか否かを示す制御信号が入力される終端トランジスタを備え、前記制御信号に応じて前記第１の誘導結合器を終端する終端回路と、前記基板に設けられ、当該基板に形成された前記第１の誘導結合器を駆動する送信回路と、を備えている。

上記の通信回路において、前記終端トランジスタがオンしたときの前記終端回路の終端抵抗値が１００Ω以上、１００ｋΩ以下となっていることが好ましい。

上記の通信回路において、前記第１の誘導結合器の両端がそれぞれ、前記終端トランジスタを介して終端電位に接続され、前記制御信号が前記送信基板であることを示す場合、前記終端トランジスタがオフし、前記制御信号が前記送信基板でないことを示す場合、前記終端トランジスタがオンするようにしてもよい。

上記の通信回路において、前記第１の誘導結合器の一端と、前記終端電位との間には、複数の前記終端トランジスタが並列に接続され、前記第１の誘導結合器の他端と、前記終端電位との間には、複数の前記終端トランジスタが並列に接続されていてもよい。
上記の通信回路において、前記送信回路は、前記制御信号に応じて、前記第１の誘導結合器を開放するようにしてもよい。

上記の通信回路において、前記Ｎ個の基板には、前記送信基板からのデータを中継して、受信基板に送信する中継基板が含まれており、前記中継基板は、平面視において、前記第１の誘導結合器と異なる位置に配置された第２の誘導結合器であって、他の基板の第２の誘導結合器と誘導結合する第２の誘導結合器と、前記第１の誘導結合器を介して受信したデータを復元する受信回路と、前記受信回路で復元したデータを前記第２の誘導結合器に出力する送信回路と、を備え、前記中継基板以外の基板に設けられた前記第２の誘導結合器が、終端回路により終端されていてもよい。

本実施の形態にかかる制御方法は、積層されたＮ（Ｎは３以上の整数）個の基板と、前記基板に形成された第１の誘導結合器であって、他の基板の第１の誘導結合器と誘導結合する第１の誘導結合器と、前記基板に設けられ、当該基板に形成された前記第１の誘導結合器を駆動する送信回路と、終端トランジスタを備えた終端回路と、を備えた通信回路の制御方法であって、データを送信する送信基板でないことを示す制御信号が入力された場合に、前記終端回路が前記第１の誘導結合器を終端し、前記送信基板であることを示す制御信号が入力された場合に、前記送信回路が、前記送信データに応じて、前記第１の誘導結合器に電流を流すものである。

本実施形態によれば、誤作動を防ぐことができる通信回路、及びその制御方法を提供することができる。

本実施の形態に係る通信回路の全体構成を模式的に示す図である。 基板間でデータを送信する処理を説明するための図である。 送信回路の構成を示す回路図である。 シミュレーションに用いた通信回路の寸法を説明するための図である。 コイルの開放数を変えた場合のインピーダンス特性を示す図である。 終端抵抗値を変えた場合のインピーダンス特性を示す図である。 終端抵抗値と有効受信振幅との関係を示す図である。 変形例１にかかる送信回路の構成を示す回路図である。 変形例２にかかる送信回路の構成を示す回路図である。 変形例３にかかる送信回路の構成を示す回路図である。 図３に示す終端回路において、終端トランジスタを１個にした場合の構成を示す回路図である。 実施の形態２にかかる通信回路を説明するための図である。 実施の形態３にかかる通信回路を説明するための図である。

本実施の形態にかかる電子回路は、基板と、基板上に形成された誘導結合器とを備えている。通信回路は、誘導結合器による誘導結合を用いて、２つ以上の基板がデータ通信を行なう。具体的には、それぞれの誘導結合器が対向するように、基板を積層配置する。対向した誘導結合器が磁界結合（誘導結合）により結合している。電磁界結合を用いているため、非接触でデータを通信することができる。

誘導結合器が形成される基板は、特に限定されるものではなく、種々のものを用いることができる。例えば、基板は、プリント回路基板（ＰＣＢ）や、フレキシブルプリント回路基板（ＦＰＣ基板）等の絶縁基板であってもよく、シリコン基板などの半導体基板であってもよい。誘導結合器は、基板上の配線により構成される。例えば、シリコン基板などの半導体基板に誘導結合器を形成した場合、電子回路を１つの半導体チップとして構成することも可能である。

実施の形態１.
以下、図面を参照して本発明の実施の形態について説明する。図１を用いて、本実施の形態にかかる通信回路について説明する。図１は、通信回路１の構成を模式的に示す図である。通信回路１は、複数の基板１１〜１８を備えている。ここでは、通信回路１は、８つの基板１１〜１８を備えているが、基板の数は特に限定されるものではない。

基板１１〜１８は、それぞれ、半導体集積回路チップまたは電子回路基板等である。例えば、半導体基板を用いた場合、基板１１〜１８がそれぞれ半導体集積回路チップとなる。基板１１〜１８は積層して配置されている。基板１１〜１８が積層される方向をＺ方向とし、ＸＹ平面を、Ｚ方向と直交する平面とする。ＸＹ平面は、基板１１〜１８の主面に平行な平面である。

図１には、基板１１に設けられたコイル、及び送受信回路が模式的に示されている。基板１１には、送信コイル１１１、送信回路１１２、受信回路１１３、及び受信コイル１１４が設けられている。送信コイル１１１、及び受信コイル１１４は、それぞれ誘導結合器となる。送信コイル１１１、及び受信コイル１１４は、それぞれ基板１１上に設けられた配線により形成されている。つまり、多層配線プロセスによって、基板１１上に配線を１回以上巻くことで、送信コイル１１１、及び受信コイル１１４が形成される。送信コイル１１１、及び受信コイル１１４は、同軸に配置される。

送信コイル１１１，受信コイル１１４は、通信に適した巻き数、大きさ、線幅で形成されている。一般に、送信コイル１１１は、受信コイル１１４よりも小さくなっている。送信コイル１１１には、送信回路１１２が接続されている。送信回路１１２は、送信データを送信コイル１１１から送信する。つまり、送信回路１１２は、送信データに応じて、送信コイル１１１に電流を供給する。受信コイル１１４には、受信回路１１３が接続されている。受信回路１１３は受信コイル１１４が受信したデータを復元する。

なお、基板１２〜１８についても同様に送信コイル、受信コイル、送信回路、受信回路が設けられている。そして、基板１２〜１８のコイルがＸＹ平面視（以下、単に平面視とする）において重複するように配置されている。これにより、異なる基板のコイルが誘導結合する。そして、誘導結合により、基板１１〜１８の一つの基板から他の一つに基板にデータが送信される。なお、図１では、送信コイルと受信コイルが同軸に配置されている構成を示しているが、特許文献３などに示すように、１つのコイルで送信と受信とを兼用する構成であってもよい。ここで、平面視において、重複するように配置された複数のコイル（誘導結合器）を第１の誘導結合器群２とする。

図２は、第１の誘導結合器群２を用いて、基板１１から基板１８にデータを送信する処理を説明するための図である。ここで、データを送信する基板１１を送信基板とし、データ受信する基板１８を受信基板とする。基板１１〜基板１８との間に配置された基板１２〜１７は、通信に関与しない基板である。図２では、基板１２〜基板１７の送信コイルをそれぞれ送信コイル１２１、１３１、１４１、１５１，１６１、１７１として示している。基板１２〜基板１７の送信回路をそれぞれ送信回路１２２、１３２、１４２、１５２、１６２、１７２として示している。基板１８の受信回路及び受信コイルを受信回路１８３、受信コイル１８４として示している。

送信回路１１２は、送信データＤ_Ｔを送信コイル１１１から送信する。送信回路１１２は、入力された送信データＤ_Ｔに基づいて、送信コイル１１１を駆動する。送信回路１１２は、送信データＤ_Ｔに基づいて、送信コイル１１１に流れる電流Ｉ_Ｔ１の流れる方向を変える。これにより、送信データＤ_Ｔに応じた方向（時計回り又は反時計回り）で、送信コイル１１１に電流Ｉ_Ｔ１が流れる。送信コイル１１１と誘導結合している受信コイル１８４がデータを受信する。受信回路１８３は、データを復元して、受信データＤ_Ｒとして出力する。

ここで、基板１２〜基板１７については、データの伝送に関与しない。したがって、送信回路１２２、１３２、１４２、１５２、１６２、１７２の出力をＨｉｇｈ−Ｚとする。これにより、それぞれ送信コイル１２１、１３１、１４１、１５１，１６１、１７１が送信回路１２２、１３２、１４２、１５２、１６２、１７２から開放される。

このようにすることで、その他のメモリチップの送信コイルに渦電流を流して磁界に干渉して受信信号を減衰させることを防ぐことができ、さらに送信回路が電力を消費しないようにすることができる。本実施の形態では、送信コイルの開放に加えて、さらに、送信コイル１２１、１３１、１４１、１５１，１６１、１７１を終端している。

送信コイルを終端する構成について、図３を用いて説明する。図３は、基板１２に設けられた送信回路１２２と終端回路５２との構成を示す回路図である。なお、基板１１〜１８の送信回路及び終端回路は、同様の構成であるため、他の基板については説明を省略する。

送信回路１２２は、遅延バッファ５１と、ＮＯＴ回路ＮＯＴと、ＮＡＮＤ回路ＮＡＮＤと、ＮＯＲ回路ＮＯＲと、トランジスタＴｒ１〜Ｔｒ４と、を備えている。送信コイル１２１には、終端回路５２が接続されている。つまり、送信回路１２２は、特許文献２の図１に示す送信回路に、終端回路５２が追加された構成となっている。終端回路５２は、終端トランジスタＭ１と終端トランジスタＭ２とを備えている。

トランジスタＴｒ１、Ｔｒ３はＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ＰＭＯＳトランジスタ）である。トランジスタＴｒ２、Ｔｒ４は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）である。電源電位と接地電位との間には、トランジスタＴｒ１とトランジスタＴｒ２とが直列に接続されている。トランジスタＴｒ１とトランジスタＴｒ２は、ＣＭＯＳ回路を構成している。電源電位と接地電位との間には、トランジスタＴｒ３とトランジスタＴｒ４とが直列に接続されている。トランジスタＴｒ３とトランジスタＴｒ４は、ＣＭＯＳ回路を構成している。

終端電位である接地電位と、送信コイル１２１との間には、終端回路５２が設けられている。終端回路５２の終端トランジスタＭ１、Ｍ２は、ＮＭＯＳトランジスタである。送信コイル１２１の一端と接地電位との間には、終端トランジスタＭ１が接続されている。送信コイル１２１の他端と接地電位との間には、終端トランジスタＭ２が接続されている。トランジスタＴｒ１とトランジスタＴｒ２との間のノードが、終端トランジスタＭ２と送信コイル１２１との間のノードに接続されている。トランジスタＴｒ３とトランジスタＴｒ４との間のノードが、終端トランジスタＭ１と送信コイル１２１との間のノードに接続されている。

デジタル信号である送信データＴｘｄａｔａは、トランジスタＴｒ１、Ｔｒ２のゲートに入力される。従って、送信データＴｘｄａｔａに応じて、トランジスタＴｒ１、Ｔｒ２の一方がオンし、他方がオフする。よって、送信コイル１２１の一端が電源電位、または接地電位となる。送信データＴｘｄａｔａは、遅延バッファ５１に入力される。遅延バッファ５１は、所定の遅延時間だけ、送信データＴｘｄａｔａを遅延する。

ＮＯＴ回路ＮＯＴには、イネーブル信号ＥＮが入力されている。イネーブル信号ＥＮは、送信時（図２のＥＮ＝１）にＨ、非送信時（図２のＥＮ＝０）にＬとなる信号である。ＮＯＴ回路ＮＯＴはイネーブル信号ＥＮの反転信号を出力する。ＮＯＴ回路ＮＯＴの出力は、ＮＯＲ回路ＮＯＲの一方の入力と接続されている。ＮＯＲ回路ＮＯＲの他方の入力には、遅延バッファ５１で遅延された送信データＴｘｄａｔａが入力されている。ＮＯＲ回路ＮＯＲは、２つの入力信号の否定論理和を出力する。ＮＯＲ回路ＮＯＲの出力は、トランジスタＴｒ４のゲートと接続されている。

ＮＡＮＤ回路ＮＡＮＤの一方の入力には、イネーブル信号ＥＮが入力されている。ＮＡＮＤ回路ＮＡＮＤの他方の入力には、遅延バッファ５１で遅延された送信データＴｘｄａｔａが入力されている。ＮＡＮＤ回路ＮＡＮＤは、２つの入力信号の否定論理積を出力する。ＮＡＮＤ回路ＮＡＮＤの出力は、トランジスタＴｒ３のゲートに入力されている。よって、イネーブル信号ＥＮがＨの時には、トランジスタＴｒ３及びトランジスタＴｒ４の一方がオンし、他方がオフする。よって、送信コイル１２１の他端が電源電位、または接地電位となる。送信データＴｘｄａｔａが変化するタイミングで、送信コイル１２１にパルス電流が流れる。さらに、送信データＴｘｄａｔａに応じて、送信コイル１２１に流れるパルス電流の方向（極性）が反転する。送信回路１２２は、送信データＴｘｄａｔａを送信コイル１２１から送信する。

イネーブル信号ＥＮがＬの時、ＮＡＮＤ回路ＮＡＮＤの出力はＨとなる。また、イネーブル信号ＥＮがＬの時、ＮＯＴ回路ＮＯＴの出力がＨとなるため、ＮＯＲ回路ＮＯＲの出力はＬとなる。よって、トランジスタＴｒ３、Ｔｒ４がオフとなり、送信コイル１２１が開放状態となる。つまり、送信コイル１２１の一端が電源電位、及び接地電位から切り離されて、送信回路１２２の出力がＨｉｇｈ−Ｚとなる。このため、送信コイル１２１が磁界の変化に干渉して、受信信号を減衰させることはない。なお、トランジスタＴｒ１、Ｔｒ２の入力側にも、ＮＯＴ回路、ＮＯＲ回路、ＮＡＮＤ回路を設けることで、送信コイル１２１の両端を開放してもよい。

さらに、終端トランジスタＭ１、Ｍ２のゲートには、それぞれイネーブル信号ＥＮの反転信号（図３中におけるＥＮバー）が入力されている。イネーブル信号ＥＮの反転信号が終端回路５２を動作させるための制御信号となる。イネーブル信号ＥＮがＨの場合、終端トランジスタＭ１、Ｍ２がオフとなる。終端回路５２が送信コイル１２１を接地電位から開放する。一方、イネーブル信号ＥＮがＬの場合、終端トランジスタＭ１、Ｍ２がオンとなる。イネーブル信号がＬの場合、送信コイル１２１の一端が、終端トランジスタＭ２を介して接地電位に接続され、他端が終端トランジスタＭ１を介して接地電位に接続される。

したがって、イネーブル信号ＥＮが終端トランジスタＭ１、Ｍ２のオン抵抗で、送信コイル１２１の両端を終端することができる。そして、終端抵抗値は、終端トランジスタＭ１、Ｍ２は、トランジスタ寸法により設定することができる。つまり、終端トランジスタＭ１、Ｍ２のオン抵抗により終端抵抗値を設定することができる。このように、終端回路５２を設けることで、データ伝送に用いられていない基板１２において、送信コイル１２１を適切に終端することができる。送信コイルおよび受信コイルにオーバーシュート又はアンダーシュートのリンギングが重畳することを防ぐことができる。よって、高速なデジタル信号を通信した場合でも誤作動を防ぐことができる。

イネーブル信号ＥＮの反転信号は、データを送信する送信基板であるか否かを示す制御信号である。そして、イネーブル信号ＥＮの反転信号は、終端トランジスタＭ１、Ｍ２は、が入力される。このようにすることで、簡便に送信コイル１２１の両端を終端することができる。

また、データを送信する送信基板では、イネーブル信号がＨとなる。よって、終端トランジスタＭ１、Ｍ２がオフする。これにより、終端回路５２が、送信コイル１２１を終端電位から開放する。よって、送信回路１２２のトランジスタＴｒ１〜Ｔｒ４によって、送信コイル１２１に電流を供給することができる。

このように、送信基板でないことを示す制御信号が入力された場合に、送信回路１２２が、送信コイル１２１を開放し、かつ、終端回路５２が送信コイル１２１を終端する。一方、送信基板であることを示す制御信号が入力された場合に、送信回路１２２が、送信データに応じて、送信コイル１２１に電流を流し、かつ、終端回路５２が送信コイル１２１を終端電位から開放する。

次に、終端抵抗値の好適な範囲について説明する。図４はシミュレーションに用いた通信回路を模式的に示す図である。ここでは、送信コイル１１１の平面サイズを２００μｍ×２００μｍの正方形としている。そして、積層方向における送信コイル１１１と受信コイル１８４との間の距離が６４μｍとしている。送信コイル１１１と受信コイル１８４との間に７つの送信コイルがあるとしている。終端抵抗値Ｒｔｅｒｍは、終端トランジスタＭ１、Ｍ２のオン抵抗に対応する。

図５には、通信に用いられない７個の送信コイルにおいて、開放された送信コイルの数を変えたときのシミュレーション結果が示されている。図５において、横軸が周波数、縦軸がインピーダンスである。図４では、７個の送信コイルを全て開放した場合をＡ、３つの送信コイルを開放した場合をＢ、全送信コイルを開放していない場合をＣとして示している。

両端が開放された送信コイルが増えるほど、上記した結合共振が強くなる。よって、自己共振周波が低下して、Ｑ値が大きくなる。このため、通信帯域が狭くなることがわかる。コイル数が多くなるに従って、大きな影響が表れる。

終端抵抗値Ｒｔｅｒｍを変えた場合のシミュレーション結果を図６に示す。図６は、７個の送信コイルを全て開放するとともに、終端抵抗値Ｒｔｅｒｍを４００Ω、８００Ωとした場合のインピーダンス特性を示している。さらに、図６では、終端回路５２を設けずに、７個の送信コイルを全て開放した場合をＡとして示している。図６のＡは図５のＡと同じグラフである。図６において、横軸が周波数、縦軸がインピーダンスである。

送信コイル１１１と受信コイル１８４との間に、両端が開放されたコイルが７つ存在しても、それらのコイルの両端を抵抗で終端すると、その終端抵抗の値に応じてＱ値が小さくなり、結合共振が抑えられていることが分かる。

さらに、終端抵抗値Ｒｔｅｒｍを変えた場合の有効受信振幅V_RX，_Marginのシミュレーション結果を図７に示す。有効受信振幅は、受信コイル１８４において、受信信号の最大振幅値Ｖｓから振動の最大振幅Ｖｎを引いた値である。なぜなら、振動によって誤動作しないように受信器に最大振幅値に応じた大きさのヒステリシスを与える必要があるため、有効受信振幅で評価している。さらに、図７には、終端抵抗値Ｒｔｅｒｍが４００Ωと１０ｋΩの場合に、受信コイル１８４で受信した信号波形をそれぞれ示す。

図７の例では終端抵抗値Ｒｔｅｒｍを１００Ωから１０ｋΩに設定すると有効受信振幅V_RX，_Marginを大きく確保できることが分かる。終端抵抗値Ｒｔｅｒｍが、その最適な範囲よりも低い値になると、渦電流効果によって磁界の変化が抑制され、受信信号が小さくなる。一方、終端抵抗値Ｒｔｅｒｍが最適範囲よりも高い値になると、結合共振効果によって磁界の振動が大きくなり、オーバーシュート又はアンダーシュートのリンギングが大きくなる。よって、終端抵抗値Ｒｔｅｒｍを最適範囲の下限値以下、または最適範囲の上限値以上とすると、いずれの場合も有効受信信号が小さくなる。終端抵抗値Ｒｔｅｒｍを１００Ω以上、１０ｋΩ以下とすることが好ましい。

特許文献２のようにコイルの数が少ない場合は、終端抵抗の抵抗値が無限に大きい、すなわちコイルを開放している場合でも顕著なリンギングは生じず、一方で渦電流効果を抑えた分だけ送信電力を小さくできる。一方で、本実施形態のように多数のチップが積層された多くのコイルが存在する場合は、渦電流が多少は流れる。よって、渦電流の分、送信電力を大きくしなければならなくとも、リンギングを有効に抑えることが重要になる。本実施の形態では、終端抵抗値Ｒｔｅｒｍの最適な範囲を１００Ω〜１０ｋΩとしているが、終端抵抗値Ｒｔｅｒｍの最適な範囲は、コイルサイズ、積層数などの設計条件により異なる。

実施の形態１では、第１の誘導結合器群２を備える通信回路１において、データを送信する送信基板については、イネーブル信号をＨとし、データを送信しない基板については、イネーブル信号ＥＮをＬとする。したがって、送信基板以外の基板については、送信回路から送信コイルが開放されるとともに、終端回路が送信コイルの両端を終端することができる。このようにすることで、第１の誘導結合器群２において、リンギングを抑制することができる。よって、高速なデジタル信号を通信した場合でも誤作動を防ぐことができる。受信基板の受信回路がデータを誤って復元することを防ぐことができる。

変形例１
以下、変形例について説明する。図８は、変形例１にかかる送信回路１２２を示す回路図である。本実施の形態では、終端回路５２の構成が異なっている。なお、送信回路１２２の基本的な構成については図３と同様であるため、説明を省略する。

終端回路５２は、Ｎ（ｎは、２以上の整数）個の終端トランジスタＭＲ１〜ＭＲｎと、Ｎ個の終端トランジスタＭＬ１〜ＭＬｎと、を備えている。送信コイル１２１の一端と、接地電位との間には、複数の終端トランジスタＭＬ１〜ＭＬｎが並列に接続されている。送信コイル１２１の他端と、接地電位との間には、複数の終端トランジスタＭＲ１〜ＭＲｎが並列に接続されている。終端トランジスタＭＬ１〜ＭＬｎのゲートには、それぞれイネーブ信号ＥＮ１〜ＥＮｎの反転信号が入力されている。終端トランジスタＭＲ１〜ＭＲｎのゲートには、それぞれイネーブル信号ＥＮ１〜ＥＮｎの反転信号が入力されている。

終端トランジスタＭＬ１〜ＭＬｎ、及び終端トランジスタＭＲ１〜ＭＲｎを個別にオンオフ制御できるようにしている。終端トランジスタＭＬ１〜ＭＬｎ、及び終端トランジスタＭＲ１〜ＭＲｎのオンオフを切換えることで、終端抵抗値Ｒｔｅｒｍを調整することができる。例えば、終端トランジスタＭＬ１〜ＭＬｎが並列に接続されているため、オンとなる終端トランジスタの数を増やすことで、終端抵抗値Ｒｔｅｒｍが低下する。終端トランジスタＭＬ１〜ＭＬｎのうちの一部の終端トランジスタがイネーブル信号ＥＮに応じてオンオフ制御され、残りの終端トランジスタは常時オフとなる。

そして、最適な終端抵抗値Ｒｔｅｒｍとなるように、終端トランジスタＭＬ１〜ＭＬｎのうち、オンオフ制御される終端トランジスタを１つ以上選択すればよい。選択されていない終端トランジスタは常時オフするように、設定する。イネーブル信号ＥＮがＬのとき、選択された終端トランジスタがオンし、イネーブル信号ＥＮがＨのとき、オフするように制御する。このようにすることで、オンした終端トランジスタの並列抵抗が終端抵抗値となる。終端トランジスタＭＲ１〜ＭＲｎについても、イネーブル信号に応じて、一部の終端トランジスタのみがオンオフされるように制御すればよい。このようにすることで、コイルの形状、間隔、数等に応じて、終端回路５２の終端抵抗値Ｒｔｅｒｍを細かく調整することができるため、リンギングをより有効に抑えることが可能となる。

変形例２
図９は、変形例２にかかる送信回路１２２を示す回路図である。図９は、図３のようにパルスではなく、送信コイル１２１がＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）を出力する構成を示している。従って、トランジスタＴｒ１〜Ｔｒ４の入力側の構成が、図３と異なっている。

具体的には、ＮＡＮＤ回路ＮＡＮＤ１には、送信データＤ_Ｔの反転信号とイネーブル信号ＥＮとが入力される。ＮＡＮＤ回路ＮＡＮＤ１の出力は、トランジスタＴｒ１のゲートに接続されている。ＮＯＲ回路ＮＯＲ２には、イネーブル信号ＥＮの反転信号と送信データＤ_Ｔの反転信号とが入力される。ＮＯＲ回路ＮＯＲ２の出力は、トランジスタＴｒ２のゲートに接続されている。

ＮＡＮＤ回路ＮＡＮＤ３には、送信データＤ_Ｔとイネーブル信号ＥＮとが入力される。ＮＡＮＤ回路ＮＡＮＤ３の出力は、トランジスタＴｒ３のゲートに接続されている。ＮＯＲ回路ＮＯＲ４には、イネーブル信号ＥＮの反転信号と送信データＤ_Ｔとが入力される。ＮＯＲ回路ＮＯＲ４の出力は、トランジスタＴｒ４のゲートに接続されている。

よって、イネーブル信号がＨの場合、送信データＤ_Ｔに応じて、トランジスタＴｒ１〜Ｔｒ４が制御される。よって、送信コイル１２１に電流が流れるため、送信コイル１２１が、ＮＲＺ信号を出力することができる。イネーブル信号ＥＮがＬの場合、４つのトランジスタＴｒ１〜Ｔｒ４がオフとなって、送信コイル１２１の両端が開放される。つまり、送信回路１２２の出力がHigh-Zとなる。さらに、終端トランジスタＭ１、Ｍ２がオンとなって、送信コイル１２１が終端される。この構成により、実施の形態１と同様の効果を得ることができる。

変形例３
変形例３にかかる送信回路１２２について図１０を用いて説明する。変形例３では、変形例２の４つのトランジスタＴｒ１〜Ｔｒ４を全てＮＭＯＳトランジスタで構成している。よって、トランジスタＴｒ１，トランジスタＴｒ３がＮＭＯＳトランジスタとなっている点が、図９と異なっている。なお、送信回路１２２、及び終端回路５２の基本的な構成は、上記と同様であるため、説明を省略する。

変形例３では、トランジスタＴｒ１，トランジスタＴｒ３がＮＭＯＳトランジスタとなっているため、トランジスタＴｒ１、Ｔｒ３の入力側にＮＡＮＤ回路ではなく、ＮＯＲ回路ＮＯＲ１、ＮＯＲ３がそれぞれ配置されている。ＮＯＲ回路ＮＯＲ１は、イネーブル信号ＥＮの反転信号と、送信データＤ_Ｔが入力されている。ＮＯＲ回路ＮＯＲ１の出力は、トランジスタＴｒ１のゲートに接続されている。ＮＯＲ回路ＮＯＲ３は、イネーブル信号ＥＮの反転信号と、送信データＤ_Ｔが入力されている。ＮＯＲ回路ＮＯＲ３の出力は、トランジスタＴｒ３のゲートに接続されている。

送信データＤ_Ｔに応じて、トランジスタＴｒ１〜Ｔｒ４が制御される。よって、送信コイル１２１に電流が流れるため、送信コイル１２１が、ＮＲＺ信号を出力することができる。イネーブル信号ＥＮがＬの場合、４つのトランジスタＴｒ１〜Ｔｒ４がオフとなって、送信コイル１２１の両端が開放される。つまり、送信回路１２２の出力がHigh-Zとなる。さらに、終端トランジスタＭ１、Ｍ２がオンとなって、送信コイル１２１が終端される。この構成により、実施の形態１と同様の効果を得ることができる。

なお、変形例２、３の構成に、変形例１を組み合わせてもよい。つまり、図９または図１０の構成においても、終端回路５２に終端トランジスタＭＬ１〜ＭＬｎ，及び終端トランジスタＭＲ１〜ＭＲｎを設けていてもよい。これにより、終端抵抗値の段階的な調整が可能となる。

なお、図３、図８〜図１０では、終端電位を接地電位とする回路を示してしたが、終端電位は、接地電位に限られるものではない。例えば、送信コイル１２１の両端が、終端トランジスタを介して、接地電位以外の終端電位に接続されていてもよい。あるいは、送信コイル１２１を終端する場合、送信コイル１２１の両端がいずれの電位にも接続されていなくてもよい。例えば、終端トランジスタを介して、送信コイル１２１の一端と他端とを接続してもよい。これにより、いずれの電位を終端電位とすることなく、送信コイル１２１を終端することができる。また、終端回路５２は、２つの終端トランジスタＭ１、Ｍ２を備えている構成が示されているが、終端回路５２は、１つの終端トランジスタのみを備えていてもよい。この場合、例えば、図１１に示すように送信コイルの両端が１つの終端トランジスタＭ１を介して接続されていればよい。

実施の形態２.
実施の形態２に係る通信回路について、図１２を用いて説明する。図１２は、通信回路の全体構成を模式的に示す図である。実施の形態２では、基板１１から基板２６にデータを送信する処理を説明するための図である。本実施の形態では、基板１８が中継基板となっている。つまり、基板１１は、基板１８に対して、データを送信する。そして、基板１８は、基板１１から受信したデータを基板２６に転送する。

以下の説明では、通信回路１が、１６個の基板１１〜２６を備えているものとして説明する。もちろん、基板の数は１６個に限られるものではない。なお、図１２では、基板１１と基板１８の間の基板、及び基板１８と基板２６との間の基板の一部を適宜省略して図示している。例えば、図１２では、図２などで示された基板１３〜基板１６が省略されている。同様に、基板１９と基板２５との間の５つの基板についても省略されている。

実施の形態１と同様に、基板１１の送信コイル１１１と、基板１８の受信コイル１８４は、平面視において重複して配置されている。従って、送信コイル１１１と受信コイル１８４とが誘導結合している。さらに、基板１１と基板１８との間の基板１２〜基板１７の送信コイルについても送信コイル１１１、及び受信コイル１８４と重複している。送信コイル１１１、及び送信コイル１１１と重複するコイルを第１の誘導結合器群２とする。

送信コイル１２１、１７１等は、図３で示した送信回路、及び終端回路が接続されている。第１の誘導結合器群２において、送信コイル１１１以外の送信コイル１２１、１７１等は、終端回路５２によって終端される。この点について、実施の形態１と同様であるため、説明を省略する。

基板１８では、送信コイル１８１と受信コイル１８４が重複しないように配置されている。つまり、送信コイル１８１と受信コイル１８４とが、干渉しない程度の距離を隔てて接続されている。受信コイル１８４で受信した受信データが受信回路１８３で復元される。受信回路１８３と送信回路１８２とは、基板１８上の配線１８７で接続されている。受信回路１８３は、配線１８７を介して、復元したデータＤ_Ｒを送信回路１８２に出力する。そして、送信回路１８２は、データを転送データとして、送信コイル１８１から出力する。送信コイル１８１、送信回路１８２は、中継用の送信コイル、及び送信回路となっている。

基板１８の送信コイル１８１と、基板２６の受信コイル１８４は重複するように配置されているため、互いに誘導結合している。よって、基板１８の送信コイル１８１からの送信された転送データを基板２６の受信コイル２６４で受信することができる。基板２６の受信回路２６３は、受信コイル１８４を介して受信した転送データを復元する。このようにすることで、基板１１からのデータが、基板１８で中継されて、基板２６に送信される。

さらに、基板１８と基板２６との間の基板１９、基板２５等においても、送信コイル１９１、２５１、及び送信回路１９２、２５２等が設けられている。送信コイル１９１，２５１は、送信コイル１８１と重複するため、誘導結合する。ここで、送信コイル１８１、及び送信コイル１８１と重複するコイルを第２の誘導結合器群３とする。第２の誘導結合器群３と第１の誘導結合器群２は、平飯において、互いに離れて配置されている。

第２の誘導結合器群３の送信回路１９２、２５２等においても、図３に示した終端回路５２が追加されている。第２の誘導結合器群３においても、終端回路５２が、送信に関与しない送信コイルを終端する。第２の誘導結合器群３に含まれる誘導結合器を備えた基板１８〜２６のうち、中継基板となる基板１８以外の基板については、終端回路５２が送信コイルを終端する。このようにすることで、実施の形態１と同様の効果を得ることができる。さらに、基板１８によってデータを中継することができるため、多くの基板間でのデータ通信が可能となる。さらに、上記の転送を繰り返すことで、より多くの基板間でのデータ通信が可能となる。

実施の形態２では、例えば、基板１１がプロセッサを有するプロセッサチップであり、基板１２〜基板２６がメモリを有するメモリチップである。そして、プロセッサが基板２６のメモリにデータを書き込む場合、基板１１が書き込みデータを基板２６に送信する。これにより、メモリチップである基板２６がメモリデータを正確に書き込むことができる。さらに、中継基板によりデータを転送できるため、より多くの基板間での通信が可能となる。よって、メモリの搭載数を増やすことができ、メモリ容量を増大することができる。例えば、１６個以上のメモリチップを搭載することができる。さらに、転送を複数回行うことで、６４個のメモリチップを搭載することができる。

実施の形態３．
本実施の形態３では、図１３に示すように、基板１１〜基板２６を備えた通信回路１において、基板２１から基板１１にデータを送信する例について説明する。なお、実施の形態１，２と重複する内容については説明を適宜省略する。例えば、第１の誘導結合器群２、及び第２の誘導結合器群３における送信コイルの終端回路は、実施の形態１，２と同様となっている。

本実施の形態３では、第２の誘導結合器群３において、基板２１の送信コイル２１１がデータを基板１８の受信コイル１８４に送信している。つまり、送信回路２１２が送信コイル２１１から送信データを送信する。従って、基板２１と基板１８との間にある基板２０等において、イネーブル信号ＥＮがＬとなる。さらに、送信基板である基板２１と受信基板である基板１８との間にない基板２６においても、イネーブル信号ＥＮがＬとなっている。したがって、図３等に示した終端回路５２が送信コイル２６１を終端している。

つまり、第２の誘導結合器群３において、データ伝送の経路にない送信コイル２６１等が、送信コイル２１１と誘導結合している。送信コイル２６１等のイネーブル信号ＥＮをＬとすることで、送信コイル２６１を適切に終端することができる。これにより、リンギングを抑制することができ、高速なデジタル信号を通信した場合でも誤作動を防ぐことができる。

基板１８では、受信コイル１８４から受信したデータを受信回路１８３が復元する。そして、受信回路１８３は、配線１８８を介して、データを送信回路１８２に出力する。送信回路１８２は、送信コイル１８１を介して、データを送信する。つまり、送信コイル１８１が受信コイル１１４にデータを転送する。実施の形態１、２に同様に、第１の誘導結合器群２においても、終端回路５２が、送信基板でない基板１２、１７等の送信コイル１２１、１７１を終端する。

実施の形態３では、例えば、基板１１がプロセッサを有するプロセッサチップであり、基板１２〜基板２６がメモリを有するメモリチップである。そして、プロセッサが基板２１のメモリに格納されたデータを読み出す場合、基板２１がメモリのデータを基板１１に送信する。これにより、プロセッサ基板である基板１１が、任意の基板のメモリデータを正確に読み出すことができる。さらに、中継基板によりデータを転送できるため、より多くの基板間での通信が可能となる。よって、メモリの搭載数を増やすことができ、メモリ容量を増大することができる。例えば、１６個以上のメモリチップを搭載することができる。

実施の形態２、３では、第１の誘導結合器群２及び第２の誘導結合器群３を備える通信回路１において、データを送信する送信基板については、イネーブル信号をＨとし、データを送信しない基板については、イネーブル信号ＥＮをＬとする。したがって、送信基板以外の基板については、送信回路から送信コイルが開放されるとともに、終端回路が送信コイルを終端することができる。このようにすることで、第１の誘導結合器群２及び第２の誘導結合器群３において、リンギングを抑制することができる。よって、高速なデジタル信号を通信した場合でも誤作動を防ぐことができる。

なお、実施の形態１〜３において、送信していないコイルの終端抵抗値は、送信している送信コイルとの結合度が大きいほど、大きくしてもよい。つまり、送信基板の送信コイルに近いほど、終端抵抗値を大きくしてもよい。具体的には、基板１１が送信基板となる場合、送信コイル１２１から送信コイル１７１の順番で終端抵抗値を段階的に下げていってもよい。例えば，変形例１に示した終端回路５２により、終端抵抗値を変えればよい。

また、データを送信する送信基板は、イネーブル信号ＥＮを他の基板に送信してもよい。例えば、基板１１が送信基板であるとする場合、第1の誘導結合器群２及び第２の誘導結合器群３と別チャネルを用いてイネーブル信号ＥＮを順次基板１２〜１８等に送信すればよい。

より具体的には、通信回路１が、プロセッサチップと複数のメモリチップとを積層したメモリ装置の場合、プロセッサチップである基板１１が他の基板１２〜１８にイネーブル信号を送信する。例えば、メモリにデータの書き込みを行なう場合、基板１１は、自身のイネーブル信号ＥＮをＨとして、他のチップのイネーブル信号ＥＮをＬとする。そして、アドレスや制御信号を送信するチャネルにより、基板１１は、イネーブル信号ＥＮを送信する。メモリからデータの読み出しを行なう場合、プロセッサチップがメモリの読み出し要求時に、読み出しアドレスに対応するメモリチップのイネーブル信号をＨとして、送信基板とする。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 通信回路
２ 第１の誘導結合器群
３ 第２の誘導結合器群
１１ 基板
１１１ 送信コイル
１１２ 送信回路
１１３ 受信回路
１１４ 受信コイル
１２ 基板
１２１ 送信コイル
１２２ 送信回路
１８ 基板
１８１ 送信コイル
１８２ 送信回路
１８３ 受信回路
１８４ 受信コイル
５１ 遅延バッファ
５２ 終端回路
Ｔｒ１〜Ｔｒ４ トランジスタ
Ｍ１、Ｍ２ 終端トランジスタ
EN イネーブル信号

Claims (7)

1. 積層されたＮ（Ｎは３以上の整数）個の基板と、
   前記基板に形成された第１の誘導結合器であって、他の基板の第１の誘導結合器と誘導結合する第１の誘導結合器と、
   前記基板に設けられ、データを送信する送信基板であるか否かを示す制御信号が入力される終端トランジスタを備え、前記制御信号に応じて前記第１の誘導結合器を終端する終端回路と、
   前記基板に設けられ、当該基板に形成された前記第１の誘導結合器を駆動する送信回路と、を備えた通信回路。
2. 前記終端トランジスタがオンしたときの前記終端回路の終端抵抗値が１００Ω以上、１００ｋΩ以下となっている請求項１に記載の通信回路。
3. 前記第１の誘導結合器の両端がそれぞれ、前記終端トランジスタを介して終端電位に接続され、
   前記制御信号が前記送信基板であることを示す場合、前記終端トランジスタがオフし、
   前記制御信号が前記送信基板でないことを示す場合、前記終端トランジスタがオンする請求項１、又は２に記載の通信回路。
4. 前記第１の誘導結合器の一端と、前記終端電位との間には、複数の前記終端トランジスタが並列に接続され、
   前記第１の誘導結合器の他端と、前記終端電位との間には、複数の前記終端トランジスタが並列に接続されている請求項３に記載の通信回路。
5. 前記送信回路は、前記制御信号に応じて、前記第１の誘導結合器を開放する請求項１〜４のいずれか１項に記載の通信回路。
6. 前記Ｎ個の基板には、前記送信基板からのデータを中継して、受信基板に送信する中継基板が含まれており、
   前記中継基板は、
   平面視において、前記第１の誘導結合器と異なる位置に配置された第２の誘導結合器であって、他の基板の第２の誘導結合器と誘導結合する第２の誘導結合器と、
   前記第１の誘導結合器を介して受信したデータを復元する受信回路と、
   前記受信回路で復元したデータを前記第２の誘導結合器に出力する送信回路と、を備え、
   前記中継基板以外の基板に設けられた前記第２の誘導結合器が、終端回路により終端されている請求項１〜５のいずれか１項に記載の通信回路。
7. 積層されたＮ（Ｎは３以上の整数）個の基板と、
   前記基板に形成された第１の誘導結合器であって、他の基板の第１の誘導結合器と誘導結合する第１の誘導結合器と、
   前記基板に設けられ、当該基板に形成された前記第１の誘導結合器を駆動する送信回路と、
   終端トランジスタを備えた終端回路と、を備えた通信回路の制御方法であって、
   データを送信する送信基板でないことを示す制御信号が入力された場合に、前記終端回路が前記第１の誘導結合器を終端し、
   前記送信基板であることを示す制御信号が入力された場合に、前記送信回路が、送信データに応じて、前記第１の誘導結合器に電流を流す制御方法。

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