JP2020034682A - 露光方法、露光制御装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】製造プロセスが変更された場合でも重ね合わせ精度を確保することができる露光方法を提供する。【解決手段】実施形態によれば、補正モデル生成工程では、第１パターン位置ずれ量、工程処理履歴、第２パターン位置ずれ量および重ね合わせ残渣に基づいて、上下層間の重ね合わせ予測補正値を算出する補正モデルを生成する。製造処理工程では、第３基板上に下層を成膜し、第１フォトマスクを用いて下層上のレジストを露光してレジストパターンを形成し、レジストパターンをマスクとして下層を加工し、下層上に上層を成膜し、第２フォトマスクを用いて上層上のレジストを露光してレジストパターンを形成する。製造処理工程では、第１パターン位置ずれ量と、工程処理履歴と、第２パターン位置ずれ量と、重ね合わせ残渣と、に基づいて、補正モデルを用いて重ね合わせ予測補正値を算出し、重ね合わせ予測補正値を露光処理時に使用する。【選択図】図６

Description

本発明の実施形態は、露光方法、露光制御装置および半導体装置の製造方法に関する。

近年の半導体メモリは、微細化されるとともに積層化されているため、また、セルアレイ部と周辺回路部とで膜応力差が生じるため、露光ショット内の重ね合せずれ量のばらつきが大きくなっている。そこで、セルアレイ部のマスクパターンレイアウトを重ね合せずれ量にしたがって予めずらして配置するマスクレイアウト補正方法が提案されている。

しかしながら、従来の技術では、製造プロセスが変更された場合、あるいは製造プロセスにばらつきが存在する場合に、重ね合わせ精度の確保が困難であった。

特開２０１５−４３４５２号公報

本発明の一つの実施形態は、製造プロセスが変更された場合でも重ね合わせ精度を確保することができる露光方法、露光制御装置および半導体装置の製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、露光方法は、第１テスト処理工程と、第２テスト処理工程と、第１パターン位置ずれ量算出工程と、工程処理履歴取得工程と、第２パターン位置ずれ量算出工程と、重ね合せ残渣算出工程と、補正モデル生成工程と、製造処理工程と、を含む。前記第１テスト処理工程では、第１基板上に第１下層を成膜し、マスクレイアウト補正された第１フォトマスクを用いて前記第１下層上のレジストを露光して第１レジストパターンを形成し、前記第１レジストパターンをマスクとして前記第１下層を加工し、前記第１下層上に第１上層を成膜し、マスクレイアウト補正された第２フォトマスクを用いて前記第１上層上のレジストを露光して第２レジストパターンを形成し、前記第２レジストパターンをマスクとして前記第１上層を加工する。前記第２テスト処理工程では、第２基板上に第２下層を成膜し、前記第１フォトマスクを用いて前記第２下層上のレジストを露光して第３レジストパターンを形成し、前記第３レジストパターンをマスクとして前記第２下層を加工し、前記第２下層上に第２上層を成膜し、前記第２フォトマスクを用いて前記第２上層上のレジストを露光して第４レジストパターンを形成し、前記第４レジストパターンをマスクとして前記第２上層を加工する。前記第１パターン位置ずれ量算出工程では、前記第１テスト処理工程および前記第２テスト処理工程での上下層のパターン間のレイアウト起因の第１パターン位置ずれ量を算出する。前記工程処理履歴取得工程では、前記第１テスト処理工程および前記第２テスト処理工程での工程処理履歴を取得する。前記第２パターン位置ずれ量算出工程では、前記第１テスト処理工程および前記第２テスト処理工程での前記上下層のパターン間の基板形状起因の第２パターン位置ずれ量を算出する。前記重ね合せ残渣算出工程では、前記第１テスト処理工程および前記第２テスト処理工程での露光後の前記上下層のパターン間の重ね合わせ残渣を算出する。前記補正モデル生成工程では、前記第１パターン位置ずれ量、前記工程処理履歴、前記第２パターン位置ずれ量および前記重ね合わせ残渣に基づいて、前記上下層間の重ね合わせ予測補正値を算出する補正モデルを生成する。前記製造処理工程では、第３基板上に第３下層を成膜し、前記第１フォトマスクを用いて前記第３下層上のレジストを露光して第５レジストパターンを形成し、前記第５レジストパターンをマスクとして前記第３下層を加工し、前記第３下層上に第３上層を成膜し、第２フォトマスクを用いて前記第３上層上のレジストを露光して第６レジストパターンを形成する。前記製造処理工程では、前記第１パターン位置ずれ量と、前記製造処理工程での工程処理履歴と、前記第２パターン位置ずれ量と、前記重ね合わせ残渣と、に基づいて、前記補正モデルを用いて重ね合わせ予測補正値を算出し、前記重ね合わせ予測補正値を露光処理時に使用する。

図１は、半導体メモリの積層化による重ね合せずれの概要を示す図である。 図２は、第１の実施形態による露光制御装置を含む露光装置の構成の一例を模式的に示す図である。 図３は、実施形態による半導体装置の製造方法の手順の一例を示すフローチャートである。 図４は、補正モデル生成のためのパターニング処理の手順の一例を示すフローチャートである。 図５は、積層化構造でのパターニング処理の手順の一例を模式的に示す断面図である。 図６は、補正モデル生成処理の手順の一例を示すフローチャートである。 図７は、マスクレイアウト補正の概要を説明する図である。 図８は、補正モデルを使用して露光処理の条件を補正するパターニング処理の手順の一例を示すフローチャートである。 図９は、基準となる製造プロセスに対して一部を変更したが基準となる製造プロセスと同じマスクレイアウト補正を行った場合のオーバレイ残渣の様子を模式的に示す図である。 図１０は、露光制御装置のハードウェア構成の一例を示す図である。

以下に添付図面を参照して、実施形態にかかる露光方法、露光制御装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

図１は、半導体メモリの積層化による重ね合せずれの概要を示す図である。近年の半導体メモリは、微細かつ積層化構造となっている。図１（ａ）に示されるように、フラットなウェハ３００上に積層化構造を形成すると、積層化構造による膜応力の影響によって、図１（ｂ）に示されるように、ウェハ３００が歪んでしまう。なお、破線で区画される領域は、ショット領域３１０を示している。

重ね合わせ精度を確保するために、露光時のアライメント計測結果、露光後および加工後の重ね合わせ検査結果に基づいて露光位置の補正値を算出し、露光装置へフィードバック補正し露光する制御方法が一般的に用いられている。また、それに加えて、最近では、露光前にウェハ３００の形状を計測しておくことで膜応力起因の重ね合わせずれ量（ＩＰＤ：In-Plane Distortion）を予測し、その予測結果から露光位置の補正値を算出し、露光装置へフィードフォワード補正し露光する制御方法が用いられてきている。このような制御は、ＡＰＣ（Advanced Process Contorol）で行われている。

しかし、このような制御方法を使用しても重ね合わせ精度を確保できないという問題が発生してきている。その問題とは、メモリセルアレイ部と周辺回路部との膜応力差に起因して露光ショット内の重ね合わせずれ量のばらつきが大きくなりすぎて、露光装置が補正すべき露光位置へ駆動追従できず、重ね合わせ補正残渣が大きくなってしまうことにある。

例えば、図１（ｃ）に示されるように、ウェハ３００内の１つのショット領域３１０には、メモリセルアレイ部３１１と周辺回路部３１２とが複数配置されている。メモリセルアレイ部３１１と、周辺回路部３１２と、を構成する膜は異なるため、これらの膜応力差によって、チップとなるショット領域３１０ごと歪んでしまう。

図１（ｄ）は、メモリセルアレイ部３１１と周辺回路部３１２との各位置での重ね合せずれ量の大きさの一例を示している。この図で、矢印の向きが重ね合せずれの方向を示し、矢印の大きさが重ね合せずれ量を示している。図１（ｄ）に示されるように、メモリセルアレイ部３１１の中でも場所によって重ね合せずれ量の大きさが異なり、周辺回路部３１２の中でも場所によって重ね合せずれ量の大きさが異なる。例えば、図１（ｄ）中の線ｙ−ｙ’に沿った重ね合せずれ量をみると、図１（ｅ）に示されるように、メモリセルアレイ部３１１および周辺回路部３１２内での位置によって重ね合せずれ量に大きな違いが存在する。図１（ｅ）は、ショット領域３１０内の一部のメモリセルアレイ部３１１および周辺回路部３１２に関するものであるが、これがショット領域３１０の全体にわたって同様の傾向が見られる。

このようなショット領域３１０内の重ね合せずれ量の大きなばらつきに対して、周辺回路部３１２より領域が大きいメモリセルアレイ部３１１のマスクパターンレイアウトを重ね合わせずれ量に従って予めずらして配置する、マスクレイアウト補正を行う方法を適用することが考えられる。しかし、マスクレイアウト補正を適用した場合において、製造プロセスに変更または製造プロセスにばらつきが存在する場合には、重ね合わせ精度の確保が一段と難しくなる。そこで、以下の実施形態では、マスクレイアウト補正方法を加味した新たな露光方法、露光制御装置および半導体装置の製造方法について説明する。

図２は、第１の実施形態による露光制御装置を含む露光装置の構成の一例を模式的に示す図である。露光制御装置２３０は、露光装置２００の制御を行うとともに、後述する露光時の重ね合せ予測補正値を算出する補正モデルの生成を行う。露光制御装置２３０は、露光装置２００に通信線を介して接続されるパーソナルコンピュータなどの情報処理装置であってもよい。また、露光制御装置２３０は、露光装置２００とネットワークを介して接続されるサーバなどの情報処理装置であってもよい。

露光制御装置２３０は、補正モデル生成部２３１と、補正モデル記憶部２３２と、制御部２３３と、を備える。補正モデル生成部２３１は、後述する補正モデル生成処理にしたがって、製品となる半導体装置の露光を行う際の重ね合せ予測補正値を算出する補正モデルを生成する。補正モデル記憶部２３２は、補正モデル生成部２３１によって生成された補正モデルを記憶する。補正モデルは、例えばマスクレイアウト補正量、およびウェハの工程処理履歴に対応付けて記憶される。制御部２３３は、露光装置２００の各部を制御する。また、制御部２３３は、露光する際に、使用するフォトマスクのマスクレイアウト補正量およびウェハの工程処理履歴に対応する補正モデルを補正モデル記憶部２３２から取得し、この補正モデルから算出した重ね合せ予測補正値を用いて、露光装置２００を補正する。

補正モデル生成部２３１は、基準となるフォトマスクに対してマスクレイアウト補正を行ったフォトマスクを用いて、基準処理条件で加工処理を行った時のオーバレイ残渣と、基準処理条件の一部を変更した変更処理条件で加工処理を行った時のオーバレイ残渣と、を用いて、変更処理条件で加工処理を行った時のオーバレイ残渣が判定閾値未満となる重ね合せ予測補正値となる補正モデルを生成する。加工処理として、成膜処理、熱処理およびエッチング処理が挙げられる。熱処理は、成膜処理時に加えられる熱履歴も含む。補正モデルの生成については、後述する。判定閾値は、半導体装置の製造で許容されるオーバレイ残渣の最大値である。

露光装置２００は、光源２１０と、開口絞り２１１と、フィルタ２１２と、偏光フィルタ２１３と、照明光学系２１４と、投影光学系２１５と、マスクステージ２１６と、基板ステージ２１７と、を有している。マスクステージ２１６は、フォトマスクＭＫを保持している。基板ステージ２１７は、レジスト２０８が塗布されたウェハ３００（基板）を保持している。

光源２１０は、例えば、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、波長が２４８ｎｍまたは１９３ｎｍなどのＤＵＶ（Deep Ultra-Violet）光、波長が１３．５ｎｍのＥＵＶ（Extreme Ultra-Violet）光などを露光光２１０ａとして出射する。

開口絞り２１１は、例えば、概略円板状をなしており、発光領域（照明領域）と、非発光領域（照明遮蔽領域）と、を備えている。非発光領域は、光源２１０から出射した露光光２１０ａを遮蔽する領域であり、発光領域は、光源２１０から出射した露光光２１０ａを透過させる領域である。開口絞り２１１は、発光領域の形状を変化させることによって照明形状を変えることができる構成となっている。

フィルタ２１２は、光源２１０および開口絞り２１１を介して送られてくる露光光２１０ａの輝度分布を変更するものである。偏光フィルタ２１３は、光源２１０、開口絞り２１１およびフィルタ２１２を介して送られてくる露光光２１０ａの振幅方向を揃えるものである。

照明光学系２１４は、例えば、図示しないフライアイレンズまたは多段のコンデンサレンズ等によって構成されており、フォトマスクＭＫに入射する露光光２１０ａの範囲などを調整する。

投影光学系２１５は、フォトマスクＭＫに形成されたマスクパターンをレジスト２０８に縮小投影する機能を有している。投影光学系２１５は、複数のレンズ（例えば、レンズ２１５１，２１５２など）と、レンズ絞り２１５３と、を備えている。投影光学系２１５は、レンズ２１５１，２１５２によって瞳面２１５４の位置を調整することができるよう構成されている。

レンズ絞り２１５３は、レンズ２１５２から出射した露光光２１０ａの形状を変えるものである。レンズ絞り２１５３は、投影光学系２１５の瞳の大きさを変えることによって投影光学系２１５の中心軸からずれた露光光２１０ａを遮光する。

つぎに、半導体装置の製造方法について説明する。図３は、実施形態による半導体装置の製造方法の手順の一例を示すフローチャートである。まず、制御部２３３は、処理するウェハについて、処理内容が変わったかを判定する（ステップＳ１）。ここでは、補正モデル記憶部２３２に記憶されている補正モデルに対応付けられる処理内容にはない処理内容を実行するものであるかが判定される。処理内容として、使用するフォトマスクおよび加工処理条件などが例示される。

処理内容が変わっている場合（ステップＳ１でＹｅｓの場合）には、補正モデル生成のためのパターニング処理が行われる（ステップＳ２）。露光制御装置２３０によって、補正モデル生成のためのパターニング処理で得られる結果に基づいて、補正モデル生成処理が行われ（ステップＳ３）、処理が終了する。

処理内容が変わっていない場合（ステップＳ１でＮｏの場合）には、通常のパターニング処理が行われる（ステップＳ４）。例えば製品を製造するウェハに対して、補正モデル生成処理で生成された補正モデルから得られる重ね合せ予測補正値で露光処理時に補正を行って、パターニング処理が行われる。以上で、処理が終了する。

以下に、ステップＳ２〜Ｓ４の各処理の詳細について説明する。図４は、補正モデル生成のためのパターニング処理の手順の一例を示すフローチャートである。図５は、積層化構造でのパターニング処理の手順の一例を模式的に示す断面図である。補正モデル生成のためのパターニング処理では、マスクレイアウト補正を行ったフォトマスクを用いて処理を行った時の重ね合せのずれ量を取得する第１処理と、第１処理とは異なる処理条件で上記フォトマスクを用いて処理を行った時の重ね合せずれ量を取得する第２処理と、を含む。

まず、ウェハ上に下層の第１下層テスト層３５０の成膜処理が行われる（ステップＳ１１）。例えば、図５（ａ）に示されるように、図示しないウェハ上に第１膜３５１と第２膜３５２とを交互に複数積層させた第１下層テスト層３５０が形成される。例えば、第１膜３５１はシリコン酸化膜であり、第２膜３５２はシリコン窒化膜である。成膜処理として、ＣＶＤ（Chemical Vapor Deposition）法などを例示することができる。ウェハは、第１基板に対応し、第１下層テスト層３５０は、第１下層に対応する。

ついで、第１下層テスト層３５０を形成後のウェハの形状が計測される。すなわち、下層の膜応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ１２）。その後、第１下層テスト層３５０上に図示しないレジストを塗布し、図示しない第１フォトマスクを用いて下層の露光処理が行われる（ステップＳ１３）。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。

その後、レジストを現像してレジストパターンを形成し、レジストパターンをマスクとして、第１下層テスト層３５０の加工処理を行う（ステップＳ１４）。図５（ｂ）に示されるように、加工処理として、たとえば、ＲＩＥ（Reactive Ion Etching）法などのエッチング処理を行い、第１下層テスト層３５０にメモリホール３５５を形成し、メモリホール３５５内に導電膜３５７を埋め込む処理が行われる。また、エッチング処理時には、ダイシングライン上の第１下層テスト層３５０には、オーバレイマークが形成される。

ついで、下層の第１下層テスト層３５０上に上層の第１上層テスト層３６０の成膜処理が行われる（ステップＳ１５）。例えば、図５（ｃ）に示されるように、第１下層テスト層３５０上に第１膜３６１と第２膜３６２とを交互に複数積層させた第１上層テスト層３６０を形成する。例えば、第１膜３６１はシリコン酸化膜であり、第２膜３６２はシリコン窒化膜である。成膜処理として、ＣＶＤ法などを例示することができる。この時、第１下層テスト層３５０および第１上層テスト層３６０には応力３８０がかかり、第１下層テスト層３５０および第１上層テスト層３６０が歪む。第１上層テスト層３６０は、第１上層に対応する。

ついで、第１上層テスト層３６０を形成後のウェハの形状が計測される。すなわち、上層の膜応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ１６）。その後、第１上層テスト層３６０上に図示しないレジストを塗布し、図示しない第２フォトマスクを用いた上層の露光処理が行われる（ステップＳ１７）。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。第１下層テスト層３５０のオーバレイマークと、第１上層テスト層３６０上のレジストパターンのオーバレイマークとは、位置が重なり合うように設けられる。その後、レジストを現像してレジストパターンを形成する。

ついで、第１下層テスト層３５０に形成されたオーバレイマークと、第１上層テスト層３６０上のレジストパターンに形成されたオーバレイマークと、を用いて、オーバレイ計測処理が行われる（ステップＳ１８）。その後、レジストパターンをマスクとして第１上層テスト層３６０の加工処理が行われる（ステップＳ１９）。図５（ｄ）に示されるように、加工処理として、たとえば、ＲＩＥ法などのエッチング処理を行い、第１上層テスト層３６０にメモリホール３６５を形成する。この時、ダイシングライン上の第１上層テスト層３６０には、オーバレイマークが形成される。

その後、第１下層テスト層３５０に形成されたオーバレイマークと、第１上層テスト層３６０に形成されたオーバレイマークと、を用いて、加工処理後のオーバレイ計測処理が行われる（ステップＳ２０）。

ついで、別のウェハ上に下層の第２下層テスト層の成膜処理が行われる（ステップＳ２１）。この成膜処理は、図５（ａ）に示したものと同様の処理であり、第１膜と第２膜とが交互に複数積層された第２下層テスト層がＣＶＤ法などによって形成される。第１下層テスト層３５０に比して、第２下層テスト層の成膜条件を変えてもよい。別のウェハは、第２基板に対応し、第２下層テスト層は、第２下層に対応する。

その後、第２下層テスト層を形成後のウェハの形状が計測される。すなわち、下層の膜応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ２２）。ついで、第２下層テスト層上にレジストを塗布し、第１フォトマスクを用いて下層の露光処理が行われる（ステップＳ２３）。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。

その後、レジストを現像してレジストパターンを形成し、レジストパターンをマスクとして、第２下層テスト層の加工処理を行う（ステップＳ２４）。図５（ｂ）に示したものと同様に、加工処理として、たとえば、ＲＩＥ法などのエッチング処理を行い、第２下層テスト層にメモリホールを形成し、メモリホール内に導電膜を埋め込む処理が行われる。また、エッチング処理時には、ダイシングライン上の第２下層テスト層には、オーバレイマークが形成される。

ついで、第２下層テスト層上に上層の第２上層テスト層の成膜処理が行われる（ステップＳ２５）。例えば、図５（ｃ）で示したものと同様の処理であり、第２下層テスト層上に第１膜と第２膜とを交互に複数積層させた第２上層テスト層がＣＶＤ法などによって形成される。第１上層テスト層３６０に比して、第２上層テスト層の成膜条件を変えてもよい。この時、第２下層テスト層および第２上層テスト層には応力がかかり、第２下層テスト層および第２上層テスト層が歪む。第２上層テスト層は、第２上層に対応する。

その後、第２上層テスト層を形成後のウェハの形状が計測される。すなわち、上層の膜応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ２６）。ついで、第２上層テスト層上にレジストを塗布し、第２フォトマスクを用いた上層の露光処理が行われる（ステップＳ２７）。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。第２下層テスト層のオーバレイマークと、第２上層テスト層上のレジストパターンのオーバレイマークとは、位置が重なり合うように設けられる。その後、レジストを現像してレジストパターンを形成する。

ついで、第２下層テスト層に形成されたオーバレイマークと、第２上層テスト層上のレジストパターンに形成されたオーバレイマークと、を用いて、オーバレイ計測処理が行われる（ステップＳ２８）。そして、オーバレイ計測処理の結果得られるオーバレイ残渣は、判定閾値未満であるかが判定される（ステップＳ２９）。判定閾値は、例えばオーバレイ残渣が許容されるずれ量の最大値である。オーバレイ残渣が判定閾値未満ではない場合（ステップＳ２９でＮｏの場合）には、ステップＳ２７へと処理が戻る。ここでは、レジストパターンを除去し、新たにレジストを塗布し、露光条件を変更して、オーバレイ残渣が判定閾値未満となるまで処理を繰り返す。

オーバレイ残渣が判定閾値未満である場合（ステップＳ２９でＹｅｓの場合）には、第２上層テスト層の加工処理が行われる（ステップＳ３０）。図５（ｄ）で示したものと同様に、加工処理として、たとえば、エッチング処理が行われる。この時、ダイシングライン上の第２上層テスト層には、オーバレイマークが形成される。

ついで、第２下層テスト層に形成されたオーバレイマークと、第２上層テスト層に形成されたオーバレイマークと、を用いて、加工処理後のオーバレイ計測処理が行われる（ステップＳ３１）。そして、処理が図３のフローチャートに戻る。

図６は、補正モデル生成処理の手順の一例を示すフローチャートである。補正モデル生成処理は、露光制御装置２３０の補正モデル生成部２３１で実行される処理である。補正モデル生成処理では、マスク出来栄え取得工程（ステップＳ５０）と、レイアウト補正量算出工程（ステップＳ６０）と、処理履歴取得工程（ステップＳ７０）と、ΔＩＰＤ算出工程（ステップＳ８０）と、オーバレイ残渣算出工程（ステップＳ９０）と、が行われる。

ステップＳ５０のマスク出来栄え取得工程では、露光処理で使用する第１フォトマスクおよび第２フォトマスクについて、マスク出来栄え検査結果が取得される（ステップＳ５１）。実際に形成されたフォトマスクをその設計データと比較すると、パターンの位置ずれなどが生じている。この位置ずれがマスク出来栄え検査結果となる。ウェハの応力に起因するパターンの位置ずれ量には、マスクの位置ずれ（描画ずれ）が含まれている。パターンの位置ずれ量からマスクの位置ずれを差し引くために、マスク出来栄え検査結果が取得される。

ステップＳ６０のレイアウト補正量算出工程では、下層のパターニングに使用する第１フォトマスクのマスクレイアウト補正量情報が取得される（ステップＳ６１）。同様に、上層のパターニングに使用する第２フォトマスクのマスクレイアウト補正量情報が取得される（ステップＳ６２）。

図７は、マスクレイアウト補正の概要を説明する図である。このメモリセルアレイ部３１１のあるｙ１−ｙ１’線に沿ったオーバレイ残渣が、図７（ａ）に示されている。このオーバレイ残渣を０にするには、図７（ａ）の各位置における残渣を相殺するように、フォトマスクのマスクレイアウトをずらせばよい。例えば、図７（ｂ）に示されるように、フォトマスク内のメモリセルアレイ部３１１に対応する各位置の補正値が算出される。図７（ａ）に示されるオーバレイ残渣を有するフォトマスクについて、図７（ｂ）に示されるマスクレイアウト補正を行うことによって、理想的には図７（ｃ）に示されるように、オーバレイ残渣は０になる。

そして、上下層パターン間のレイアウト起因のパターン位置ずれ量が算出される。具体的には、下層で使用される第１フォトマスクのマスクレイアウト補正量情報と、上層で使用される第２フォトマスクのマスクレイアウト補正量情報と、からマスクレイアウト差分補正量が算出される（ステップＳ６３）。マスクレイアウト差分補正量は、上下層のパターン間のレイアウト起因の第１パターン位置ずれ量に対応する。

ステップＳ７０の処理履歴取得工程では、工程処理履歴情報が取得される（ステップＳ７１）。工程処理履歴情報として、成膜処理時の成膜条件、熱履歴、加工処理におけるエッチング条件などを例示することができる。例えば、図４のステップＳ１１，Ｓ１５，Ｓ２１，Ｓ２５で成膜条件が取得される。この時、ウェハが加熱される場合には、その熱履歴も取得される。また、図４のステップＳ１４，Ｓ１９，Ｓ２４，Ｓ３０でエッチング条件と、導電膜の形成条件と、が取得される。また、工程処理履歴として、計測装置、成膜装置、加工処理装置を示す情報、ステージ、チャンバ、結果を含んでもよい。

ステップＳ８０のΔＩＰＤ算出工程では、下層のパターンの露光前の状態でのウェハ形状計測結果を取得する（ステップＳ８１）。下層のパターンのウェハ形状計測結果は、例えば、図４のステップＳ１２，Ｓ２２での下層のパターンの位置ずれ量の計測結果である。ついで、上層のパターンの露光前の状態でのウェハ形状計測結果を取得する（ステップＳ８２）。上層のパターンのウェハ形状計測結果は、例えば、図４のステップＳ１６，Ｓ２６での上層のパターンの位置ずれ量の計測結果である。そして、下層のパターンおよび上層のパターンのウェハ形状計測結果に基づいて、上下層のパターン間のウェハ形状起因のパターン位置ずれ量、すなわちΔＩＰＤを算出する（ステップＳ８３）。ΔＩＰＤは、上下層のパターン間の基板形状起因の第２パターン位置ずれ量に対応する。

ステップＳ９０のオーバレイ残渣算出工程では、下層および上層のパターンの露光処理履歴情報が取得される（ステップＳ９１）。露光処理履歴情報は、下層のパターンおよび上層のパターンの露光処理条件などを含む。露光処理履歴情報は、工程処理履歴に対応する。その後、上層のパターンの露光処理後のオーバレイ計測処理結果が取得される（ステップＳ９２）。例えば、図４のステップＳ１８，Ｓ２０，Ｓ２８，Ｓ３１でのオーバレイ計測処理の結果が取得される。オーバレイ計測処理結果は、図４のステップＳ１８，Ｓ２８の露光処理後のものでもよいし、図４のステップＳ２０，Ｓ３１の加工処理後のものでもよい。そして、オーバレイ計測処理の結果に基づいて、オーバレイ残渣が算出される（ステップＳ９３）。オーバレイ残渣は、上下層のパターン間の重ね合わせ残渣に対応する。

これらの処理が、図４のステップＳ１１〜Ｓ３１までの補正モデル生成のためのパターニング処理の際に行われる。そして、これらの処理の後、補正モデル生成部２３１は、マスク出来栄え検査結果、マスクレイアウト差分補正量、工程処理履歴情報、ΔＩＰＤ、オーバレイ残渣に基づいて、重ね合せ予測補正値についての補正モデルを生成する（ステップＳ１００）。このとき、機械学習を使用して補正モデルを用いてもよい。また、補正モデルは、教師データありに分類される機械学習モデルを用いてもよいし、教師データなしに分類される機械学習モデルを用いてもよい。

その後、補正モデル生成部２３１は、補正モデルを補正モデル記憶部２３２に記憶する（ステップＳ１０１）。補正モデルは、例えばマスク出来栄え検査結果、マスクレイアウト差分補正量および工程処理履歴情報に対応付けられる。以上によって、補正モデル生成処理が終了する。

図８は、補正モデルを使用して露光処理の条件を補正するパターニング処理の手順の一例を示すフローチャートである。このパターニング処理は、実際の製品となるウェハについて処理を行うフローチャートであり、半導体装置の製造方法の一部である。

まず、制御部２３３は、処理対象のウェハについての処理内容に対する重ね合せ予測補正値を補正モデル記憶部２３２中の補正モデルから取得する（ステップＳ１１１）。この時、処理内容として、例えば、使用するフォトマスク、成膜条件、熱処理条件、エッチング条件などを例示することができる。制御部２３３は、同様の処理内容で生成された補正モデルを取得し、この補正モデルから重ね合せ予測補正値を取得する。ここでは、下層のパターンを形成するフォトマスクとして、第１フォトマスクを使用し、上層のパターンを形成するフォトマスクとして、第２フォトマスクを使用するものとする。

ついで、ウェハ上への下層膜の成膜処理が所定の成膜条件で行われる（ステップＳ１１２）。この成膜処理は、図５（ａ）に示したものと同様の処理であり、第１膜と第２膜とが交互に複数積層された下層膜がＣＶＤ法などによって形成される。下層膜の成膜条件は、例えば第２下層テスト層の成膜条件と同じでもよい。ここで、ウェハは、第３基板に対応し、下層膜は、第３下層に対応する。

その後、下層膜を形成後のウェハの形状が計測される。すなわち、下層膜の応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ１１３）。さらに、下層膜上にレジストが塗布され、ステップＳ１１１で取得した重ね合せ予測補正値で補正した露光条件で、第１フォトマスクを用いて下層膜の露光処理が行われる（ステップＳ１１４）。ここでは、例えば図４のステップＳ２３の露光処理と同じ露光条件で露光処理が行われる。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。

ついで、レジストを現像してレジストパターンを形成し、レジストパターンをマスクとして下層膜の加工処理が行われる（ステップＳ１１５）。図５（ｂ）に示したものと同様に、加工処理として、たとえば、ＲＩＥ法などのエッチング処理を行い、下層膜にメモリホールを形成し、メモリホール内に導電膜を埋め込む処理が行われる。また、エッチング処理時には、ダイシングライン上の下層膜には、オーバレイマークが形成される。下層膜の加工処理条件は、例えば第２下層テスト層の加工処理条件と同じでもよい。

その後、加工処理が施された下層膜上に、上層膜の成膜処理が所定の成膜条件で行われる（ステップＳ１１６）。この成膜処理は、図５（ｃ）で示したものと同様の処理であり、下層膜上に第１膜と第２膜とを交互に複数積層させた上層膜がＣＶＤ法などによって形成される。上層膜の成膜条件は、例えば第２上層テスト層の成膜条件と同じでもよい。ここで、上層膜は、第３上層に対応する。

ついで、上層膜を形成後のウェハ形状が計測される。すなわち、上層膜の応力起因のパターン位置ずれ量の計測処理が行われる（ステップＳ１１７）。さらに、上層膜上にレジストが塗布され、ステップＳ１１１で取得した重ね合せ予測補正値で補正した露光条件で、第２フォトマスクを用いて上層膜の露光処理が行われる（ステップＳ１１８）。ここでは、例えば図４のステップＳ２７の変更後露光処理と同じ露光条件で露光処理が行われる。露光処理によって、ダイシングライン上にオーバレイ計測の際に使用されるオーバレイマークが形成される。下層膜のオーバレイマークと、上層膜上のレジストパターンのオーバレイマークとは、位置が重なり合うように設けられる。その後、レジストを現像してレジストパターンを形成する。

下層膜に形成されたオーバレイマークと、上層膜上のレジストパターンに形成されたオーバレイマークと、を用いて、オーバレイ計測処理が行われ（ステップＳ１１９）、オーバレイ残渣が算出される。制御部２３３は、オーバレイ残渣の結果が判定閾値未満であるかを判定する（ステップＳ１２０）。判定閾値は、後の処理工程を考慮してオーバレイ残渣が許容できる最大値である。

オーバレイ残渣が判定閾値以上である場合（ステップＳ１２０でＮｏの場合）には、ステップＳ１１８へと処理が戻る。この場合、レジストパターンをレジスト剥離技術によって剥離し、新たにレジストを塗布し、露光条件を変えて上層膜の露光処理が行われる。この処理が、例えばオーバレイ残渣が判定閾値未満となるまで繰り返し実行される。

オーバレイ残渣が判定閾値未満である場合（ステップＳ１２０でＹｅｓの場合）には、レジストパターンをマスクとして上層膜の加工処理が行われる（ステップＳ１２１）。上層膜の加工処理として、図５（ｄ）で示したものと同様に、加工処理として、たとえば、エッチング処理が行われる。この時、ダイシングライン上の第２上層テスト層には、オーバレイマークが形成される。

その後、下層膜に形成されたオーバレイマークと、上層膜に形成されたオーバレイマークと、を用いて、加工処理後のオーバレイ計測処理が行われ（ステップＳ１２２）、オーバレイ残渣が算出される。制御部２３３は、加工処理後のオーバレイ残渣の結果が判定閾値未満であるかを判定する（ステップＳ１２３）。オーバレイ残渣が判定閾値未満である場合（ステップＳ１２３でＹｅｓの場合）には、上層のパターンの位置は、下層のパターンの位置に比して、許容範囲内に存在することになるので、処理が終了し、図３に戻る。

また、オーバレイ残渣が判定閾値以上である場合（ステップＳ１２３でＮｏの場合）には、各処理工程のパラメータを変更して（ステップＳ１２４）、処理がステップＳ１１２へと戻る。つぎのステップＳ１１２以降の処理では、別のウェハに対して、変更後のパラメータを用いて処理が行われることになる。

以上では、マスクレイアウト補正を行ったフォトマスクを用いて製造プロセスを変更した場合でも、重ね合せずれ量を許容範囲に抑えることができる場合を説明した。しかし、製造プロセスにばらつきが存在する場合にも、本実施形態を適用することができる。製造プロセスのばらつきは、例えばウェハが処理された成膜装置、エッチング装置の違いによって生じる場合がある。そこで、成膜装置ごと、エッチング装置ごとに、上記した補正モデルの生成処理が実行され、最終的な重ね合せ予測補正値が算出される。より具体的には、成膜装置とエッチング装置の組み合わせごとに、上記した補正モデルの生成処理が実行され、最終的な重ね合せ予測補正値が算出される。この場合には、成膜条件、熱処理条件およびエッチング条件に加えて、使用される成膜装置およびエッチング装置を含む処理内容を用いて、重ね合せ予測補正値の取得が行われる。

ウェハ上に第１プロセスで第１層と第２層との積層構造を形成する場合、露光処理時に第１マスクレイアウト補正を行ったフォトマスクが使用される。第１プロセスを一部変更した第２プロセスでウェハ上に第１層と第２層との積層構造を形成する場合、露光処理時に第１マスクレイアウト補正を行ったフォトマスクを使用すると、オーバレイ残渣が許容範囲を超えてしまう場合がある。

図９は、基準となる製造プロセスに対して一部を変更したが基準となる製造プロセスと同じマスクレイアウト補正を行った場合のオーバレイ残渣の様子を模式的に示す図である。ここでは、メモリセルアレイ部のｙ１−ｙ１’線に沿った位置でのオーバレイ残渣およびマスクレイアウト補正量情報を示す場合を例に挙げる。

図９（ａ）は、マスクレイアウト補正を行う前のオーバレイ残渣の一例を示す図である。第１製造プロセスでのオーバレイ残渣は○印で示されている。この第１製造プロセスでのオーバレイ残渣を解消するために、図９（ｂ）に示されるようにマスクレイアウト補正がなされる。その結果、図９（ａ）の第１製造プロセスでのオーバレイ残渣と、図９（ｂ）のマスクレイアウト補正と、を足し合わせることで、図９（ｃ）に示されるように、マスクレイアウト補正後のオーバレイ残渣は、略０となる。

第１製造プロセスの一部を変更した第２製造プロセスでは、図９（ａ）の実線で示されるようなオーバレイ残渣を有するものとする。この場合、第１製造プロセスに適用した図９（ｂ）のマスクレイアウト補正を、第２製造プロセスに対して行うと、図９（ｃ）の実線で示されるように、オーバレイ残渣が許容できる範囲に落ち着かせることができない場合がある。このように、第１製造プロセスの一部を変更した第２製造プロセスに対して同じマスクレイアウト補正を用いた場合には、重ね合せずれ量とマスクレイアウト補正量とが合致しなくなり、重ね合わせ補正残渣が大きくなってしまう。

これに対して、上記した実施形態では、マスク出来栄え検査結果と、マスクレイアウト差分補正量と、工程処理履歴と、上下層のパターンの位置ずれ計測結果と、オーバレイ残渣と、を用いて、補正モデルを生成して、重ね合わせ予測補正値を算出する。そして、この重ね合せ予測補正値で露光処理時の補正を行った。これによって、露光装置の結像性能およびスループットを悪化させることなく、製造プロセスを変更した場合でも、重ね合せずれ量を許容範囲内に抑えることができ、重ね合せ精度を確保することができるという効果を有する。

また、製造プロセスにばらつきがある場合にも、製造装置の組み合わせ毎に、マスク出来栄え検査結果と、マスクレイアウト差分補正量と、工程処理履歴と、上下層のパターンの位置ずれ計測結果と、オーバレイ残渣と、を用いて、補正モデルを生成して、重ね合わせ予測補正値を算出する。そして、この重ね合せ予測補正値で露光処理時の補正を行った。これによって、露光装置の結像性能およびスループットを悪化させることなく、製造プロセスをばらつきが存在した場合でも、重ね合せずれ量を許容範囲内に抑えることができ、重ね合せ精度を確保することができるという効果を有する。

図１０は、露光制御装置のハードウェア構成の一例を示す図である。露光制御装置２３０は、ＣＰＵ（Central Processing Unit）５１１と、ＲＯＭ（Read Only Memory）５１２と、主記憶装置であるＲＡＭ（Random Access Memory）５１３と、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）またはＣＤ（Compact Disc）ドライブ装置などの外部記憶装置５１４と、ディスプレイ装置などの表示部５１５と、キーボードまたはマウスなどの入力部５１６と、を備えており、これらがバスライン５１７を介して接続された、通常のコンピュータを利用したハードウェア構成となっている。

本実施形態の露光制御装置２３０で実行されるプログラムは、図６に示される補正モデル生成処理を実行するものであり、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。すなわち、補正モデル生成部２３１は、補正モデル生成処理の手順が格納されたプログラムを実行するＣＰＵ５１１（演算処理部）によって実現される。

また、本実施形態の露光制御装置２３０で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、本実施形態の露光制御装置２３０で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。

また、本実施形態のプログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２００ 露光装置、２３０ 露光制御装置、２３１ 補正モデル生成部、２３２ 補正モデル記憶部、２３３ 制御部、３００ ウェハ、３１０ ショット領域、３１１ メモリセルアレイ部、３１２ 周辺回路部。

Claims (5)

1. 第１基板上に第１下層を成膜し、マスクレイアウト補正された第１フォトマスクを用いて前記第１下層上のレジストを露光して第１レジストパターンを形成し、前記第１レジストパターンをマスクとして前記第１下層を加工し、前記第１下層上に第１上層を成膜し、マスクレイアウト補正された第２フォトマスクを用いて前記第１上層上のレジストを露光して第２レジストパターンを形成し、前記第２レジストパターンをマスクとして前記第１上層を加工する第１テスト処理工程と、
   第２基板上に第２下層を成膜し、前記第１フォトマスクを用いて前記第２下層上のレジストを露光して第３レジストパターンを形成し、前記第３レジストパターンをマスクとして前記第２下層を加工し、前記第２下層上に第２上層を成膜し、前記第２フォトマスクを用いて前記第２上層上のレジストを露光して第４レジストパターンを形成し、前記第４レジストパターンをマスクとして前記第２上層を加工する第２テスト処理工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での上下層のパターン間のレイアウト起因の第１パターン位置ずれ量を算出する第１パターン位置ずれ量算出工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での工程処理履歴を取得する工程処理履歴取得工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での前記上下層のパターン間の基板形状起因の第２パターン位置ずれ量を算出する第２パターン位置ずれ量算出工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での露光後の前記上下層のパターン間の重ね合わせ残渣を算出する重ね合せ残渣算出工程と、
   前記第１パターン位置ずれ量、前記工程処理履歴、前記第２パターン位置ずれ量および前記重ね合わせ残渣に基づいて、前記上下層間の重ね合わせ予測補正値を算出する補正モデルを生成する補正モデル生成工程と、
   第３基板上に第３下層を成膜し、前記第１フォトマスクを用いて前記第３下層上のレジストを露光して第５レジストパターンを形成し、前記第５レジストパターンをマスクとして前記第３下層を加工し、前記第３下層上に第３上層を成膜し、第２フォトマスクを用いて前記第３上層上のレジストを露光して第６レジストパターンを形成する製造処理工程と、
   を含み、
   前記製造処理工程では、前記第１パターン位置ずれ量と、前記製造処理工程での工程処理履歴と、前記第２パターン位置ずれ量と、前記重ね合わせ残渣と、に基づいて、前記補正モデルを用いて重ね合わせ予測補正値を算出し、前記重ね合わせ予測補正値を露光処理時に使用する露光方法。
2. 前記工程処理履歴は、下層および上層の成膜条件、加工処理条件および熱履歴を含む請求項１に記載の露光方法。
3. 前記工程処理履歴は、成膜が行われる成膜装置および加工が行われる加工装置を特定する情報を含み、
   前記補正モデル生成工程では、使用される前記成膜装置および前記加工装置の組み合わせごとに、前記補正モデルが生成される請求項１または２に記載の露光方法。
4. 第１基板上に第１下層を成膜し、マスクレイアウト補正された第１フォトマスクを用いて前記第１下層上のレジストを露光して第１レジストパターンを形成し、前記第１レジストパターンをマスクとして前記第１下層を加工し、前記第１下層上に第１上層を成膜し、マスクレイアウト補正された第２フォトマスクを用いて前記第１上層上のレジストを露光して第２レジストパターンを形成し、前記第２レジストパターンをマスクとして前記第１上層を加工する第１テスト処理工程、および第２基板上に第２下層を成膜し、前記第１フォトマスクを用いて前記第２下層上のレジストを露光して第３レジストパターンを形成し、前記第３レジストパターンをマスクとして前記第２下層を加工し、前記第２下層上に第２上層を成膜し、前記第２フォトマスクを用いて前記第２上層上のレジストを露光して第４レジストパターンを形成し、前記第４レジストパターンをマスクとして前記第２上層を加工する第２テスト処理工程から、上下層のパターン間のレイアウト起因の第１パターン位置ずれ量、基板形状起因の第２パターン位置ずれ量、および露光後の前記上下層のパターン間の重ね合わせ残渣を算出するとともに工程処理履歴を取得して、前記第１パターン位置ずれ量、前記工程処理履歴、前記第２パターン位置ずれ量および前記重ね合わせ残渣に基づいて、前記上下層間の重ね合わせ予測補正値を算出する補正モデルを生成する補正モデル生成部と、
   第３基板上に第３下層を成膜し、前記第１フォトマスクを用いて前記第３下層上のレジストを露光して第５レジストパターンを形成し、前記第５レジストパターンをマスクとして前記第３下層を加工し、前記第３下層上に第３上層を成膜し、第２フォトマスクを用いて前記第３上層上のレジストを露光して第６レジストパターンを形成する製造処理工程で、前記第１パターン位置ずれ量と、前記製造処理工程での工程処理履歴と、前記第２パターン位置ずれ量と、前記重ね合わせ残渣と、に基づいて、前記補正モデルを用いて重ね合わせ予測補正値を算出し、前記重ね合わせ予測補正値を用いて露光装置を補正する制御部と、
   を備える露光制御装置。
5. 第１基板上に第１下層を成膜し、マスクレイアウト補正された第１フォトマスクを用いて前記第１下層上のレジストを露光して第１レジストパターンを形成し、前記第１レジストパターンをマスクとして前記第１下層を加工し、前記第１下層上に第１上層を成膜し、マスクレイアウト補正された第２フォトマスクを用いて前記第１上層上のレジストを露光して第２レジストパターンを形成し、前記第２レジストパターンをマスクとして前記第１上層を加工する第１テスト処理工程と、
   第２基板上に第２下層を成膜し、前記第１フォトマスクを用いて前記第２下層上のレジストを露光して第３レジストパターンを形成し、前記第３レジストパターンをマスクとして前記第２下層を加工し、前記第２下層上に第２上層を成膜し、前記第２フォトマスクを用いて前記第２上層上のレジストを露光して第４レジストパターンを形成し、前記第４レジストパターンをマスクとして前記第２上層を加工する第２テスト処理工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での上下層のパターン間のレイアウト起因の第１パターン位置ずれ量を算出する第１パターン位置ずれ量算出工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での工程処理履歴を取得する工程処理履歴取得工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での前記上下層のパターン間の基板形状起因の第２パターン位置ずれ量を算出する第２パターン位置ずれ量算出工程と、
   前記第１テスト処理工程および前記第２テスト処理工程での露光後の前記上下層のパターン間の重ね合わせ残渣を算出する重ね合せ残渣算出工程と、
   前記第１パターン位置ずれ量、前記工程処理履歴、前記第２パターン位置ずれ量および前記重ね合わせ残渣に基づいて、前記上下層間の重ね合わせ予測補正値を算出する補正モデルを生成する補正モデル生成工程と、
   被処理半導体ウェハの第３基板上に第３下層を成膜し、前記第１フォトマスクを用いて前記第３下層上のレジストを露光して第５レジストパターンを形成し、前記第５レジストパターンをマスクとして前記第３下層を加工し、前記第３下層上に第３上層を成膜し、第２フォトマスクを用いて前記第３上層上のレジストを露光して第６レジストパターンを形成する製造処理工程と、
   を含み、
   前記製造処理工程では、前記第１パターン位置ずれ量と、前記製造処理工程での工程処理履歴と、前記第２パターン位置ずれ量と、前記重ね合わせ残渣と、に基づいて、前記補正モデルを用いて重ね合わせ予測補正値を算出し、前記重ね合わせ予測補正値を露光処理時に使用する半導体装置の製造方法。

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