JP2020031174A - 素子チップの製造方法 - Google Patents

素子チップの製造方法 Download PDF

Info

Publication number
JP2020031174A
JP2020031174A JP2018157190A JP2018157190A JP2020031174A JP 2020031174 A JP2020031174 A JP 2020031174A JP 2018157190 A JP2018157190 A JP 2018157190A JP 2018157190 A JP2018157190 A JP 2018157190A JP 2020031174 A JP2020031174 A JP 2020031174A
Authority
JP
Japan
Prior art keywords
substrate
layer
plasma
die attach
holding sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018157190A
Other languages
English (en)
Other versions
JP7170261B2 (ja
Inventor
功幸 松原
Isayuki Matsubara
功幸 松原
篤史 針貝
Atsushi Harigai
篤史 針貝
伊藤 彰宏
Akihiro Ito
彰宏 伊藤
佐伯 英史
Hidefumi Saeki
英史 佐伯
尚吾 置田
Shogo Okita
尚吾 置田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2018157190A priority Critical patent/JP7170261B2/ja
Publication of JP2020031174A publication Critical patent/JP2020031174A/ja
Application granted granted Critical
Publication of JP7170261B2 publication Critical patent/JP7170261B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Dicing (AREA)

Abstract

【課題】ダイアタッチ層に貼着された基板をプラズマダイシングする方法において、製品の歩留まりを向上させる。【解決手段】複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第1の面および前記第1の面とは反対側の第2の面を有する基板を準備する準備工程と、前記第2の面を、前記基板よりも大きなダイアタッチ層を介して、フレームに固定された保持シートに貼着する保持工程と、前記ダイアタッチ層の前記基板から露出する露出部分の少なくとも一部に、前記ダイアタッチ層に含まれる樹脂成分の少なくとも一部を溶解させる溶剤を接触させる溶解工程と、前記基板をプラズマに晒して、前記分割領域における前記基板を前記第1の面の側からエッチングし、前記基板から複数の素子チップを形成するプラズマダイシング工程と、を備える、素子チップの製造方法。【選択図】図5

Description

本発明は、素子チップの製造方法に関し、詳細には、ダイアタッチ層に貼着された基板を、プラズマエッチングにより個片化する方法に関する。
1枚の基板から、例えばフラッシュメモリ等の多段積層される複数の素子チップを作製する際、基板をダイアタッチ層(ダイボンディングフィルムと称される場合もある。)に貼り付けた状態で、ダイシングが行われる場合がある。特許文献1は、ダイアタッチ層を備える保持シートを開示している。この保持シートは、フレームに固定されている。ダイアタッチ層は、位置合わせの容易性や汎用性の観点から、基板よりも大きな面積を有している場合が多い。
特開2006−156753号公報
通常、基板の個片化には、メカニカルダイシングやステルスダイシングなどの物理的な手法が用いられる。近年では、プラズマダイシングが注目されている。プラズマダイシングにおいてダイアタッチ層が基板からはみ出していると、ダイアタッチ層の溶解や異常放電が生じ易い。その結果、所望のプラズマダイシングが行われ難くなって、製品の歩留まりが低下し易い。
本発明の一局面は、複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第1の面および前記第1の面とは反対側の第2の面を有する基板を準備する準備工程と、前記第2の面を、前記基板よりも大きなダイアタッチ層を介して、フレームに固定された保持シートに貼着する保持工程と、前記ダイアタッチ層の前記基板から露出する露出部分の少なくとも一部に、前記ダイアタッチ層に含まれる樹脂成分の少なくとも一部を溶解させる溶剤を接触させる溶解工程と、前記基板をプラズマに晒して、前記分割領域における前記基板を前記第1の面の側からエッチングし、前記基板から複数の素子チップを形成するプラズマダイシング工程と、を備える、素子チップの製造方法に関する。
本発明によれば、製品の歩留まりが向上する。
本発明の実施形態に係る基板を模式的に示す断面図である。 保持シートおよびフレームを概略的に示す上面図である。 図2AのB−B線における断面図である。 基板をダイアタッチ層を介して保持する搬送キャリアを、概略的に示す上面図である。 本発明の実施形態に係る溶解工程に供される基板を、模式的に示す断面図である。 本発明の実施形態に係る溶解工程後の基板を、模式的に示す断面図である。 本発明の実施形態に係る被覆工程後の基板を、模式的に示す断面図である。 本発明の実施形態に係る露出工程後の基板を、模式的に示す断面図である。 プラズマ処理装置の構造を断面で示す概念図である。 本発明の実施形態に係る方法により製造された素子チップを、模式的に示す断面図である。 保護膜が除去された素子チップを、模式的に示す断面図である。
プラズマダイシングにおいて異常放電が生じる理由としては、ダイアタッチ(DA)層の浮き上がりが考えられる。通常、保持シートとDA層との熱膨張率は異なる。そのため、DA層に内包されている膜ストレス(機械的応力)は、プラズマダイシングの際に発生する熱によって顕在化する。また、保持シートは、フレームによって固定されている。そのため、膜ストレスによって、例えば、DA層の基板から露出した露出部分は、保持シートから剥離して浮き上がる。すると、DA層とプラズマとの界面に生じるプラズマシースの形状が歪み、異常放電が発生し易くなる。また、DA層の露出部分において局所的な温度上昇が発生する場合がある。さらに、基板に対するエッチングが不均一になって、加工形状のばらつきや未処理部が発生する場合もある。
そこで、本実施形態では、プラズマダイシング工程の前に、DA層の基板から露出する露出部分の少なくとも一部に、DA層に含まれる樹脂成分の少なくとも一部を溶解する溶剤を接触させる。これにより、上記樹脂成分の少なくとも一部が溶解あるいは膨潤して、DA層が内包する膜ストレスが弱められる。よって、プラズマダイシング工程において、DA層の露出部分の浮き上がりが抑制される。
以下、本実施形態に係る製造方法について、適宜図面を参照しながら説明する。
本実施形態に係る素子チップの製造方法は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第1の面および第1の面とは反対側の第2の面を有する基板を準備する準備工程と、第2の面を、基板よりも大きなダイアタッチ層を介して、フレームに固定された保持シートに貼着する保持工程と、ダイアタッチ層の基板から露出する露出部分の少なくとも一部に、ダイアタッチ層に含まれる樹脂成分の少なくとも一部を溶解させる溶剤を接触させる溶解工程と、基板をプラズマに晒して、分割領域における基板を第1の面の側からエッチングし、基板から複数の素子チップを形成するプラズマダイシング工程と、を備える。
(1)準備工程
まず、ダイシングの対象となる基板を準備する。
図1に基板10の断面を模式的に示す。図示例では、便宜上、同じ機能を備える部材に同じ符号を付している。
(基板)
基板10は、複数の素子領域R1と素子領域R1を画定する分割領域R2とを備えるとともに、第1の面10Xおよび第2の面10Yを備える。基板10は、例えば、半導体層11と、半導体層11の第1の面10X側に積層される回路層12と、を備える。基板10の分割領域R2をエッチングすることにより、回路層12を有する素子チップが得られる。
基板10の大きさは特に限定されず、例えば、最大径50mm〜300mm程度である。基板10の形状も特に限定されず、例えば、円形、角型である。また、基板10には、オリエンテーションフラット(オリフラ)、ノッチ等の切欠き(いずれも図示せず)が設けられていてもよい。
半導体層11は、例えば、シリコン(Si)、ガリウム砒素(GaAs)、窒化ガリウム(GaN)、炭化ケイ素(SiC)等を含む。保持シートに貼着される半導体層11の厚みは特に限定されず、例えば、20μm〜1000μmであり、100μm〜300μmであってもよい。
回路層12は、例えば、半導体回路、電子部品素子、MEMS等を構成しており、絶縁膜、金属材料、樹脂保護層(例えば、ポリイミド)、レジスト層、電極パッド、バンプ等を備えてもよい。絶縁膜は、配線用の金属材料との積層体(多層配線層あるいは再配線層)として含まれてもよい。図示例において、回路層12は、多層配線層1201と再配線層1202とバンプ1203とを備える。
通常、半導体層11に回路層12が形成された後、半導体層11の一部を研磨して、半導体層11を薄くする薄化工程が行われる。薄化工程では、半導体層11の回路層12とは反対側の面(第2の面10Y)が研削されて、基板10は所望の厚みに薄化される。研削装置の種類は特に限定されず、例えば、ダイヤモンドホイールを備えるバックグラインダー等が挙げられる。
(2)保持工程
基板10の第2の面10Yを、DA層を介して、フレームに固定された保持シートに貼着する。
まず、保持シートおよびフレームの一実施形態について、図2Aおよび図2Bを参照しながら説明する。図2Aは、本発明の一実施形態に係る保持シートおよびフレームを概略的に示す上面図であり、図2Bは、図2Aに示すB−B線での断面図である。
(フレーム)
フレーム21は、基板10の全体と同じかそれ以上の面積の開口を有した枠体であり、所定の幅および略一定の薄い厚みを有している。フレーム21は、保持シート22および基板10を保持した状態で搬送できる程度の剛性を有している。フレーム21の開口の形状は特に限定されないが、例えば、円形や、矩形、六角形など多角形であってもよい。フレーム21には、位置決めのためのノッチ21aやコーナーカット21bが設けられていてもよい。フレーム21の材質としては、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等が挙げられる。以下、フレーム21と、フレーム21に固定された保持シート22とを併せて、搬送キャリア20と称する。
(保持シート)
保持シート22の材質は特に限定されない。なかでも、基板10が貼着され易い点で、保持シート22は、粘着層と柔軟性のある非粘着層とを含むことが好ましい。
非粘着層の材質は特に限定されず、例えば、ポリエチレンおよびポリプロピレン等のポリオレフィン、ポリ塩化ビニル、ポリエチレンテレフタレート等のポリエステル等の熱可塑性樹脂が挙げられる。樹脂フィルムには、伸縮性を付加するためのゴム成分(例えば、エチレン−プロピレンゴム(EPM)、エチレン−プロピレン−ジエンゴム(EPDM)等)、可塑剤、軟化剤、酸化防止剤、導電性材料等の各種添加剤が配合されていてもよい。また、上記熱可塑性樹脂は、アクリル基等の光重合反応を示す官能基を有していてもよい。非粘着層の厚みは特に限定されず、例えば、50μm〜300μmであり、好ましくは50μm〜150μmである。
粘着層を備える面(粘着面22a)の外周縁は、フレーム21の一方の面に貼着しており、フレーム21の開口を覆っている。粘着面22aのフレーム21の開口から露出した部分に、基板10の一方の主面(第2の面10Y)がダイアタッチ層を介して貼着されることにより、基板10は保持シート22に保持される。プラズマ処理の際、保持シート22は、プラズマ処理装置内に設置されるステージと、非粘着層を備える面(非粘着面22b)とが接するように、ステージに載置される。すなわち、プラズマエッチングは、第2の面10Yとは反対側の第1の面10X側から行われる。
粘着層は、紫外線(UV)の照射によって粘着力が減少する粘着成分からなることが好ましい。これにより、プラズマダイシング後に素子チップをピックアップする際、UV照射を行うことにより、素子チップが粘着層から容易に剥離されて、ピックアップし易くなる。例えば、粘着層は、非粘着層の片面に、UV硬化型アクリル粘着剤を5μm〜100μm(好ましくは5μm〜15μm)の厚みに塗布することにより得られる。
(ダイアタッチ層)
ダイアタッチ(DA)層は、例えば、樹脂成分と無機フィラーとを含む樹脂組成物により形成される。
樹脂成分としては、例えば、フェノール/ホルムアルデヒドノボラック樹脂、クレゾール/ホルムアルデヒドノボラック樹脂、キシレノール/ホルムアルデヒドノボラック樹脂、レゾルシノール/ホルムアルデヒドノボラック樹脂、フェノール−ナフトール/ホルムアルデヒドノボラック樹脂等の感光性を有するフェノール樹脂等が挙げられる。
無機フィラーとしては、例えば、水酸化アルミニウム、水酸化マグネシウム、炭酸カルシウム、炭酸マグネシウム、ケイ酸カルシウム、ケイ酸マグネシウム、酸化カルシウム、酸化マグネシウム、酸化アルミニウム、窒化アルミニウム、シリカ等が挙げられる。
DA層は、上記樹脂組成物を保持シート22の所定の位置に塗布されることにより形成される。DA層は、あらかじめ所定の形状に成形された後、保持シート22の所定の位置に配置されてもよい。
DA層の厚みは特に限定されない。DA層の厚みは、取り扱い性等の観点から、10μm〜100μmであってもよく、20μm〜50μmであってもよい。
DA層は、基板10よりも大きい。そのため、DA層は、図3に示すように、基板10の外縁を取り囲むように基板10から露出する露出部分30aを有している。また、DA層は、フレーム21の開口よりも小さい。図3は、基板10をDA層を介して保持する搬送キャリアを、概略的に示す上面図である。図3では、便宜的に、フレーム21および基板10にハッチングを付している。
(3)溶解工程
DA層の露出部分30aの少なくとも一部に、DA層に含まれる樹脂成分の少なくとも一部を溶解する溶剤を接触させる。これにより、樹脂成分の少なくとも一部が溶解あるいは膨潤して、膜ストレスが弱められる。その結果、プラズマダイシング工程において発生する熱による露出部分30aの浮き上がりが抑制される。露出部分30aの樹脂成分は、溶解工程により一部が除去されてもよいし、すべて除去されてもよい。溶解工程の後、洗浄工程を行ってもよい。
図4に、溶解工程に供される基板10の断面を模式的に示す。図5に、溶解工程後の基板10の断面を模式的に示す。
溶剤は、DA層30に含まれる樹脂成分に応じて適宜選択すればよい。ただし、保持シート22を溶解させない溶剤を選択することが望ましい。溶剤としては、例えば、プロピレングリコールモノメチルエーテルアセテート(PGMEA)、イソプロピルアルコール(IPA)、エタノール、アセトン等が挙げられる。保持シート22がポリオレフィンを含み、DA層30がフェノール樹脂を含む場合、例えば、PGMEAを含む溶剤を選択すればよい。
露出部分30aの少なくとも一部に溶剤を接触させる方法は、特に限定されない。例えば、回転塗布やスプレー塗布等の方法を用いればよい。被覆工程において保護膜の塗布に用いられる方法と同じ方法を採用すると、溶剤の塗布と保護膜の原料の塗布とを、同じ装置で連続的に行うことができるため、生産性は向上する。溶剤の塗布量も特に限定されず、DA層30の樹脂成分、溶剤の種類、溶解の程度等を考慮して適宜設定すればよい。
(4)被覆工程
基板10を被覆する保護膜を形成する。被覆工程は、溶解工程の後、プラズマダイシング工程の前に行われる。
図6に、被覆工程後の基板10の断面を模式的に示す。
保護膜40は、基板10の素子領域R1(図1等参照)をプラズマ等から保護するために設けられる。
保護膜40の厚みは特に限定されないが、プラズマダイシング工程におけるプラズマエッチングにより完全には除去されない程度であることが好ましい。保護膜40の厚みは、例えば、プラズマダイシング工程において保護膜40がエッチングされる量(厚み)を算出し、このエッチング量以上になるように設定される。
保護膜40は、例えば、ポリイミド等の熱硬化性樹脂、フェノール樹脂等のフォトレジスト、あるいは、アクリル樹脂等の水溶性レジスト等の、いわゆるレジスト材料を含む。
保護膜40は、例えば、レジスト材料をシート状に成型した後、このシートを第1の面10Xに貼り付けるか、あるいは、レジスト材料の原料液を、回転塗布やスプレー塗布等の方法を用いて、第1の面10Xに塗布することにより形成される。
(5)露出工程
保護膜40に開口を形成して、分割領域R2を露出させる。
図7に、露出工程後の基板10の断面を模式的に示す。
開口Sは、分割領域R2に対応する領域の保護膜40を除去することにより形成される。例えば、フォレジストにより形成された保護膜40は、フォトリソグラフィ法によって除去することができる。熱硬化性樹脂あるいは水溶性レジストにより形成された保護膜40は、レーザスクライビングによりパターニングして、除去されてもよい。
本工程では、図7に示すように、分割領域R2において半導体層11を露出させてもよい。すなわち、本工程において、回路層12を、素子領域R1に従って複数に分離してもよい。回路層12の分離は、例えば、レーザスクライビング、メカニカルダイシング、プラズマエッチング等により行われる。なお、回路層12の分離は、基板を準備する準備工程で行われてもよい。プラズマエッチングによる回路層12の分離は、後述するプラズマダイシング工程において行ってもよい。この場合、回路層12を除去するためのプラズマを発生させる条件と、半導体層11をエッチングするためのプラズマを発生させる条件とは異なり得る。例えば、Arを含むプロセスガスを原料とするプラズマにより回路層12を除去した後、ボッシュ法が実行される条件に切り替えて、半導体層11のエッチングが行われる。
(6)プラズマダイシング工程
まず、図8を参照しながら、プラズマダイシングに使用されるプラズマ処理装置100を具体的に説明する。プラズマ処理装置は、これに限定されるものではない。図8は、プラズマ処理装置100の構造を概略的に示す断面図であり、便宜的に保護膜40を省略している。
(プラズマ処理装置)
プラズマ処理装置100は、ステージ111を備えている。搬送キャリア20は、保持シート22の基板10を保持している面が上方を向くように、ステージ111に搭載される。ステージ111は、搬送キャリア20の全体を載置できる程度の大きさを備える。ステージ111の上方には、フレーム21を覆う本体部124Bと、基板10の少なくとも一部を露出させるための窓部124Wとを有するカバー124が配置されている。カバー124には、フレーム21がステージ111に載置されている状態のとき、フレーム21を押圧するための押さえ部材107が配置されている。押さえ部材107は、フレーム21と点接触できる部材(例えば、コイルバネや弾力性を有する樹脂)であることが好ましい。これにより、フレーム21およびカバー124の熱が互いに影響し合うことを抑制しながら、フレーム21の歪みを矯正することができる。
ステージ111およびカバー124は、真空チャンバ103内に配置されている。真空チャンバ103は、上部が開口した概ね円筒状であり、上部開口は蓋体である誘電体部材108により閉鎖されている。真空チャンバ103を構成する材料としては、アルミニウム、ステンレス鋼(SUS)、表面をアルマイト加工したアルミニウム等が例示できる。誘電体部材108を構成する材料としては、酸化イットリウム(Y23)、窒化アルミニウム(AlN)、アルミナ(Al23)、石英(SiO2)等の誘電体材料が例示できる。誘電体部材108の上方には、上部電極としての第1の電極109が配置されている。第1の電極109は、第1の高周波電源110Aと電気的に接続されている。ステージ111は、真空チャンバ103内の底部側に配置される。
真空チャンバ103には、ガス導入口103aが接続されている。ガス導入口103aには、プラズマ発生用ガス(プロセスガス)の供給源であるプロセスガス源112およびアッシングガス源113が、それぞれ配管によって接続されている。また、真空チャンバ103には、排気口103bが設けられており、排気口103bには、真空チャンバ103内のガスを排気して減圧するための真空ポンプを含む減圧機構114が接続されている。真空チャンバ103内にプロセスガスが供給された状態で、第1の電極109に第1の高周波電源110Aから高周波電力が供給されることにより、真空チャンバ103内にプラズマが発生する。
ステージ111は、それぞれ略円形の電極層115と、金属層116と、電極層115および金属層116を支持する基台117と、電極層115、金属層116および基台117を取り囲む外周部118とを備える。外周部118は導電性および耐エッチング性を有する金属により構成されており、電極層115、金属層116および基台117をプラズマから保護する。外周部118の上面には、円環状の外周リング129が配置されている。外周リング129は、外周部118の上面をプラズマから保護する役割をもつ。電極層115および外周リング129は、例えば、上記の誘電体材料により構成される。
電極層115の内部には、静電吸着(Electrostatic Chuck)用電極(以下、ESC電極119と称す。)と、第2の高周波電源110Bに電気的に接続された第2の電極120とが配置されている。ESC電極119には、直流電源126が電気的に接続されている。静電吸着機構は、ESC電極119および直流電源126により構成されている。静電吸着機構によって、保持シート22はステージ111に押し付けられて固定される。以下、保持シート22をステージ111に固定する固定機構として、静電吸着機構を備える場合を例に挙げて説明するが、これに限定されない。保持シート22のステージ111への固定は、図示しないクランプによって行われてもよい。
金属層116は、例えば、表面にアルマイト被覆を形成したアルミニウム等により構成される。金属層116内には、冷媒流路127が形成されている。冷媒流路127は、ステージ111を冷却する。ステージ111が冷却されることにより、ステージ111に搭載された保持シート22が冷却されるとともに、ステージ111にその一部が接触しているカバー124も冷却される。これにより、基板10や保持シート22が、プラズマ処理中に加熱されることによって損傷されることが抑制される。冷媒流路127内の冷媒は、冷媒循環装置125により循環される。
ステージ111の外周付近には、ステージ111を貫通する複数の支持部122が配置されている。支持部122は、搬送キャリア20のフレーム21を支持する。支持部122は、昇降機構123Aにより昇降駆動される。搬送キャリア20が真空チャンバ103内に搬送されると、所定の位置まで上昇した支持部122に受け渡される。支持部122の上端面がステージ111と同じレベル以下にまで降下することにより、搬送キャリア20は、ステージ111の所定の位置に載置される。
カバー124の端部には、複数の昇降ロッド121が連結しており、カバー124を昇降可能にしている。昇降ロッド121は、昇降機構123Bにより昇降駆動される。昇降機構123Bによるカバー124の昇降の動作は、昇降機構123Aとは独立して行うことができる。
制御装置128は、第1の高周波電源110A、第2の高周波電源110B、プロセスガス源112、アッシングガス源113、減圧機構114、冷媒循環装置125、昇降機構123A、昇降機構123Bおよび静電吸着機構を含むプラズマ処理装置100を構成する要素の動作を制御する。
プラズマダイシング工程では、基板10をプラズマに晒して、開口から露出する分割領域R2における基板10をエッチングして、DA層30を露出させる。これにより、基板10から複数の素子チップ200が形成される。同時に、残存する露出部分30aもエッチングされて、除去される。図9に、プラズマダイシング工程で作製された素子チップ200の断面を模式的に示す。
基板10のエッチングは、基板10が保持された搬送キャリア20を真空チャンバ内に搬入し、基板10がステージ111に載置された状態で行われる。
基板10の搬入の際、真空チャンバ103内では、昇降ロッド121の駆動により、カバー124が所定の位置まで上昇している。図示しないゲートバルブが開いて搬送キャリア20が搬入される。複数の支持部122は、上昇した状態で待機している。搬送キャリア20がステージ111上方の所定の位置に到達すると、支持部122に搬送キャリア20が受け渡される。搬送キャリア20は、保持シート22の粘着面22aが上方を向くように、支持部122の上端面に受け渡される。
搬送キャリア20が支持部122に受け渡されると、真空チャンバ103は密閉状態に置かれる。次に、支持部122が降下を開始する。支持部122の上端面が、ステージ111と同じレベル以下にまで降下することにより、搬送キャリア20は、ステージ111に載置される。続いて、昇降ロッド121が駆動する。昇降ロッド121は、カバー124を所定の位置にまで降下させる。このとき、カバー124に配置された押さえ部材107がフレーム21に点接触できるように、カバー124とステージ111との距離は調節されている。これにより、フレーム21が押さえ部材107によって押圧されるとともに、フレーム21が本体部124Bによって覆われ、基板10はカバー124の窓部124Wから露出する。
カバー124の本体部124Bは、例えば、略円形の外形輪郭を有したドーナツ形であり、一定の幅および薄い厚みを備えている。本体部124Bの内径(窓部124Wの直径)はフレーム21の内径よりも小さく、本体部124Bの外径はフレーム21の外径よりも大きい。したがって、搬送キャリア20をステージの所定の位置に搭載し、カバー124を降下させると、本体部124Bは、フレーム21を覆うことができる。窓部124Wからは、基板10の少なくとも一部が露出する。
カバー124の本体部124Bは、例えば、セラミックス(例えば、アルミナ、窒化アルミニウムなど)や石英などの誘電体や、アルミニウムあるいは表面がアルマイト処理されたアルミニウムなどの金属で構成される。押さえ部材107は、上記の誘電体や金属の他、樹脂材料で構成され得る。
搬送キャリア20が支持部122に受け渡された後、直流電源126からESC電極119に電圧を印加する。これにより、保持シート22がステージ111に接触すると同時にステージ111に静電吸着される。なお、ESC電極119への電圧の印加は、保持シート22がステージ111に載置された後(接触した後)に、開始されてもよい。
半導体層11をエッチングするプラズマ(第1のプラズマ)の発生条件は、半導体層11の材質などに応じて設定される。
半導体層11は、例えば、ボッシュプロセスによりプラズマエッチングされる。ボッシュプロセスでは、半導体層11が深さ方向に垂直にエッチングされる。半導体層11がSiを含む場合、ボッシュプロセスは、堆積ステップと、堆積膜エッチングステップと、Siエッチングステップとを順次繰り返すことにより、半導体層11を深さ方向に掘り進む。
堆積ステップは、例えば、プロセスガスとしてCを150〜250sccmで供給しながら、真空チャンバ103内の圧力を15〜25Paに調整し、第1の高周波電源110Aから第1の電極109への投入電力を1500〜2500Wとして、第2の高周波電源110Bから第2の電極120への投入電力を0〜50Wとして、2〜15秒間、処理する条件で行われる。
堆積膜エッチングステップは、例えば、プロセスガスとしてSFを200〜400sccmで供給しながら、真空チャンバ103内の圧力を5〜15Paに調整し、第1の高周波電源110Aから第1の電極109への投入電力を1500〜2500Wとして、第2の高周波電源110Bから第2の電極120への投入電力を300〜1000Wとして、2〜10秒間、処理する条件で行われる。
Siエッチングステップは、例えば、プロセスガスとしてSFを200〜400sccmで供給しながら、真空チャンバ103内の圧力を5〜15Paに調整し、第1の高周波電源110Aから第1の電極109への投入電力を1500〜2500Wとして、第2の高周波電源110Bから第2の電極120への投入電力を50〜500Wとして、10〜20秒間、処理する条件で行われる。
上記のような条件で、堆積ステップ、堆積膜エッチングステップ、および、Siエッチングステップを繰り返すことにより、Siを含む半導体層11は、10〜20μm/分の速度で深さ方向に垂直にエッチングされ得る。
なお、金属材料を含む回路層12は、以下のような条件でプラズマエッチングされ得る。例えば、プロセスガスとしてCFとArの混合ガス(CF:Ar=1:4)を150〜250sccmで供給しながら、真空チャンバ103内の圧力を0.2〜1.5Paに調整する。第1の高周波電源110Aから第1の電極109に1500〜2500W、周波数13.56MHzの高周波電力を供給するとともに、第2の高周波電源110Bから第2の電極120に500〜1800W、周波数100kHz以上(例えば、400〜500kHz、あるいは、13.56MHz)の高周波電力を投入する。
次に、開口から露出するDA層30をエッチングし、DA層30を素子チップ200に対応するように分断する。これにより、複数の素子チップ200が、素子チップ200毎に分断されたDA層30を介して保持シート22に保持された状態で得られる。
DA層30をエッチングするプラズマ(第2のプラズマ)の発生条件は、エッチングされるDA層30の材質に応じて設定される。
DA層30が、樹脂と無機フィラーとを含む樹脂組成物により形成される場合、第2のプラズマは、酸素およびフッ素を含むプロセスガスを用いて発生させることが好ましい。酸素を含むガスから発生する酸素ラジカルは、樹脂等の有機材料との反応性が高い。フッ素を含むガスから発生するフッ素ラジカルは、無機フィラーとの反応性が高い。そのため、酸素およびフッ素を含むプロセスガスを用いると、無機フィラーを含むDA層30を効率的にエッチングすることができるとともに、無機フィラーの飛散が抑制され易くなる。酸素およびフッ素を含むプロセスガスとしては、例えば、酸素ガス(O)と、フッ素含有ガス(SF、CF)との混合ガスが挙げられる。上記混合ガスにおけるフッ素含有ガスの流量比は、例えば5%以上である。
第2のプラズマのその他の発生条件として、例えば、真空チャンバ103内の圧力を5〜10Paにすることが好ましい。さらに、第2の電極120に500〜1000Wの高周波電力を投入して、ステージ111に高いバイアス電圧をかけることが好ましい。これにより、エッチングのイオン性が高まって、無機フィラーの飛散がさらに抑制され易くなる。ただし、バイアス電圧が高くなると、ステージ111上のDA層30の温度が高くなり易い。そこで、ステージ111を例えば15℃以下に冷却して、エッチング中のDA層30の温度を、50℃以下に維持することが好ましい。
DA層30のエッチングは、具体的には以下の条件で行われ得る。酸素ガス(流量350sccm)とSF(流量50sccm)との混合ガスを、プロセスガスとして真空チャンバ103内に供給しながら、真空チャンバ103内の圧力を5〜10Paに維持する。第1の電極109に3000〜5000Wの高周波電力を投入するとともに、ステージ111に500〜1000Wの高周波電力を投入する。これにより、1.5μm〜4μm/分程度のエッチング速度で、DA層30がエッチングされる。
DA層30のエッチングが終了すると、真空チャンバ103内のガスが排出され、ゲートバルブが開く。複数の素子チップ200を保持する搬送キャリア20は、ゲートバルブから進入した搬送機構によって、プラズマ処理装置100から搬出される。搬送キャリア20が搬出されると、ゲートバルブは速やかに閉じられる。搬送キャリア20の搬出プロセスは、上記のような搬送キャリア20をステージ111に搭載する手順とは逆の手順で行われてもよい。すなわち、カバー124を所定の位置にまで上昇させた後、ESC電極119への印加電圧をゼロにして、搬送キャリア20のステージ111への吸着を解除し、支持部122を上昇させる。支持部122が所定の位置まで上昇した後、搬送キャリア20は搬出される。
DA層30がエッチングされた後、搬送キャリア20を搬出する前に、アッシングを行ってもよい。これにより、カバー124の窓部124Wから露出している保護膜40が除去される。図10に、保護膜40が除去された素子チップ200の断面を模式的に示す。
アッシングは、例えば、アッシングガスとしてCFとOとの混合ガス(流量比CF:O=1:10)を150〜300sccmで供給しながら、真空チャンバ103内の圧力を5〜15Paに調整し、第1の高周波電源110Aから第1の電極109への印加電力を1500〜5000Wとして、第2の高周波電源110Bから第2の電極120への印加電力を0〜300Wとする条件により行われる。なお、アッシング工程における第2の電極120への印加電力は、プラズマダイシング工程における第2の電極120への印加電力よりも小さくなるように設定することが望ましい。
なお、保護膜40が水溶性である場合、アッシングに替えて、水洗により保護膜40を除去してもよい。
(7)ピックアップ工程
素子チップ200を、分断されたDA層30とともに保持シート22から取り外す。
素子チップ200は、例えば、保持シート22の非粘着面22b側から、保持シート22およびDA層30とともに突き上げピンで突き上げる。これにより、素子チップ200の少なくとも一部は、保持シート22から浮き上がる。その後、ピックアップ装置により、素子チップ200は保持シート22から取り外される。
本発明の製造方法は、ダイアタッチ層に貼着された基板から、プラズマエッチングにより素子チップを製造する方法として有用である。
10:基板
10X:第1の面
10Y:第2の面
11:半導体層
12:回路層
1201:多層配線層
1202:再配線層
1203:バンプ
20:搬送キャリア
21:フレーム
21a:ノッチ
21b:コーナーカット
22:保持シート
22a:粘着面
22b:非粘着面
30:ダイアタッチ層(DA層)
30a:露出部分
40:保護膜
100:プラズマ処理装置
103:真空チャンバ
103a:ガス導入口
103b:排気口
108:誘電体部材
109:第1の電極
110A:第1の高周波電源
110B:第2の高周波電源
111:ステージ
112:プロセスガス源
113:アッシングガス源
114:減圧機構
115:電極層
116:金属層
117:基台
118:外周部
119:ESC電極
120:第2の電極
121:昇降ロッド
122:支持部
123A、123B:昇降機構
124:カバー
124B:本体部
124W:窓部
125:冷媒循環装置
126:直流電源
127:冷媒流路
128:制御装置
129:外周リング
200:素子チップ

Claims (2)

  1. 複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第1の面および前記第1の面とは反対側の第2の面を有する基板を準備する準備工程と、
    前記第2の面を、前記基板よりも大きなダイアタッチ層を介して、フレームに固定された保持シートに貼着する保持工程と、
    前記ダイアタッチ層の前記基板から露出する露出部分の少なくとも一部に、前記ダイアタッチ層に含まれる樹脂成分の少なくとも一部を溶解させる溶剤を接触させる溶解工程と、
    前記基板をプラズマに晒して、前記分割領域における前記基板を前記第1の面の側からエッチングし、前記基板から複数の素子チップを形成するプラズマダイシング工程と、を備える、素子チップの製造方法。
  2. 前記溶解工程の後、前記プラズマダイシング工程の前に、
    前記基板の前記第1の面に、保護膜を形成する被覆工程と、
    前記保護膜に開口を形成して、前記分割領域において前記基板を露出させる露出工程と、を備える、請求項1に記載の素子チップの製造方法。
JP2018157190A 2018-08-24 2018-08-24 素子チップの製造方法 Active JP7170261B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018157190A JP7170261B2 (ja) 2018-08-24 2018-08-24 素子チップの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018157190A JP7170261B2 (ja) 2018-08-24 2018-08-24 素子チップの製造方法

Publications (2)

Publication Number Publication Date
JP2020031174A true JP2020031174A (ja) 2020-02-27
JP7170261B2 JP7170261B2 (ja) 2022-11-14

Family

ID=69622815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018157190A Active JP7170261B2 (ja) 2018-08-24 2018-08-24 素子チップの製造方法

Country Status (1)

Country Link
JP (1) JP7170261B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023145558A1 (ja) * 2022-01-27 2023-08-03 東京エレクトロン株式会社 基板処理装置、及び基板処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118081A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
JP2008192945A (ja) * 2007-02-07 2008-08-21 Disco Abrasive Syst Ltd ウエーハの裏面に装着された接着フィルムの破断方法
JP2015057840A (ja) * 2010-06-22 2015-03-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118081A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
JP2008192945A (ja) * 2007-02-07 2008-08-21 Disco Abrasive Syst Ltd ウエーハの裏面に装着された接着フィルムの破断方法
JP2015057840A (ja) * 2010-06-22 2015-03-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023145558A1 (ja) * 2022-01-27 2023-08-03 東京エレクトロン株式会社 基板処理装置、及び基板処理方法

Also Published As

Publication number Publication date
JP7170261B2 (ja) 2022-11-14

Similar Documents

Publication Publication Date Title
JP6994646B2 (ja) 素子チップの製造方法
JP6427236B2 (ja) 半導体ウェーハをプラズマ・ダイシングする方法及び装置
US10049933B2 (en) Element chip manufacturing method
JP2018137405A (ja) 素子チップおよびその製造方法
US10037891B2 (en) Manufacturing method of element chip
US10236266B2 (en) Element chip manufacturing method
JP7170261B2 (ja) 素子チップの製造方法
JP6573231B2 (ja) プラズマ処理方法
US10964597B2 (en) Element chip manufacturing method
JP7209246B2 (ja) 素子チップの製造方法
US11688641B2 (en) Element chip isolation method using laser grooving and plasma etching
JP7316638B2 (ja) 樹脂組成物、樹脂被覆基板および素子チップの製造方法
JP7054813B2 (ja) 素子チップの製造方法
US9941167B2 (en) Method for manufacturing element chip
JP7213477B2 (ja) 素子チップの製造方法
US11219929B2 (en) Element chip cleaning method, element chip cleaning apparatus, and element chip manufacturing method
JP7390615B2 (ja) 樹脂塗布装置、樹脂膜形成方法ならびに素子チップの製造方法
US11817323B2 (en) Etching method and element chip manufacturing method
JP7281764B2 (ja) 素子チップの製造方法
JP2020188154A (ja) 樹脂組成物、樹脂被覆基板および素子チップの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221024

R151 Written notification of patent or utility model registration

Ref document number: 7170261

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151