JP2020022096A

JP2020022096A - 撮像素子及びその制御方法、及び撮像装置

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Publication number: JP2020022096A
Application number: JP2018145411A
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Inventors: 石井　美絵; Mie Ishii; 美絵石井; 和樹大下内; Kazuki Oshitauchi
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Priority date: 2018-08-01
Filing date: 2018-08-01
Publication date: 2020-02-06
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Abstract

【課題】複数の画素ブロックから並行して信号を読み出し可能な撮像素子において、遮光画素の信号を用いた処理を、読み出した画像信号に対して順次行えるように読み出し制御すること。【解決手段】遮光された複数の第１の画素をそれぞれ含む複数の第１のブロックと、遮光されていない複数の第２の画素をそれぞれ含む複数の第２のブロックとを有する画素部と、前記画素部における前記複数の第１のブロックおよび前記複数の第２のブロックから読み出された画素信号をそれぞれ並行に処理するための複数の読み出しを制御する制御手段と、を有し、前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素の内、少なくとも予め決められた一部の第１の画素からの画素信号の読み出しを終了するように制御する。【選択図】図７

Description

本発明は、撮像素子及びその制御方法、及び撮像装置に関する。

近年、デジタル一眼レフカメラやビデオカメラに、ＣＭＯＳ撮像素子が多く使用されている。このＣＭＯＳ撮像素子に関しては、多画素化、高速撮像化のニーズが高まっており、ＣＭＯＳ撮像素子の高速な読み出し技術が要求されている。

ＣＭＯＳ撮像素子の高速化の手法としては、従来では画素アレイの列ごとに共有していたＡＤ変換回路を、画素ごと、または比較的少数の複数画素ごとに共有するように、より多くのＡＤ変換回路を用いる手法が知られている。

例えば、特許文献１では、画素とＡＤ変換回路を異なる基板に設けて、両基板をＣｕ−Ｃｕ接合などにより貼り合せて接続する構成が提案されている。画素基板とＡＤ変換回路基板とを分けることで、画素の光学特性を損なわずに、かつ比較的少数の複数画素ごとに１つのＡＤ変換回路を有する構成を取ることができ、飛躍的に高速に画素の読み出しをすることが可能となる。

また、上記のような積層構成の撮像素子として、特許文献２には、複数の画素ブロックが行列状に配置された画素基板と、各画素ブロックに対応したＡＤ変換回路を含む複数の処理部が行列状に配置された処理基板とを備える構成が記載されている。一例として、各画素ブロックは４×４画素の合計１６個の画素からなり、複数の処理部は平行に動作する。

ところで、撮像素子は通常、信号レベルの基準信号となる信号（黒基準信号）を得るために、光に反応しないように遮光されたオプティカルブラック画素（以下、「ＯＢ画素」と呼ぶ。）を備えている。そして、遮光されていない画素（以下、「開口画素」と呼ぶ。）から読み出された開口画素信号は、ＯＢ画素から読み出されたＯＢ画素信号の信号レベルを基準として演算処理される。通常、画面上部（長辺部）や画面左部（短辺部）などの画面の周辺部に、数行または数列程度のＯＢ画素が設けられる。これにより、画素信号を所定のレベルにクランプすることができ、長時間露光による暗電流や、例えば垂直方向のシェーディングなどの暗時信号を補正することができる。

特開２００９−１７７２０７号公報特開２０１４−１５５１７５号公報

一般的に、開口画素信号の読み出しに先立ってＯＢ画素信号を読み出し、その後、開口画素信号を読み出しながらＯＢ画素信号から求めた黒基準信号の信号レベルを順次補正して処理していくことが望ましい。そのため、列毎にＡＤ変換部を備え、画素アレイの上から順次読み出すような従来のＣＭＯＳ撮像素子では、開口画素領域の上部や左部にＯＢ画素を配置している。

しかしながら、特許文献２のように、画素ブロックごとに処理部が対応して配置される構成の場合、開口画素の信号読み出し開始時に黒基準信号が取得できていないという課題があった。

本発明は上記問題点を鑑みてなされたものであり、複数の画素ブロックから並行して信号を読み出し可能な撮像素子において、遮光画素の信号を用いた処理を、読み出した画像信号に対して順次行えるように読み出し制御することを目的とする。

上記目的を達成するために、本発明の撮像素子は、遮光された複数の第１の画素をそれぞれ含む複数の第１のブロックと、遮光されていない複数の第２の画素をそれぞれ含む複数の第２のブロックとを有する画素部と、前記画素部からの画素信号の読み出しを制御する制御手段と、前記複数の第１のブロックおよび前記複数の第２のブロックのそれぞれに対して設けられ、前記複数の第１のブロックおよび前記複数の第２のブロックから読み出された画素信号を並行に処理可能な複数の信号処理手段と、を有し、前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素の内、少なくとも予め決められた一部の第１の画素からの画素信号の読み出しを終了するように制御する。

本発明によれば、複数の画素ブロックから並行して信号を読み出し可能な撮像素子において、遮光画素の信号を用いた処理を、読み出した画像信号に対して順次行えるように読み出し制御することができる。

本発明の実施形態における撮像装置の概略構成を示すブロック図。実施形態における撮像素子の構成例を示す模式図。実施形態における撮像素子の構成例を示す平面図。実施形態における撮像素子の画素領域の構成例を示す図。実施形態における撮像素子の画素と読み出し回路の構成を示す図。実施形態における画素の画素信号の読み出し動作の一例を示すタイミングチャート。第１の実施形態における撮像素子の読み出し制御を示す図。第１の実施形態の信号処理回路におけるクランプ処理を説明する図。第１の実施形態の変形例における撮像素子の他の読み出し制御を示す図。第２の実施形態における撮像素子の読み出し制御を示す図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。ただし、本形態において例示される構成部品の寸法、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるべきものであり、本発明がそれらの例示に限定されるものではない。

＜第１の実施形態＞
図１は、本発明の実施形態における撮像装置１００の概略構成を示すブロック図である。図１において、撮像装置１００の撮像光学系は、撮像レンズ１０１及び絞り１０２を備える。撮像レンズ１０１及び絞り１０２を通過した光は、撮像レンズ１０１の焦点位置近傍に結像する。なお、撮像レンズ１０１は、１枚のレンズとして図示しているが、実際には複数のレンズから成るレンズ群で構成される。撮像素子１０３はＣＭＯＳ撮像素子であり、撮像レンズ１０１により結像された被写体像を光量に応じて電気信号に変換し、更に、データ処理可能な画像信号に変換する機能を有する。信号処理回路１０４は、撮像素子１０３から出力される画像信号に対して、信号増幅、基準レベル調整等の各種の補正や、データの並べ替えなどを行う。なお、基準レベル調整等、一部の信号処理機能は、撮像素子１０３の中に設けても良い。タイミング発生回路１０５は撮像素子１０３や信号処理回路１０４に駆動タイミング信号を出力する。

全体制御・演算回路１０６は、撮像素子１０３や信号処理回路１０４などを含む撮像装置１００全体の統括的な駆動及び制御を行う。また、信号処理回路１０４から出力された画像信号に対して、所定の画像処理や欠陥補正等を施す。メモリ回路１０７及び記録回路１０８は、全体制御・演算回路１０６から出力された画像信号等を記録保持する不揮発性メモリあるいはメモリカード等の記録媒体である。操作回路１０９は撮像装置１００に備え付けられた操作部材からの信号を受け付け、全体制御・演算回路１０６に対してユーザーの命令を反映する。表示回路１１０は撮影後の画像やライブビュー画像、各種設定画面等を表示する。

次に、撮像素子１０３の構成について、図２から図４を用いて説明する。図２及び図３は、本発明の実施形態における撮像素子１０３の構成例を示す図である。図２において、撮像素子１０３は、画素領域基板２０１と読み出し回路基板２０２を積層させた構成を有する。各基板の配線は、シリコン貫通電極等を用いて電気的に接続される。画素領域基板２０１は、画素領域２０３と、画素を駆動して走査する垂直走査回路２０４と、水平走査回路２０５とを備える。読み出し回路基板２０２は、複数の読み出し回路からなる読み出し領域２０６、タイミング発生回路（ＴＧ）２０７、デジタル信号処理回路２０８、デジタル信号出力回路２０９を備える。

次に、上記構成を有する撮像素子１０３を構成する各ブロックについて、図３を参照して詳細に説明する。画素領域基板２０１上にある画素領域２０３は、光学的に遮光されたオプティカルブラック（ＯＢ）領域（網掛けで示す領域）と、被写体像を受光する開口領域とから構成される。ここでは、開口領域の上部（長辺部）に数行程度のＯＢ領域が配置された構成となっている。ＯＢ領域には、遮光された画素３０２（以下、「ＯＢ画素３０２」と呼ぶ。）が行列状に配置され、開口領域には、遮光されていない画素３０４（以下、「受光画素３０４」と呼ぶ。）が行列状に配置されている。ＯＢ領域に配されているＯＢ画素３０２から読み出された画素信号は、基準信号レベルへのクランプ処理のための補正値の取得に用いられる。

ここで、図３において太枠で囲まれた、ＯＢ画素３０２が４×４画素の合計１６個配置された画素ブロックを、ＯＢ画素ブロック３０１と呼ぶ。同様に、受光画素３０４が４×４画素の合計１６個配置された画素ブロックを、開口画素ブロック３０３と呼ぶ。なお、図３に示すように、画素ブロックがＯＢ領域と開口領域を跨ぐことは無く、互いに別々の画素ブロックに分かれるように配置する。すなわち、ＯＢ領域は、ＯＢ画素ブロック３０１のみを含み、開口領域は開口画素ブロック３０３のみを含む。

一方、読み出し回路基板２０２には、読み出し回路３０５，３０６が行列状に配置されている。読み出し回路３０５，３０６はそれぞれ、対応した位置に配された画素ブロック（ＯＢ画素ブロック３０１、開口画素ブロック３０３）に接続され、対応する画素ブロックから並行に出力される画素信号を、並行に処理することができる。なお、読み出し回路３０５，３０６は同じ構成を有するが、説明の都合上、ＯＢ画素ブロック３０１に接続されている読み出し回路をＯＢ画素読み出し回路３０５、開口画素ブロック３０３に接続されている読み出し回路を開口画素読み出し回路３０６と呼ぶ。

対応する画素ブロックと読み出し回路の位置関係について、簡単に説明する。例えば、図３における６×４個の画素ブロックのうち、画素領域基板２０１上の一番左上のＯＢ画素ブロック３０１は、読み出し回路基板２０２上の一番左上にあるＯＢ画素読み出し回路３０５に接続されている。以下、同様にそれぞれ対応するブロックが接続される。このように接続されることにより、画素部からの出力線を短くすることができ、出力線の配線抵抗を増やさずに撮像素子１０３を構成することができる。

ＴＧ２０７は、垂直走査回路２０４や水平走査回路２０５、及びＯＢ画素読み出し回路３０５、開口画素読み出し回路３０６や、デジタル信号処理回路２０８、デジタル信号出力回路２０９に信号を送り、その駆動を制御する。

垂直走査回路２０４、水平走査回路２０５は、画素領域２０３の画素それぞれに駆動信号を送り、画素の電荷リセットや蓄積、転送、読み出し回路への出力等の駆動を制御する。ＯＢ画素読み出し回路３０５及び開口画素読み出し回路３０６は、ＴＧ２０７からの制御により、それぞれ対応する画素ブロックの各画素（ＯＢ画素３０２、受光画素３０４）の出力信号を受け取って、アナログデジタル変換（ＡＤ変換）を行う。そして、デジタル信号処理回路２０８を介して、デジタル信号出力回路２０９より、撮像素子１０３の外部に順次出力される。

なお、説明の簡略化のために、図３では、ＯＢ画素ブロック３０１及び開口画素ブロック３０３は、それぞれ４×４＝１６個の画素からなる構成を示しているが、本発明はこれに限られるものではない。また、画素ブロック及び読み出し回路として、それぞれ６×４＝２４個を記載しているが、実際の撮像素子１０３は数千〜数万個の画素ブロック及び読み出し回路からなる。

また、画素領域２０３におけるＯＢ領域と開口領域の配置も、図３の構成に限られるものではない。図４は、画素領域２０３におけるＯＢ領域と開口領域の配置の他の配置例を示す図である。図４（ａ）は、開口領域４０２の左部（短辺部）に数列程度のＯＢ領域４０１を配置した構成である。また、図４（ｂ）のように、上部（長辺部）及び左部（短辺部）に数行、数列程度のＯＢ領域４０１を配置した構成、また、図４（ｃ）のように、周囲を囲むように（周辺部に）数行、数列程度のＯＢ領域４０１を配置した構成であっても良い。また、これら以外の配置であってもよい。

図５は、撮像素子１０３の受光画素３０４と開口画素読み出し回路３０６の構成を示す図である。図の簡略化のため、図５では、１つの画素と１つの読み出し回路のみを示しているが、ＯＢ画素３０２とＯＢ画素読み出し回路３０５も同様の構成となる。画素領域基板２０１に形成された受光画素３０４は、シリコン貫通電極５０９を介して、読み出し回路基板２０２に形成された開口画素読み出し回路３０６に接続される。

受光画素３０４において、フォトダイオード（ＰＤ）５０１（光電変換部）は、撮像レンズ１０１によって結像された被写体像を受けて電荷を発生し、発生した電荷を蓄積する。ＰＤ５０１で蓄積された電荷は、転送ＭＯＳトランジスタ（転送スイッチ）５０２を介して電荷保持部であるフローティングディフュージョン部（ＦＤ）５０４に転送される。ＦＤ５０４に転送された電荷は、選択スイッチ５０６がオンされると、ソースフォロワアンプを形成する増幅ＭＯＳトランジスタ（ＳＦ）５０５を介して電荷に対応した電圧として出力線５０７に出力される。出力線５０７には電流源５０８が接続されている。

なお、選択スイッチ５０６は垂直走査回路２０４及び水平走査回路２０５の制御により、画素ブロック単位で制御され、各画素ブロックから選択された画素の画素信号が同時に各出力線５０７に出力される。リセットＭＯＳトランジスタ（リセットスイッチ）５０３は、ＦＤ５０４の電位、及び、転送スイッチ５０２を介してＰＤ５０１の電位をＶＤＤにリセットする。転送スイッチ５０２、リセットスイッチ５０３、選択スイッチ５０６は、それぞれ、不図示の垂直走査回路２０４に接続されている信号線を介して制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬにより制御される。垂直走査回路２０４からの信号線は行単位で制御可能であり、更に水平走査回路２０５によるオン、オフを制御する信号線を接続して制御することにより、画素ブロック内の所定の画素の駆動を制御することができる。

次に、開口画素読み出し回路３０６の回路構成について説明する。アンプ５１０は、出力線５０７に現れた信号を増幅し、容量５１２は信号電圧を保持するために用いられる。容量５１２への書き込みは、制御信号ＰＳＨによりオン、オフされるスイッチ５１１により制御される。比較器５１３の一方の入力には、不図示のスロープ電圧発生回路から供給された参照電圧であるＶｓｌｏｐｅが入力され、他方の入力には、容量５１２に書き込まれたアンプ５１０の出力が入力される。比較器５１３はアンプ５１０の出力と参照電圧Ｖｓｌｏｐｅを比較し、その大小関係によってローレベル、ハイレベルの２値のいずれかを出力する。具体的には、参照電圧Ｖｓｌｏｐｅがアンプ５１０の出力に対して小さい時にはローレベル、大きい時にはハイレベルを出力する。参照電圧Ｖｓｌｏｐｅの遷移開始と同時にＣＬＫが動き出し、カウンタ５１４は比較器５１３の出力がハイレベルの時にＣＬＫに対応してカウントアップし、比較器５１３の出力がローレベルに反転すると同時にカウントを停止する。

Ｎメモリ５１６には、ＦＤ５０４のリセットレベルの信号（以下、「Ｎ信号」と呼ぶ。）をＡＤ変換したデジタル信号が保持される。また、Ｓメモリ５１７には、ＰＤ５０１の信号をＦＤ５０４のＮ信号に重畳した信号（以下、「Ｓ＋Ｎ信号」と呼ぶ。）をＡＤ変換したデジタル信号が保持される。Ｎメモリ５１６、Ｓメモリ５１７のどちらに書き込まれるかはスイッチ５１５により振り分けられる。

ＣＤＳ回路５１８は、上述したように、Ｓメモリ５１７に保持されたＳ＋Ｎ信号からＮメモリ５１６に保持されたＮ信号を差分し、リセットノイズ成分が除去されたＳ信号（光信号）を得る。Ｓ信号は、ＴＧ２０７の制御により、デジタル信号出力線５１９を介してデジタル信号処理回路２０８へ出力される。そして、クランプ等の演算処理が行われた後、デジタル信号出力回路２０９を介して撮像素子１０３の外部に出力される。

図６は、図５に示す回路構成を有する撮像素子１０３の画素（ＯＢ画素３０２、受光画素３０４）からの、画素信号の読み出し動作の一例を示すタイミングチャートである。各駆動パルスのタイミング、参照電圧Ｖｓｌｏｐｅ、カウンタを示している。また、各タイミングにおける、アンプ５１０より出力された電位Ｖｌもあわせて示している。ＣＯＭＰは比較器５１３の出力レベルを示す。

ＰＤ５０１からの信号の読み出しに先立って、リセットスイッチ５０３の制御信号ＰＲＥＳがＨｉとなる（ｔ６００）。これによって、ＳＦ５０５のゲートがリセット電源電圧にリセットされる。時刻ｔ６０１で制御信号ＰＳＥＬをＨｉとし、ＳＦ５０５を動作状態とする。そして、時刻ｔ６０２で制御信号ＰＲＥＳをＬｏとすることでＦＤ５０４のリセットを解除する。このときのＦＤ５０４の電位を出力線５０７にリセット信号レベル（Ｎ信号）として読み出し、読み出し回路（ＯＢ画素読み出し回路３０５、開口画素読み出し回路３０６）に入力する。時刻ｔ６０３、ｔ６０４で制御信号ＰＳＨをＨｉ、Ｌｏとしてスイッチ５１１をオン、オフすることにより、出力線５０７に読み出されたＮ信号はアンプ５１０で所定のゲインで増幅された後、容量５１２に保持される。容量５１２に保持されたＮ信号の電位は比較器５１３の一方の端子に入力される。

時刻ｔ６０４でスイッチ５１１がオフされた後、時刻ｔ６０５から時刻ｔ６０７まで、不図示のスロープ電圧発生回路は、参照電圧Ｖｓｌｏｐｅを時刻と共に初期値から減少させていく。時刻ｔ６０５の参照電圧Ｖｓｌｏｐｅの遷移開始と共に、ＣＬＫをカウンタ５１４に供給し、カウンタ５１４の値はＣＬＫの数に応じて増加していく。そして、比較器５１３に入力された参照電圧ＶｓｌｏｐｅがＮ信号と同じレベルになると、比較器５１３の出力ＣＯＭＰはローレベルとなり（時刻ｔ６０６）、同時にカウンタ５１４の動作も停止する。この、カウンタ５１４の動作が停止した時のカウント値が、Ｎ信号がＡＤ変換された値となり、Ｎメモリ５１６に保持される。

次に、デジタル化されたＮ信号をＮメモリ５１６に保持した後の時刻ｔ６０７、ｔ６０８で制御信号ＰＴＸを順次Ｈｉ、ＬｏとしてＰＤ５０１に蓄積された光電荷をＦＤ５０４に転送する。すると、電荷量に応じたＦＤ５０４の電位変動が出力線５０７にＳ＋Ｎ信号（光成分＋リセットノイズ成分）として読み出され、読み出し回路（ＯＢ画素読み出し回路３０５、開口画素読み出し回路３０６）に入力される。Ｓ＋Ｎ信号はアンプ５１０で所定のゲインで増幅された後、時刻ｔ６０９、ｔ６１０で制御信号ＰＳＨを順次Ｈｉ、Ｌｏとしてスイッチ５１１をオン、オフすることにより容量５１２に保持される。容量５１２に保持された電位は比較器５１３の一方の端子に入力される。

時刻ｔ６１０でスイッチ５１１がオフされた後、時刻ｔ６１１から時刻ｔ６１３まで、付図示のスロープ電圧発生回路は、参照電圧Ｖｓｌｏｐｅを時刻と共に初期値から減少させていく。時刻ｔ６１１の参照電圧Ｖｓｌｏｐｅの遷移開始と共に、ＣＬＫをカウンタ５１４に供給し、カウンタ５１４の値はＣＬＫの数に応じて増加していく。そして、比較器５１３に入力された参照電圧ＶｓｌｏｐｅがＳ＋Ｎ信号と同じレベルになると、比較器５１３の出力ＣＯＭＰはローレベルとなり（時刻ｔ６１２）、同時にカウンタ５１４の動作も停止する。この、カウンタ５１４の動作が停止した時のカウント値が、Ｓ＋Ｎ信号がＡＤ変換された値となり、Ｓメモリ５１７に保持される。

上述した時刻ｔ６０１からｔ６１３までの時間ＲＯが、画素（ＯＢ画素３０２、受光画素３０４）の画素信号を読み出す時間である。この読み出し駆動を画素ブロック（ＯＢ画素ブロック３０１、開口画素ブロック３０３）を構成する画素数分繰り返すことにより、１フレーム分の読み出しが完了する。

しかし、全画素ブロックに対して、同時に上記の読み出し動作を行った場合、開口画素ブロック３０３の最初の画素読み出し時に、黒基準信号が取得することができないため、デジタル信号処理回路２０８にてクランプ処理を行うことができない。

そこで、本発明の第１の実施形態による電荷蓄積及び画素信号の読み出し駆動について、図７を用いて説明する。図７は、画素領域を構成するすべてのＯＢ画素ブロック３０１と開口画素ブロック３０３の動作例を模式的に表した図であり、横軸は時刻を示している。第１の実施形態は、ＯＢ画素ブロック３０１と開口画素ブロック３０３とで、画素信号の読み出し動作のタイミングをずらすことを特徴とする。

撮影の開始に伴い、時刻ｔ７００において、全画素のリセット動作を行う。ここでは、垂直走査回路２０４が、制御信号ＰＲＥＳ、ＰＴＸを全行についてＯＮすることで、一括リセット動作を行う。一括リセットの後、制御信号ＰＲＥＳ、ＰＴＸを全行についてＯＦＦすることで、時刻ｔ７０１より全画素同時に蓄積動作が開始される。そして、時刻ｔ７０２で不図示のシャッタが開くことにより、露光が開始する。ここでは、シャッタが閉じる時刻ｔ７０４までが開口領域の露光時間となり、ここで蓄積動作を終了して、以降、開口画素ブロック３０３からの画素信号の読み出しが開始される。一方、開口画素ブロック３０３の蓄積動作の終了時刻ｔ７０４に先立って、時刻ｔ７０３よりＯＢ画素ブロック３０１の画素信号の読み出し動作を行う。

画素の読み出し駆動は、図６で示したタイミングチャートに従うことで実施でき、１画素の読み出しが終わったら、順次、次の画素の読み出しを行うことで、各ＯＢ画素ブロック３０１を構成するＯＢ画素３０２の画素信号を順次読み出していく。

ここで、時刻ｔ７０３は、ＯＢ画素３０２の１つの画素信号の読み出しにかかる時間（ＲＯ）×ＯＢ画素ブロック３０１を構成する画素数（図４の例では１６画素）の時間に相当する時間Ｔだけ、時刻ｔ７０４よりも前にする。このように制御することで、開口画素ブロック３０３の画素信号の読み出しを開始する前に、ＯＢ画素ブロックの画素信号の読み出しを終了することができる。そして、前もって読み出されたＯＢ画素ブロック３０１の画素信号から、デジタル信号処理回路２０８にて黒基準信号を演算することで、開口画素ブロック３０３の画素信号の読み出し時にクランプ処理を行うことができる。なお、クランプ処理に関しては後述する。

なお、通常、蓄積時間の間は読み出し回路の駆動スイッチをオフしてパワーを落とし、読み出し動作開始前に読み出し回路を駆動させる省電駆動を行う。本実施形態においては、ＯＢ画素読み出し回路３０５と開口画素読み出し回路３０６の駆動スイッチを別々に制御し、ＯＢ画素読み出し回路３０５を先に省電駆動から復帰させる。

続いて、図８を用いて、デジタル信号処理回路２０８における、クランプ処理について説明する。ＯＢ画素読み出し回路３０５及び開口画素読み出し回路３０６より送られた画素信号は、図８のＩＮより入力される。ＴＧ２０７からの制御信号に基づいて、ＯＢ画素ブロック３０１の画素信号が入力された場合には、データ取得・クランプ値生成部８０２に画素信号が送られる。データ取得・クランプ値生成部８０２にてＯＢ領域の画素信号の平均化処理を行い、黒基準信号を算出する。例えば、全ＯＢ画素ブロック３０１の画素信号の平均化処理を行い、黒基準信号を算出し、これを元にクランプ値を算出する。

そして、開口画素ブロック３０３の画素信号が読み出されてデジタル信号処理回路２０８に入力されると、減算回路８０１にてクランプ値の減算処理を行う。これにより、暗電流等の影響による黒レベルのずれ分を取り除き、画素信号の黒レベルを黒基準信号に合わせることができる。

上記の通り第１の実施形態によれば、開口領域の画素信号の読み出しに先立って、ＯＢ領域の画素信号を読み出すことにより、適切にクランプ処理を行うことができる。なお、本第１の実施形態においては撮像素子１０３が有するデジタル信号処理回路２０８にてクランプ処理を行ったが、撮像装置が有する信号処理回路１０４にて行っても良い。

また、図３に示す例では、ＯＢ画素ブロック３０１を構成するＯＢ画素３０２の画素数と開口画素ブロック３０３を構成する受光画素３０４の画素数は同じであるが、必ずしも同じでなくても良い。例えば、ＯＢ画素ブロック３０１を構成する画素３０２の画素数を開口画素ブロック３０３を構成する受光画素３０４の画素数よりも少なくすれば、より少ないタイムラグで、開口領域の画素信号を読み出すことができる。その場合、画素のサイズを変えずに、例えば、２×４画素にするなど、単純にＯＢ画素ブロック３０１を構成する画素３０２の画素数を少なくしても良いし、画素のサイズを大きくすることで、画素数を少なくしてもよい。また、両方を組み合わせてもよい。

＜第１の実施形態の変形例＞
図９は、撮像素子１０３の別の動作例を模式的に表した図である。図７に示した動作の場合、ＯＢ画素ブロック３０１のＯＢ画素３０２と、開口画素ブロック３０３の受光画素３０４の蓄積時間に、わずかではあるが差が生じてしまう。高温撮影時など、暗電流が多くなる状態での撮影においては、暗電流量差が生じ、正しく黒基準信号を取得できない可能性もある。また、全画素一括でリセットを行っているため、同じ画素ブロック内の画素においても蓄積時間にわずかな違いが生じる。シャッタを用いた静止画撮影では、シャッタで遮光することで蓄積時間の違いをわずかに抑えることができる。これに対し、シャッタを使用しない動画撮影などでは、通常、リセット動作のタイミングをずらして露光時間及び蓄積時間を揃える、所謂ローリング駆動を行う。

そこで、図９に示す動作では、ローリング駆動を行うと共に、ＯＢ画素ブロック３０１の画素信号の読み出しにかかる時間Ｔだけ、ＯＢ画素ブロック３０１のリセットを早める。つまり、時刻ｔ９００からｔ９０１において、垂直走査回路２０４によって、ＯＢ画素ブロック３０１のＯＢ画素３０２に対してのみ、制御信号ＰＲＥＳ、ＰＴＸを送ることで、リセット動作を行う。更に、各画素の読み出し開始時間を考慮して、リセット動作の開始時間をずらす。リセット動作の後、順次ＯＢ画素ブロック３０１のＯＢ画素３０２の蓄積動作が開始される。そして、時刻ｔ９００から時間Ｔ経過した後、時刻ｔ９０２からｔ９０３において、開口画素ブロック３０３の受光画素３０４のリセット動作を行い、それぞれ受光画素３０４の蓄積動作を開始する。以下、図７での説明と同様に、所定の蓄積期間が経過した後、時刻ｔ８０４からＯＢ画素ブロック３０１の画素信号の読み出しを行い、時刻ｔ８０５から開口画素ブロック３０３の画素信号の読み出しを開始する。

このように、ＯＢ領域の画素信号読み出しにかかる時間分だけ、前もってリセット、蓄積動作を開始することにより、ＯＢ領域と開口領域の蓄積時間を揃えることが可能となる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態では、ＯＢ画素信号を用いて、画素信号読み出し動作時の電源やＧＮＤの変動などの影響による黒レベルのずれを補正する方法について説明する。一般的に、撮像素子に供給する各種基準電源やＧＮＤは共通であり、画素信号の読み出し動作中にこれらの電源やＧＮＤが変動すると、その際に読み出されていた画素の信号はほぼ一様のレベル差が生じる。このレベル差を補正しないと、パターンノイズとなって出力画像の画質が劣化してしまう。

図１０は、第２の実施形態による画素信号の読み出し駆動の動作例を模式的に表した図である。第２の実施形態においては、ＯＢ画素ブロック３０１の画素信号を先に読み始めるとともに、開口画素ブロック３０３の画素信号の読み出し時にもＯＢ画素ブロック３０１の画素信号を読み出す。図１０の１つの□は図６で示した１画素の読み出し時間（ＲＯ）に相当し、各画素ブロックにおける画素の読み出し動作を示している。

本第２の実施形態では、図１０に示すように、例えば、１画素の読み出し時間分だけＯＢ画素ブロック３０１の画素信号を先に読み出す。そして、この先に読み出したＯＢ画素ブロックの画素信号を用いて、デジタル信号処理回路２０８にて主に暗電流成分のクランプを行う。以下、このクランプ処理を「暗電流補正」と呼ぶ。より具体的には、複数のＯＢ画素ブロック３０１からそれぞれ１つのＯＢ画素３０２を読み出し、得られた複数の画素信号を演算して、暗電流補正の補正値として使用する。

一方、開口画素ブロック３０３の画素信号と同じタイミングで読み出したＯＢ画素ブロック３０１の画素信号を、その同じタイミングで読み出した開口画素ブロック３０３の画素信号のクランプに使用する。この処理は、画素信号の読み出し動作中における電源やＧＮＤの変動を補正するための処理で、以下、「読み出し時変動レベル補正」と呼ぶ。なお、同じタイミングで読み出した画素信号をデジタル信号処理回路２０８に送る際には、ＯＢ画素ブロック３０１の画素信号を優先する。そして、暗電流補正と同様に、複数のＯＢ画素ブロック３０１からそれぞれ読み出された複数のＯＢ画素３０２の画素信号に基づいて、読み出し時変動レベル補正の補正値を算出して使用する。

なお、暗電流補正のために開口領域４０２より先に読み出すＯＢ画素ブロック３０１の画素数は、画素ブロックあたり１画素に限定する必要はなく、更に多くても良い。暗電流補正のクランプ値算出に使用する画素数が多いほど、精度良く補正値を算出することができる。この場合、ＯＢ画素ブロック３０１を構成する画素の数は、暗電流補正の補正値の算出に使用する画素の分、多くするのが好適である。例えば、図３ではＯＢ画素ブロック３０１は、開口画素ブロック３０３と同じ１６画素から成っているが、縦５行、横４列の２０画素とし、４画素分の画素信号を開口領域４０２より先にＯＢ画素ブロック３０１から読み出すようにしても良い。

読み出し時変動レベル補正に使用するクランプ値は、同じタイミングで読み出された複数のＯＢ画素ブロック３０１の画素信号から平均値を算出した結果を元に算出し、開口領域の画素信号の補正を行う。なお、この際、ＯＢ領域を大きく取れれば良いが、撮像素子１０３の面積が大きくなってしまうため、ＯＢ領域はそれほど大きくできず、読み出し時変動レベル補正用の画素信号を得るためのＯＢ画素３０２の数をそれほど多くすることは通常困難である。その場合、読み出し時のノイズが大きいと補正値の誤差が大きくなる可能性がある。そこで、例えば、暗電流補正に使用した黒レベルとの差分から変動レベルを演算し、更に誤補正にならないよう、補正係数をかけてクランプに使用しても良い。

また、撮像素子１０３のレイアウトによっては、画素領域の暗時信号が水平方向や垂直方向にシェーディングをもつ場合もある。この場合、そのシェーディングの特徴に応じて、水平方向や垂直方向が同じ位置に配置されたＯＢ画素の画素信号を用いて開口領域の画素信号を補正しても良い。

このように、開口領域の画素信号の読み出しに先立って、ＯＢ領域の画素信号を読み出し、かつ、開口領域と同じタイミングでもＯＢ領域の画素信号を読み出して補正値の算出に用いることにより、適切にクランプ処理を行うことができる。

（第２の実施形態の変形例）
次に、本発明の第２の実施形態の変形例について説明する。図４（ｂ）のような画素配置の撮像素子１０３において、開口領域４０２の上部（長辺部）に配置されたＯＢ領域４０１（以下、ＶＯＢ）の画素信号は図７や図９に従って駆動する。また、開口領域４０２の左部（短辺部）に配置されたＯＢ領域４０１（以下、ＨＯＢ）の画素信号は、開口領域４０２と同じタイミングで読み出しを行う。そして、先に読み出されたＶＯＢの画素信号を用いて暗電流補正を行い、開口領域４０２と同じタイミングで読み出されたＨＯＢの画素信号を用いて、読み出し時変動レベルの補正を行ってもよい。

１０３：撮像素子、１０４：信号処理回路、１０５：タイミング発生回路、１０６：全体制御・演算回路、２０１：画素領域基板、２０２：読み出し回路基板、２０３：画素領域、２０４：垂直走査回路、２０５：水平走査回路、２０６：読み出し領域、２０７：タイミング発生回路、２０８：デジタル信号処理回路、３０１：ＯＢ画素ブロック、３０２：ＯＢ画素、３０３；開口画素ブロック、３０４：受光画素、３０５：ＯＢ画素読み出し回路、３０６：開口画素読み出し回路

Claims

遮光された複数の第１の画素をそれぞれ含む複数の第１のブロックと、遮光されていない複数の第２の画素をそれぞれ含む複数の第２のブロックとを有する画素部と、
前記画素部における前記複数の第１のブロックおよび前記複数の第２のブロックから読み出された画素信号をそれぞれ並行に処理するための複数の読み出しを制御する制御手段と、を有し、
前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素の内、少なくとも予め決められた一部の第１の画素からの画素信号の読み出しを終了するように制御することを特徴とする撮像素子。
前記複数の第１のブロックおよび前記複数の第２のブロックのそれぞれに対して設けられ、それぞれＡＤ変換手段を備えることを特徴とする複数の読み出し手段を更に有することを特徴とする請求項１に記載の撮像素子。
前記第１のブロックに含まれる第１の画素の数は、前記第２のブロックに含まれる第２の画素の数よりも少ないことを特徴とする請求項１または２に記載の撮像素子。
前記画素部および前記制御手段と、前記複数の読み出し手段とが、積層された異なる基板に配置されていることを特徴とする請求項２に記載の撮像素子。
前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素すべてから画素信号を読み出しを終了するように制御することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
前記制御手段は、前記複数の第１の画素と前記複数の第２の画素の電荷の蓄積動作の開始時間をずらすことで、画素信号の読み出し時における前記複数の第１の画素と前記複数の第２の画素の電荷の蓄積期間を揃えることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
前記複数の第１のブロックは、前記複数の第２のブロックの周辺部に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素の内、前記予め決められた一部の第１の画素から画素信号を読み出すと共に、前記予め決められた一部の第１の画素を除く第１の画素からの画素信号を、前記複数の第２のブロックからの画素信号の読み出しと並行して読み出すように制御することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
前記複数の第１のブロックは、前記複数の第２のブロックから成る領域の長辺部と短辺部に配置され、
前記制御手段は、前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記長辺部に配置された前記第１のブロックそれぞれに含まれる前記第１の画素すべてから画素信号を読み出すと共に、前記短辺部に配置された前記第１のブロックそれぞれに含まれる前記第１の画素すべてからの画素信号を、前記複数の第２のブロックからの画素信号の読み出しと並行して読み出すように制御することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックから読み出された画素信号に基づいて、黒レベルを補正する補正手段を更に有することを特徴とする請求項１乃至９のいずれか１項に記載の撮像素子。
前記第２のブロックの画素信号と並行して読み出された前記第１のブロックの画素信号に基づいて、画素信号の読み出し動作中の駆動信号の変動に伴う画素信号のばらつきを補正する補正手段を更に有することを特徴とする請求項８または９に記載の撮像素子。
前記長辺部に配置された前記第１のブロックの画素信号に基づいて黒レベルを補正し、前記長辺部に配置された前記第１のブロックの画素信号に基づいて、画素信号の読み出し動作中の駆動信号の変動に伴う画素信号のばらつきを補正する補正手段を更に有することを特徴とする請求項９に記載の撮像素子。
請求項１乃至９のいずれか１項に記載の撮像素子と、
前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックから読み出された画素信号に基づいて、黒レベルを補正する補正手段と
を有することを特徴とする撮像装置。
請求項８または９に記載の撮像素子と、
前記第２のブロックの画素信号と並行して読み出された前記第１のブロックの画素信号に基づいて、画素信号の読み出し動作中の駆動信号の変動に伴う画素信号のばらつきを補正する補正手段と
を有することを特徴とする撮像装置。
請求項９に記載の撮像素子と、
前記長辺部に配置された前記第１のブロックの画素信号に基づいて黒レベルを補正し、前記短辺部に配置された前記第１のブロックの画素信号に基づいて、画素信号の読み出し動作中の駆動信号の変動に伴う画素信号のばらつきを補正する補正手段と
を有することを特徴とする撮像装置。
遮光された複数の第１の画素をそれぞれ含む複数の第１のブロックと、遮光されていない複数の第２の画素をそれぞれ含む複数の第２のブロックとを有する画素部と、前記画素部における前記複数の第１のブロックおよび前記複数の第２のブロックから読み出された画素信号をそれぞれ並行に処理するための複数の読み出しを制御する制御手段と、を有する撮像素子の制御方法であって、
前記複数の第２のブロックからの画素信号の読み出し開始に先立って、前記複数の第１のブロックそれぞれに含まれる前記第１の画素の内、少なくとも予め決められた一部の第１の画素からの画素信号の読み出しを終了するように制御することを特徴とする撮像素子の制御方法。