JP2020014264A - モジュラー・マルチレベル・カスケード変換器 - Google Patents
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Abstract
Description
以下に示す本実施形態1は、図10の回路に適用することを想定している。図10では、系統26と負荷27との間の各相(3相)に1相あたりn台のブリッジセルBが接続される。3相合計では3n台のブリッジセルBが接続されている。
図2に本実施形態2の制御ブロックを示す。dq逆変換器11は、固定値1,0をそれぞれd軸,q軸として入力する。dq逆変換器11は、系統位相θを入力し、系統相電圧に同期したU相正弦波,V相正弦波,W相正弦波を出力する。
図5に本実施形態3の制御ブロックを示す。本実施形態3は実施形態2に対しdq逆変換器11の入力を変更したものである。
図6に本実施形態4のU相の制御ブロックを示す。なお、V相,W相の制御ブロックも図6と同様となる。本実施形態4は実施形態2に対し、以下のブロックを追加したものである。
2…除算器
3…加算器
4…乗算器
5…減算器
6…dq変換器
7d,7q…減算器
8…dq逆変換器
9u,9v,9w…第1乗算器
10u,10v,10w…徐算器
26…系統
27…負荷
B…ブリッジセル
Claims (4)
- 系統と負荷との間の各相(3相)に複数のブリッジセルが直列接続され、
前記ブリッジセルは、
一方の接続端子に一端が接続された第1半導体スイッチング素子と、
前記第1半導体スイッチング素子の一端に一端が接続された第2半導体スイッチング素子と、
前記第1半導体スイッチング素子の他端と他方の接続端子との間に接続された第3半導体スイッチング素子と、
前記第2半導体スイッチング素子の他端と他方の接続端子との間に接続された第4半導体スイッチング素子と、
前記第1,第3半導体スイッチング素子の共通接続点と前記第2,第4半導体スイッチング素子の共通接続点との間に接続されたセルコンデンサと、を備えたモジュラー・マルチレベル・カスケード変換器であって、
全セルコンデンサ電圧平均値とセルコンデンサ電圧指令値との偏差に応じたd軸電流指令値とq軸電流指令値とに基づいて電流制御を行う電流制御部と、
前記電流制御部のU相出力,V相出力,W相出力にU相,V相,W相セルコンデンサ電圧平均値の逆数をそれぞれ乗算し、各相の電圧指令値として出力する第1乗算器と、
を備え、各相の電圧指令値に基づいて前記各ブリッジセル内の前記第1〜第4半導体スイッチング素子のゲート信号を生成することを特徴とするモジュラー・マルチレベル・カスケード変換器。 - d軸として1,q軸として0を入力し、系統位相に基づいて、U相正弦波,V相正弦波,W相正弦波を出力する第1dq逆変換器と、
全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差をそれぞれ算出する第1減算器と、
前記第1減算器の出力に前記U相正弦波,V相正弦波,W相正弦波をそれぞれ乗算する第2乗算器と、
前記第2乗算器の出力を全て足し合わせる第1加算器と、
前記第1加算器の出力にゲインGpを乗算し、零相電圧として出力する第3乗算器と、
前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第2加算器と、
を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第1〜第4半導体スイッチング素子のゲート信号を生成することを特徴とする請求項1記載のモジュラー・マルチレベル・カスケード変換器。 - q軸電流指令値の絶対値が第1閾値以下の場合は1を出力し、前記q軸電流指令値の絶対値が前記第1閾値よりも大きい場合0を出力し、または、前記q軸電流指令値の絶対値が前記第1閾値以下の場合は1を出力し、前記q軸電流指令値の絶対値が前記第1閾値よりも大きく第4閾値よりも小さい場合、前記q軸電流指令値の絶対値が前記第1閾値から前記第4閾値に増加するに従って1から0に減少するように変化して出力し、前記q軸電流指令値の絶対値が前記第4閾値以上の場合は0を出力する第1テーブルと、
前記q軸電流指令値が第2閾値よりも小さければ1を出力し、前記q軸電流指令値が前記第2閾値以上第3閾値以下であれば0を出力し、前記q軸電流指令値が前記第3閾値より大きければ−1を出力し、または、前記q軸電流指令値が第5閾値以下の場合1を出力し、前記q軸電流指令値が前記第5閾値よりも大きく前記第2閾値よりも小さい場合、前記q軸電流指令値が前記第5閾値から前記第2閾値に増加するに従って1から0に減少するように変化して出力し、前記q軸電流指令値が前記第2閾値以上前記第3閾値以下であれば0を出力し、前記q軸電流指令値が前記第3閾値よりも大きく第6閾値よりも小さい場合前記q軸電流指令値が前記第3閾値から前記第6閾値に増加するに従って0から−1に減少するように変化して出力し、前記q軸電流指令値が前記第6閾値以上の場合−1を出力する第2テーブルと、
d軸として第1テーブルの出力を入力し、q軸として第2テーブルの出力を入力し、系統位相に基づいて、U相正弦波,V相正弦波,W相正弦波を出力する第1dq逆変換器と、
全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差を算出する第1減算器と、
前記第1減算器の出力に前記U相正弦波,V相正弦波,W相正弦波をそれぞれ乗算する第2乗算器と、
前記第2乗算器の出力を全て足し合わせる第1加算器と、
前記第1加算器の出力にゲインGpを乗算し、零相電圧として出力する第3乗算器と、
前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第2加算器と、
を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第1〜第4半導体スイッチング素子のゲート信号を生成することを特徴とする請求項1記載のモジュラー・マルチレベル・カスケード変換器。 - 各相のセルコンデンサ電圧平均値と各セルコンデンサ電圧検出値との偏差を算出する第2減算器と、
前記第2減算器の出力にゲインGiを乗算した前記U相正弦波,V相正弦波,W相正弦波をそれぞれ乗算する第4乗算器と、
前記補正後電圧指令値に前記第4乗算器の出力をそれぞれ加算し、各セルの電圧指令値として出力する第3加算器と、
を備え、各セルの電圧指令値に基づいて、前記各ブリッジセル内の前記第1〜第4半導体スイッチング素子のゲート信号を生成することを特徴とする請求項2または3記載のモジュラー・マルチレベル・カスケード変換器。
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