JP2020013901A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2020013901A
JP2020013901A JP2018135262A JP2018135262A JP2020013901A JP 2020013901 A JP2020013901 A JP 2020013901A JP 2018135262 A JP2018135262 A JP 2018135262A JP 2018135262 A JP2018135262 A JP 2018135262A JP 2020013901 A JP2020013901 A JP 2020013901A
Authority
JP
Japan
Prior art keywords
region
anode
semiconductor device
channel stopper
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018135262A
Other languages
English (en)
Other versions
JP7140349B2 (ja
Inventor
良一 片岡
Ryoichi Kataoka
良一 片岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokai Rika Co Ltd
Original Assignee
Tokai Rika Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokai Rika Co Ltd filed Critical Tokai Rika Co Ltd
Priority to JP2018135262A priority Critical patent/JP7140349B2/ja
Priority to US17/260,702 priority patent/US11532608B2/en
Priority to PCT/JP2019/027015 priority patent/WO2020017383A1/ja
Publication of JP2020013901A publication Critical patent/JP2020013901A/ja
Application granted granted Critical
Publication of JP7140349B2 publication Critical patent/JP7140349B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66393—Lateral or planar thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/067—Lateral bipolar transistor in combination with diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】保護素子の耐圧を簡易に向上させる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、保護素子と、コンタクト領域と、配線１２と、チャネルストッパ領域４Ｃとを備えている。保護素子は、基板２の活性層２２に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードＤを含んで構成される。ダイオードＤの周囲は素子分離領域３に取り囲まれている。コンタクト領域は、アノード領域の主面部に、アノード領域と同一導電型に設定され、アノード領域よりも不純物密度が高く設定されている。配線１２は、ダイオードＤ上に配設されている。配線１２の一端部がコンタクト領域に接続され、他端部がパッシベーション膜１０上を延設している。チャネルストッパ領域４Ｃは、コンタクト領域と素子分離領域３との間の配線１２下においてアノード領域の主面部に配設され、コンタクト領域とは反対導電型に設定されている。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に保護素子を備えた半導体装置及びその製造方法に適用して有効な技術に関する。
特許文献１には、SOI（Silicon On Insulator）基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のｐ型活性層とを積層して形成されている。ｐ型活性層にはMOSFET（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
ところで、SOI基板のｐ型活性層に保護素子として高耐圧構造のｐｎ接合ダイオードを形成する場合、ｐｎ接合ダイオードの周囲を取り囲む素子分離領域が配置され、ｐｎ接合ダイオードはそれ以外の素子に対して電気的に分離されている。素子分離領域として、ｐｎ接合ダイオードと他の素子との間の分離が確実なトレンチアイソレーション構造の採用が好適である。この素子分離領域は、ｐ型活性層の表面から埋込み酸化膜に至るトレンチと、トレンチ側壁に形成されたシリコン酸化膜と、トレンチ内部にシリコン酸化膜を介して埋設されたシリコン多結晶膜とを含んで構成されている。
上記ｐｎ接合ダイオードでは、アノード領域が配線を通して外部端子に接続され、カソード領域が配線を通して内部回路へ接続されている。アノード領域は、一般的に不純物密度が低く設定されたｐ型活性層により形成されているので、アノード領域と配線の一端部との接続にはコンタクト領域が介在されている。コンタクト領域はアノード領域よりも不純物密度が高く設定されたｐ型半導体領域により形成され、コンタクト領域では配線の一端部との接続抵抗値を小さくすることができる。配線の他端部は、ｐｎ接合ダイオード上に形成されたパッシベーション膜上を延設し、外部端子へ接続されている。
このような素子分離領域に囲まれたｐｎ接合ダイオードでは、配線を通してアノード領域に負のサージ電圧が印加されたとき、アノード領域のコンタクト領域と素子分離領域との間の主面部において配線下に蓄積層が生成される。この蓄積層は、アノード領域内部において素子分離領域からコンタクト領域へ空乏層が広がらない領域となるので、ｐｎ接合ダイオードの耐圧を向上させるには改善の余地があった。
特許第４３５４８７６号公報
本発明は、上記事実を考慮し、保護素子の耐圧を簡易に向上させることができる半導体装置及びその製造方法を提供する。
本発明の第１実施態様に係る半導体装置は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、ｐｎ接合ダイオードの周囲を取り囲み活性層に配設され、ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、アノード領域の主面部に配設され、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域と、ｐｎ接合ダイオード上にパッシベーション膜を介して配設され、一端部がコンタクト領域に接続され、他端部がパッシベーション膜上を延設する配線と、コンタクト領域と素子分離領域との間の配線下においてアノード領域の主面部に配設され、コンタクト領域とは反対導電型に設定されたチャネルストッパ領域と、を備えている。
第１実施態様に係る半導体装置は、基板に保護素子及び素子分離領域を備える。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される。素子分離領域は、ｐｎ接合ダイオードの周囲を取り囲んで活性層に配設される。この素子分離領域は、ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域の主面部にはコンタクト領域が配設され、コンタクト領域には配線の一端部が接続される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。配線はｐｎ接合ダイオード上にパッシベーション膜を介して配設され、配線の他端部はパッシベーション膜上を延設する。
ここで、半導体装置は更にチャネルストッパ領域を備える。チャネルストッパ領域は、アノード領域の主面部であって、コンタクト領域と素子分離領域との間の配線下に配設される。チャネルストッパ領域は、コンタクト領域とは反対導電型に設定される。
このため、仮に、アノード領域に配線を通して負のサージ電圧が印加されても、アノード領域の主面部であってコンタクト領域と素子分離領域との間の配線下において、チャネルストッパ領域により蓄積層の生成を効果的に抑制又は防止することができる。蓄積層の生成が効果的に抑制又は防止されることによって、素子分離領域からコンタクト領域へ空乏層を広げることができ、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
さらに、アノード領域の主面部であって配線下にチャネルストッパ領域を単に配設する簡易な構成により、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲の一部又は周囲のすべてを取り囲んで配設されている。
第２実施態様に係る半導体装置によれば、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲の一部を取り囲んで配設される。また、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲のすべてを取り囲んで配設される。
このため、配線下にのみにチャネルストッパ領域が配設される場合に比し、配線の幅方向へ電界効果が広がっても、この電界効果が広がった領域におけるアノード領域の主面部において、蓄積層の生成を効果的に抑制又は防止することができる。従って、配線下以外においても、素子分離領域からコンタクト領域へ空乏層を広げることができるので、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
本発明の第３実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、チャネルストッパ領域は、アノード領域及びカソード領域の周囲を取り囲んで配設されている。
第３実施態様に係る半導体装置によれば、チャネルストッパ領域は、アノード領域及びカソード領域の周囲を取り囲んで配設される。
このため、第２実施態様に係る半導体装置により得られる作用に加えて、コンタクト領域に一端部が接続される配線の他端部をどのようにレイアウトしても、アノード領域の主面部であって配線下にはチャネルストッパ領域が必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明の第４実施態様に係る半導体装置では、第１実施態様〜第３実施態様のいずれかに係る半導体装置において、チャネルストッパ領域は、コンタクト領域の不純物密度よりも低く、かつ、アノード領域の不純物密度よりも高く設定されている。
第４実施態様に係る半導体装置によれば、チャネルストッパ領域の不純物密度がコンタクト領域の不純物密度よりも低く設定されることにより、チャネルストッパ領域のアノード領域との接合深さが、コンタクト領域の深さよりも深く設定し易い。
一方、チャネルストッパ領域の不純物密度がアノード領域の不純物密度よりも高く設定されることにより、チャネルストッパ領域の接合深さが、アノード領域の深さよりも浅く設定し易い。
このため、素子分離領域のアノード領域側の側面に沿って、コンタクト領域の深さよりも深い領域にチャネルストッパ領域が形成され、この深い領域での空乏層を広げることができるので、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
本発明の第５実施態様に係る半導体装置では、第１実施態様〜第４実施態様のいずれかに係る半導体装置において、チャネルストッパ領域のアノード領域との接合深さは、コンタクト領域の主面からの深さよりも深く設定されている。
第５実施態様に係る半導体装置によれば、チャネルストッパ領域のアノード領域との接合深さが、コンタクト領域の主面からの深さよりも深く設定される。このため、素子分離領域のアノード領域側の側面に沿って、コンタクト領域の深さよりも深い領域にチャネルストッパ領域が形成され、この深い領域での空乏層を広げることができるので、ｐｎ接合ダイオードの接合耐圧をより一層向上させることができる。
本発明の第６実施態様に係る半導体装置では、第１実施態様〜第５実施態様に係る半導体装置において、チャネルストッパ領域の不純物密度は、カソード領域の不純物密度と同一に設定され、チャネルストッパ領域のアノード領域との接合深さは、カソード領域のアノード領域との接合深さと同一に設定されている。
第６実施態様に係る半導体装置によれば、チャネルストッパ領域の不純物密度がカソード領域の不純物密度と同一に設定される。さらに、チャネルストッパ領域のアノード領域との接合深さがカソード領域のアノード領域との接合深さと同一に設定される。このため、チャネルストッパ領域がカソード領域と同一構造により簡易に構成されるので、簡単にｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明の第７実施態様に係る半導体装置の製造方法は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層において、保護素子を構成するｐｎ接合ダイオードの形成領域を取り囲んで素子分離領域を形成し、素子分離領域により周囲が取り囲まれた活性層にアノード領域を形成する工程と、アノード領域の主面部に、ｐｎ接合ダイオードのアノード領域とは逆導電型のカソード領域を形成し、前記ｐｎ接合ダイオードをする工程と、アノード領域のカソード領域とは異なる主面部に、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域を形成する工程と、一端部がコンタクト領域に接続され、他端部がｐｎ接合ダイオード上をパッシベーション膜を介して延設する配線を形成する工程と、アノード領域のコンタクト領域と素子分離領域との間の主面部において配線下に、カソード領域を形成する工程と同一工程によってカソード領域と同一導電型のチャネルストッパ領域を形成する工程と、を備えている。
第７実施態様に係る半導体装置の製造方法では、最初に、基板に素子分離領域が形成され、保護素子を構成するｐｎ接合ダイオードのアノード領域が形成される。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。素子分離領域は、ｐｎ接合ダイオードの形成領域を取り囲んで活性層に形成される。アノード領域は、素子分離領域により周囲が取り囲まれた活性層に形成される。
次に、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するｐｎ接合ダイオードが形成される。カソード領域はアノード領域とは逆導電型に設定される。
アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
次に、ｐｎ接合ダイオード上にパッシベーション膜を介して配線が形成される。配線の一端部はコンタクト領域に接続され、配線の他端部はパッシベーション膜上を延設する。
ここで、アノード領域の主面部であって、コンタクト領域と素子分離領域との間の配線下に、チャネルストッパ領域が形成される。チャネルストッパ領域は、カソード領域を形成する工程と同一工程によって、カソード領域と同一導電型に形成される。
このため、チャネルストッパ領域がカソード領域を形成する工程を利用して形成されるので、チャネルストッパ領域を形成する工程に相当する分、製造工程数を削減することができる。しかも、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明によれば、保護素子の耐圧を簡易に向上させることができる半導体装置及びその製造方法を提供することができる。
本発明の第１実施の形態に係る半導体装置の要部を拡大して概略的に示す縦断面構造図（図２に示されるＡ−Ａ線において切断した断面図）である。 図１に示される半導体装置の要部を拡大して概略的に示す平面図である。 第１実施の形態に係る半導体装置の製造方法を説明する第１工程断面図である。 半導体装置の製造方法を説明する第２工程断面図である。 半導体装置の製造方法を説明する第３工程断面図である。 比較例に係る半導体装置の図１に対応する縦断面構造図である。 本発明の第２実施の形態に係る半導体装置の要部を拡大して概略的に示す図２に対応する平面図である。 本発明の第３実施の形態に係る半導体装置の要部を拡大して概略的に示す図２に対応する平面図である。 本発明の第４実施の形態に係る半導体装置の要部を拡大して概略的に示す図２に対応する平面図である。
［第１実施の形態］
以下、図１及び図２を用いて、本発明の第１実施の形態に係る半導体装置及びその製造方法について説明する。
（半導体装置１の基板断面構造）
図１及び図２に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは順方向接続において外部端子ＢＰに電気的に接続されている。
基板２にはSOI基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造とされている。
支持基板２０は、ここでは、シリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよく、又はｎ型に設定されてもよい。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。
半導体素子としては、例えば絶縁ゲート型電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）、バイポーラトランジスタ、抵抗素子、容量素子等が含まれる。また、IGFETは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用され、更にｎチャネル導電型、ｐチャネル導電型のいずれも含む意味において使用されている。
（素子分離領域３の構造）
図１及び図２に示されるように、ダイオードＤの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。素子分離領域３は、ダイオードＤと、その周囲に配設されたダイオードＤ以外の半導体素子との間等、素子間を電気的に分離する構成とされている。本実施の形態において、素子分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
トレンチ３０は、ダイオードＤの周囲を取り囲み、活性層２２の表面から絶縁層２１の少なくとも表面に至る構成とされている。トレンチ３０では、溝深さ寸法に対して、溝開口幅寸法が小さく（アスペクト比が大きく）設定されている。すなわち、トレンチ３０を有する素子分離領域３が採用されると、活性層２２の表面上での素子分離領域３の占有面積が小さくなるので、半導体装置１の集積度を向上させることができる。トレンチ３０は、半導体装置１の製造プロセスにおいて、例えばリアクティブイオンエッチング（RIE）等の異方性エッチングを用いて形成されている。
絶縁体３１は、トレンチ３０の側壁に配設され、例えばシリコン酸化膜により形成されている。このシリコン酸化膜は、例えば化学的気相析出（CVD）法を用いて形成されている。
導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設されている。導電体３２として、例えばシリコン多結晶膜が使用されている。接地電位に印加されるなどの必要に応じて、シリコン多結晶膜に不純物が導入されて、シリコン多結晶膜が低抵抗値に調整されている。半導体装置１の製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ３０内部を埋設しつつ、活性層２２上が平坦になるまで堆積される。そして、トレンチ３０内部が完全に埋設されつつ、活性層２２上のシリコン多結晶膜が除去される。このシリコン多結晶の除去には、エッチング法又はケミカルメカニカルポリシング（CMP）法を使用することができる。
（ダイオードＤの構造）
図１及び図２に示されるように、ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。
アノード領域としての活性層２２は、底面を絶縁層２１により囲まれ（図１参照）、側面の周囲全体を素子分離領域３により囲まれている（図１及び図２参照）。特に平面形状が限定されるものではないが、ここでは、図２に示されるように、活性層２２の平面形状は、左右に細長い矩形状に形成されている。詳しく説明すると、活性層２２は、カソード領域としてのｎ型半導体領域４及び後述するコンタクト領域（ｐ型半導体領域５）が左右方向に配置されるので、左右方向を長手方向とする長方形状に形成されている。
ここで、図１に示されるように、アノード領域は活性層２２を使用しているので、アノード領域の活性層２２からの表面の深さｄ１は活性層２２の厚さに相当する。
ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成されている。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定されている。さらに、ｎ型半導体領域４の活性層２２とのｐｎ接合深さｄ３は、活性層２２の深さｄ１よりも浅く設定されている。
アノード領域としての活性層２２の主面部には、活性層２２と同一導電型のコンタクト領域として使用されるｐ型半導体領域５が配設されている。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定されている。また、ｐ型半導体領域５の活性層２２の表面からの深さｄ２は、ｎ型半導体領域４のｐｎ接合深さｄ３よりも浅く設定されている。言い換えると、ｎ型半導体領域４のｐｎ接合深さｄ３はｐ型半導体領域５の深さｄ２よりも深い設定とされている。
ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図１に示される配線１２）との接触抵抗（接続抵抗）を小さくすることができる。
図１に示されるように、ダイオードＤ上及び素子分離領域３上を含む基板２上の全面にパッシベーション膜１０が配設されている。パッシベーション膜１０は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成されている。
図１及び図２に示されるように、パッシベーション膜１０上には配線１２が配設されている。配線１２は、ここでは単層配線構造を示しているが、２層以上の配線構造であってもよい。配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。
図１及び図２中、左側に示される配線１２の一端部は、パッシベーション膜１０に膜厚方向に貫通して形成された接続孔１１を通してカソード領域としてのｎ型半導体領域４に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の内部回路に接続されている。
また、右側に示される配線１２の一端部は、接続孔１１を通してｐ型半導体領域５に電気的に接続され、ｐ型半導体領域５はアノード領域としてのｐ型活性層２２に電気的に接続されている。この配線１２の他端部は、活性層２２上をパッシベーション膜１０を介して延設し、素子分離領域３を跨いで、図示省略の外部端子ＢＰに接続されている。
（チャネルストッパ領域４Ｃの構造）
このように構成される半導体装置１では、図１及び図２に示されるように、アノード領域としてのｐ型活性層２２の主面部にチャネルストッパ領域４Ｃが配設されている。
詳しく説明すると、チャネルストッパ領域４Ｃは、コンタクト領域としてのｐ型半導体領域５と素子分離領域３との間であって、ｐ型半導体領域５に接続された配線（図１及び図２中、右側の配線）１２下に配設されている。ここで、チャネルストッパ領域４Ｃは、ｐ型半導体領域５に対して、活性層２２を介在させて離間され、素子分離領域３に対しては接して配設されている。また、チャネルストッパ領域４Ｃは、配線１２の幅方向において、配線１２下以外のｐ型半導体領域５の周囲の一部を取り囲んで配設されている。本実施の形態では、チャネルストッパ領域４Ｃは、配線１２に負のサージ電圧が印加された場合、配線１２からその幅方向の活性層２２の主面部に電界効果が及ぶ範囲内において、少なくとも配設されている。
なお、チャネルストッパ領域４Ｃは、素子分離領域３と離間して配設されてもよい。
チャネルストッパ領域４Ｃは、活性層２２とは反対導電型であるｎ型半導体領域により形成されている。このｎ型半導体領域は、コンタクト領域としてのｐ型半導体領域５の不純物密度よりも低い不純物密度に設定され、ｐ型半導体領域５の深さｄ２よりも深いｐｎ接合深さｄ３に設定されている。また、ｎ型半導体領域は、アノード領域としての活性層２２の不純物密度よりも高い不純物密度に設定され、活性層２２の深さｄ１よりも浅いｐｎ接合深さｄ３に設定されている。
本実施の形態では、チャネルストッパ領域４Ｃは、カソード領域としてのｎ型半導体領域４の不純物密度と同一の不純物密度に設定され、かつ、ｎ型半導体領域４のｐｎ接合深さｄ３と同一のｐｎ接合深さｄ３に設定されている。
（半導体装置１の製造方法）
本実施の形態に係る半導体装置１の製造方法、特にチャネルストッパ領域４Ｃの製造方法は以下の通りである。
まず、基板２が準備される（図３参照）。基板２にはSOI基板が使用され、基板２は支持基板２０上に絶縁層２１を介して活性層２２を有する。活性層２２は、ｐ型に設定され、低不純物密度に設定される。
図３に示されるように、ダイオードＤの形成領域ＤＲの周囲を取り囲んで活性層２２に素子分離領域３が形成される。素子分離領域３は、まずフォトリソグラフィ技術及びエッチング技術を用いてトレンチ３０を形成する。次に、トレンチ３０の少なくとも側壁に沿って絶縁体３１が形成される。そして、トレンチ３０内部に導電体３２が埋設され、これにより素子分離領域３が形成される。
素子分離領域３が形成されると、形成領域ＤＲにおいて、素子分離領域３により活性層２２の周囲が取り囲まれ、この周囲が取り囲まれた活性層２２がアノード領域として形成される。すなわち、本実施の形態に係る半導体装置１の製造方法では、アノード領域としての活性層２２を形成する工程の後に、素子分離領域３を形成する工程が組み込まれる。
また、形成領域ＤＲだけにアノード領域が形成されるとすれば、この製造方法では、素子分離領域３を形成する工程と同一工程において、アノード領域が形成される。
なお、活性層２２、素子分離領域３のそれぞれを形成した後、適正な不純物密度に設定されたｐ型不純物を活性層２２に注入することによって、素子分離領域３を形成する工程の後にアノード領域を形成することができる。
図４に示されるように、形成領域ＤＲにおいて、活性層２２の主面部にｎ型不純物を導入し、カソード領域としてのｎ型半導体領域４が形成される。ｎ型半導体領域４は、図示省略のフォトリソグラフィ技術により形成されたマスクを用いて、イオン注入法又は固相拡散法によりｎ型不純物を導入し、ｎ型不純物を活性化することにより形成される。ｎ型半導体領域４が形成されると、ダイオードＤが実質的に完成する。
本実施の形態に係る半導体装置１の製造方法では、図４に示されるように、ｎ型半導体領域４を形成する工程と同一工程において、チャネルストッパ領域４Ｃが形成される。チャネルストッパ領域４Ｃは、コンタクト領域（ｐ型半導体領域５）の形成領域と素子分離領域３との間であって、配線１２下となる活性層２２の主面部に形成される。チャネルストッパ領域４Ｃは、ｎ型半導体領域４と同一マスクを用い、かつ、同一のｎ型不純物の導入条件を用いたｎ型半導体領域として形成される。つまり、チャネルストッパ領域４Ｃは、ｎ型半導体領域４と同一不純物密度に形成され、かつ、ｎ型半導体領域４のｐｎ接合深さｄ３と同一のｐｎ接合深さｄ３に形成される。
図５に示されるように、形成領域ＤＲにおいて、活性層２２の主面部にコンタクト領域としてのｐ型半導体領域５が形成される。ｐ型半導体領域５は、ｎ型半導体領域４を形成する工程と同様に、図示省略のマスクを用いてｐ型不純物を導入し、ｐ型不純物を活性化することにより形成される。ｐ型半導体領域５はｎ型半導体領域４とチャネルストッパ領域４Ｃとの間に形成される。
次に、ダイオードＤ上であって活性層２２上及び素子分離領域３上にパッシベーション膜１０が形成され、引き続き、ｎ型半導体領域４上及びｐ型半導体領域５上においてパッシベーション膜１０に接続孔１１が形成される（図１参照）。
次に、一端部が接続孔１１を通してｎ型半導体領域４に接続される配線１２、一端部が接続孔１１を通してｐ型半導体領域５に接続される配線１２のそれぞれがパッシベーション膜１０上に形成される。
図示並びに説明は省略するが、この後、上層配線や最終パッシベーション膜等が形成される。
これら一連の製造工程が終了すると、本実施の形態に係る、ダイオードＤを含んで構成される保護素子を有する半導体装置１が完成する。
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１は、図１及び図２に示されるように、基板２に保護素子及び素子分離領域３を備える。
基板２は、支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。保護素子は、活性層２２に配設され、アノード領域とカソード領域とのｐｎ接合部に形成されるダイオードＤを含んで構成される。素子分離領域３は、ダイオードＤの周囲を取り囲んで活性層２２に配設される。この素子分離領域３は、ダイオードＤをその周囲に配設される素子から電気的に分離する。
さらに、アノード領域としての活性層２２の主面部にはコンタクト領域としてのｐ型半導体領域５が配設され、ｐ型半導体領域５には配線１２の一端部が接続される。ｐ型半導体領域５は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。配線１２はダイオードＤ上にパッシベーション膜１０を介して配設され、配線１２の他端部はパッシベーション膜１０上を延設する。
ここで、半導体装置１は更にチャネルストッパ領域４Ｃを備える。チャネルストッパ領域４Ｃは、活性層２２の主面部であって、ｐ型半導体領域５と素子分離領域３との間の配線１２下に少なくとも配設される。チャネルストッパ領域４Ｃは、ｐ型半導体領域５とは反対導電型に設定される。
仮に、アノード領域（ｐ型活性層２２）に配線１２を通して負のサージ電圧が印加されたとする。アノード領域の主面部であってコンタクト領域（ｐ型半導体領域５）と素子分離領域３との間の配線１２下において、配線１２からの電界効果により、本来なら、蓄積層が生成される。ところが、本実施の形態では、配線１２下にはチャネルストッパ領域４Ｃが配設されているので、このチャネルストッパ領域４Ｃにより蓄積層の生成を効果的に抑制又は防止することができる。
詳しく説明すると、図１に示されるように、まず、サージ電圧が印加されると、カソード領域（ｎ型半導体領域４）とアノード領域（ｐ型活性層２２）とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。
一方、ｐｎ接合部からアノード領域側へ空乏層Ｉｐが広がる。ここで、基板２の支持基板２０、素子分離領域３の導電体３２のそれぞれには、例えば接地電位（０Ｖ）が印加される。すると、基板２の支持基板２０、絶縁層２１及び活性層２２はフィールドプレート構造を構築し、更に素子分離領域３の導電体３２、絶縁体３１及び活性層２２は同様にフィールドプレート構造を構築する。このため、空乏層Ｉｐの広がりを向上させることができる。
そして、チャネルストッパ領域４Ｃが配設され、配線１２下においてアノード領域の主面部の蓄積層の生成が効果的に抑制又は防止されているので、素子分離領域３からコンタクト領域２への空乏層Ｉｐの広がりを向上させることができる。従って、サージ電圧に対して、ダイオードＤの接合耐圧を向上させることができる。
さらに、アノード領域の主面部であって配線１２下にチャネルストッパ領域４Ｃを単に配設する簡易な構成により、ダイオードＤの接合耐圧を向上させることができる。
図６には、本実施の形態におけるチャネルストッパ領域４Ｃが配設されていない、比較例に係る半導体装置６０が示されている。この比較例に係る半導体装置６０では、負のサージ電圧が配線１２を通してアノード領域に印加されると、カソード領域とアノード領域とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。一方、ｐｎ接合部からアノード領域側へも空乏層Ｉｐが広がる。
ところが、アノード領域の主面部、特にコンタクト領域（ｐ型半導体領域５）と素子分離領域３との間には、配線１２からの電界効果により蓄積層が生成されるので、空乏層Ｉｐが広がらない領域が発生する。図６に示される半導体装置６０では、アノード領域において、素子分離領域３からコンタクト領域へ空乏層Ｉｐが広がっていない。このため、カソード領域から活性層２２へ流れ込んだサージ電流ｉは、活性層２２と絶縁層２１との界面に沿って、更に活性層２２と絶縁体３１との界面であって活性層２２のトレンチ３０に沿って、これらを電流パス経路として流れる。結果的に、サージ電流ｉはコンタクト領域へ流れ込むので、ダイオードＤの接合耐圧を向上させることができない。
本実施の形態に係る半導体装置１では、図６に示される比較例に係る半導体装置６０における電流パス経路がチャネルストッパ領域４Ｃを備えることにより実質的に無くなるので、ダイオードＤの接合耐圧を向上させることができる。
また、本実施の形態に係る半導体装置１では、図２に示されるように、チャネルストッパ領域４Ｃは、配線１２下以外のコンタクト領域（ｐ型半導体領域５）の周囲の一部を取り囲んで配設される。
このため、配線１２下にのみにチャネルストッパ領域４Ｃが配設される場合に比し、配線１２の幅方向へ電界効果が広がっても、この電界効果が広がった領域におけるアノード領域の主面部において、蓄積層の生成を効果的に抑制又は防止することができる。従って、配線１２下以外においても、素子分離領域３からコンタクト領域へ空乏層Ｉｐを広げることができるので、ダイオードＤの接合耐圧をより一層向上させることができる。
さらに、本実施の形態に係る半導体装置１では、図１に示されるように、チャネルストッパ領域４Ｃの不純物密度がコンタクト領域（ｐ型半導体領域５）の不純物密度よりも低く設定されることにより、チャネルストッパ領域４Ｃのアノード領域（活性層２２）との接合深さｄ３が、コンタクト領域の深さｄ２よりも深く設定し易い。
一方、チャネルストッパ領域４Ｃの不純物密度がアノード領域の不純物密度よりも高く設定されることにより、チャネルストッパ領域４Ｃの接合深さｄ３が、アノード領域の深さｄ１よりも浅く設定し易い。
このため、素子分離領域３のアノード領域側の側面に沿って、コンタクト領域の深さｄ２よりも深い領域にチャネルストッパ領域４Ｃが形成され、この深い領域での空乏層Ｉｐを広げることができるので、ダイオードＤの接合耐圧をより一層向上させることができる。
また、本実施の形態に係る半導体装置１では、図１に示されるように、チャネルストッパ領域４Ｃのアノード領域（活性層２２）との接合深さｄ３が、コンタクト領域（ｐ型半導体領域５）の主面からの深さｄ２よりも深く設定される。
このため、素子分離領域３のアノード領域側の側面に沿って、コンタクト領域の深さｄ２よりも深い領域にチャネルストッパ領域４Ｃが形成され、この深い領域での空乏層Ｉｐを広げることができるので、ダイオードＤの接合耐圧をより一層向上させることができる。
さらに、本実施の形態に係る半導体装置１では、図１及び図４に示されるように、チャネルストッパ領域４Ｃの不純物密度がカソード領域（ｎ型半導体領域４）の不純物密度と同一に設定される。加えて、チャネルストッパ領域４Ｃのアノード領域（活性層２２）との接合深さｄ３がカソード領域のアノード領域との接合深さｄ３と同一に設定される。
このため、チャネルストッパ領域４Ｃがカソード領域と同一構造により簡易に構成されるので、簡単にダイオードＤの接合耐圧を向上させることができる。
また、本実施の形態に係る半導体装置１の製造方法では、最初に、図３に示されるように、基板２に素子分離領域３が形成され、保護素子を構成するダイオードＤのアノード領域が形成される。基板２は、支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。素子分離領域３は、ダイオードＤの形成領域ＤＲを取り囲んで活性層２２に形成される。アノード領域は、素子分離領域３により周囲が取り囲まれたｐ型活性層２２に形成される。
次に、図４に示されるように、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するダイオードＤが形成される。カソード領域は、アノード領域とは逆導電型に設定され、ｎ型半導体領域４により形成される。
図５に示されるように、アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定されたｐ型半導体領域５により形成され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
次に、図１に示されるように、ダイオードＤ上にパッシベーション膜１０を介して配線１２が形成される。図１及び図２に示されるように、配線１２の一端部はコンタクト領域に接続され、配線１２の他端部はパッシベーション膜１０上を延設する。
ここで、アノード領域（活性層２２）の主面部であって、コンタクト領域（ｐ型半導体領域５）と素子分離領域３との間の配線１２下に、チャネルストッパ領域４Ｃが形成される。チャネルストッパ領域４Ｃは、カソード領域（ｎ型半導体領域４）を形成する工程と同一工程によって、カソード領域と同一導電型に形成される。
このため、チャネルストッパ領域４Ｃがカソード領域を形成する工程を利用して形成されるので、チャネルストッパ領域４Ｃを形成する工程に相当する分、製造工程数を削減することができる。しかも、ダイオードＤの接合耐圧を向上させることができる。
［第２実施の形態］
以下、図７を用いて、本発明の第２実施の形態に係る半導体装置１及びその製造方法について説明する。なお、本実施の形態並びに後述する実施の形態において、第１実施の形態に係る半導体装置１と同一の構成要素又は実質的に同一の構成要素には同一符号を付し、重複する説明は省略する。
図７に示されるように、本実施の形態に係る半導体装置１では、アノード領域としての活性層２２の主面部において、配線１２下以外のコンタクト領域の周囲の一部を取り囲んでチャネルストッパ領域４Ｃが配設されている。
詳しく説明すると、チャネルストッパ領域４Ｃは、平面視において、矩形状に形成されたコンタクト領域（ｐ型半導体領域５）のカソード領域側の辺部分を除いて、コンタクト領域の周囲の一部を取り囲んで配設されている。つまり、チャネルストッパ領域４Ｃは、図７中、コンタクト領域のカソード領域とは反対側の右辺、上辺及び下辺に沿って延設され、コンタクト領域の周囲の約４分の３を取り囲んで配設されている。
チャネルストッパ領域４Ｃを含む、半導体装置１の製造方法は前述の第１実施の形態に係る半導体装置１の製造方法と同様であるので、ここでの説明は省略する。
このように構成される半導体装置１及びその製造方法によれば、前述の第１実施の形態に係る半導体装置１及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
さらに、本実施の形態に係る半導体装置１では、図７に示されるように、カソード領域と対向する部位を除き、アノード領域の主面部において、配線１２下以外のコンタクト領域の周囲の一部を取り囲んでチャネルストッパ領域４Ｃが配設される。
このため、コンタクト領域（ｐ型半導体領域５）に一端部が接続される配線１２の他端部を、図７中、上下方向へどのように延設させるレイアウトにしても、アノード領域の主面部であって配線１２下にはチャネルストッパ領域４Ｃが必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、ダイオードＤの接合耐圧を向上させることができる。
［第３実施の形態］
次に、図８を用いて、本発明の第３実施の形態に係る半導体装置１及びその製造方法について説明する。本実施の形態は、第２実施の形態に係る半導体装置１及びその製造方法の変形例である。
図８に示されるように、本実施の形態に係る半導体装置１では、アノード領域としての活性層２２の主面部において、配線１２下以外のコンタクト領域の周囲のすべてを取り囲んでチャネルストッパ領域４Ｃが配設されている。
詳しく説明すると、チャネルストッパ領域４Ｃは、平面視において、矩形状に形成されたコンタクト領域（ｐ型半導体領域５）のすべての辺部分に沿って終端が無い矩形リング形状に形成されている。
チャネルストッパ領域４Ｃを含む、半導体装置１の製造方法は前述の第１実施の形態に係る半導体装置１の製造方法と同様であるので、ここでの説明は省略する。
このように構成される半導体装置１及びその製造方法によれば、前述の第２実施の形態に係る半導体装置１及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
さらに、本実施の形態に係る半導体装置１では、図８に示されるように、アノード領域の主面部であって、カソード領域（ｎ型半導体領域４）とコンタクト領域（ｐ型半導体領域５）との間にチャネルストッパ領域４Ｃが配設される。チャネルストッパ領域４Ｃは、活性層２２の主面から深さ方向へ向かって延設され、カソード領域とアノード領域とのｐｎ接合部からコンタクト領域側へ横方向への空乏層Ｉｐ（図１参照）の広がりを阻止する壁として作用する。
このため、空乏層Ｉｐはチャネルストッパ領域４Ｃに沿って活性層２２の深さ方向へ迂回し、空乏層Ｉｐの広がりを促進させることができるので、ダイオードＤの接合耐圧をより一層向上させることができる。
［第４実施の形態］
次に、図９を用いて、本発明の第４実施の形態に係る半導体装置１及びその製造方法について説明する。本実施の形態は、第２実施の形態に係る半導体装置１及びその製造方法の変形例である。
図９に示されるように、本実施の形態に係る半導体装置１では、アノード領域としての活性層２２の主面部において、配線１２下以外のコンタクト領域及びカソード領域の周囲を取り囲んでチャネルストッパ領域４Ｃが配設されている。
詳しく説明すると、チャネルストッパ領域４Ｃは、図９中、平面視において、矩形状に形成されたコンタクト領域（ｐ型半導体領域５）の右辺、上辺及び下辺に沿って延設されている。さらに、チャネルストッパ領域４Ｃは、矩形状に形成されたカソード領域（ｎ型半導体領域４）の左辺、上辺及び下辺に沿って延設されている。チャネルストッパ領域Ｃは、カソード領域とコンタクト領域との間を除き、終端が無い矩形リング形状に形成されている。
チャネルストッパ領域４Ｃを含む、半導体装置１の製造方法は前述の第１実施の形態に係る半導体装置１の製造方法と同様であるので、ここでの説明は省略する。
このように構成される半導体装置１及びその製造方法によれば、前述の第２実施の形態に係る半導体装置１及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
さらに、本実施の形態に係る半導体装置１では、コンタクト領域（ｐ型半導体領域５）に一端部が接続される配線１２の他端部を、図９中、上下方向並びに左右方向へどのように延設させるレイアウトにしても、アノード領域の主面部であって配線１２下にはチャネルストッパ領域４Ｃが必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、ダイオードＤの接合耐圧を向上させることができる。
なお、本発明では、本実施の形態に係る半導体装置１と前述の第３実施の形態に係る半導体装置１とを組み合わせることができる。すなわち、図９に示されるチャネルストッパ領域４Ｃに加えて、図８に示されるカソード領域とコンタクト領域との間のチャネルストッパ領域４Ｃが配設されてもよい。
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、例えば金属基板や化合物半導体基板を使用してもよい。
また、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
さらに、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
また、本実施の形態では、素子分離領域はトレンチアイソレーション構造とされているが、本発明は、基板の選択酸化技術を用いて形成されたフィールド絶縁膜を素子分離領域として使用してもよい。
１…半導体装置、２…基板、２０…支持基板、２１…絶縁層、２２…活性層（アノード領域）、３…素子分離領域、３０…トレンチ、３１…絶縁体、３２…導電体、４…ｎ型半導体領域（カソード領域）、４Ｃ…チャネルストッパ領域、５…ｐ型半導体領域（コンタクト領域）、１０…パッシベーション膜、１２…配線、Ｄ…ダイオード（ｐｎ接合ダイオード）。

Claims (7)

  1. 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、
    前記ｐｎ接合ダイオードの周囲を取り囲み前記活性層に配設され、前記ｐｎ接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
    前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
    前記ｐｎ接合ダイオード上にパッシベーション膜を介して配設され、一端部が前記コンタクト領域に接続され、他端部が前記パッシベーション膜上を延設する配線と、
    前記コンタクト領域と前記素子分離領域との間の前記配線下において前記アノード領域の主面部に配設され、前記コンタクト領域とは反対導電型に設定されたチャネルストッパ領域と、
    を備えた半導体装置。
  2. 前記チャネルストッパ領域は、前記配線下以外の前記コンタクト領域の周囲の一部又は周囲のすべてを取り囲んで配設されている請求項１に記載の半導体装置。
  3. 前記チャネルストッパ領域は、前記アノード領域及び前記カソード領域の周囲を取り囲んで配設されている請求項１に記載の半導体装置。
  4. 前記チャネルストッパ領域は、前記コンタクト領域の不純物密度よりも低く、かつ、前記アノード領域の不純物密度よりも高く設定されている請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 前記チャネルストッパ領域の前記アノード領域との接合深さは、前記コンタクト領域の主面からの深さよりも深く設定されている請求項１〜請求項４のいずれか１項に記載の半導体装置。
  6. 前記チャネルストッパ領域の不純物密度は、前記カソード領域の不純物密度と同一に設定され、前記チャネルストッパ領域の前記アノード領域との接合深さは、前記カソード領域の前記アノード領域との接合深さと同一に設定されている請求項１〜請求項５のいずれか１項に記載の半導体装置。
  7. 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層において、保護素子を構成するｐｎ接合ダイオードの形成領域を取り囲んで素子分離領域を形成し、当該素子分離領域により周囲が取り囲まれた前記活性層にアノード領域を形成する工程と、
    前記アノード領域の主面部に、前記ｐｎ接合ダイオードの前記アノード領域とは逆導電型のカソード領域を形成し、前記ｐｎ接合ダイオードを形成する工程と、
    前記アノード領域の前記カソード領域とは異なる主面部に、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域を形成する工程と、
    一端部が前記コンタクト領域に接続され、他端部が前記ｐｎ接合ダイオード上をパッシベーション膜を介して延設する配線を形成する工程と、
    前記アノード領域の前記コンタクト領域と前記素子分離領域との間の主面部において前記配線下に、前記カソード領域を形成する工程と同一工程によって前記カソード領域と同一導電型のチャネルストッパ領域を形成する工程と、
    を備えた半導体装置の製造方法。
JP2018135262A 2018-07-18 2018-07-18 半導体装置及びその製造方法 Active JP7140349B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018135262A JP7140349B2 (ja) 2018-07-18 2018-07-18 半導体装置及びその製造方法
US17/260,702 US11532608B2 (en) 2018-07-18 2019-07-08 Semiconductor device and method for manufacturing same
PCT/JP2019/027015 WO2020017383A1 (ja) 2018-07-18 2019-07-08 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018135262A JP7140349B2 (ja) 2018-07-18 2018-07-18 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2020013901A true JP2020013901A (ja) 2020-01-23
JP7140349B2 JP7140349B2 (ja) 2022-09-21

Family

ID=69164367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018135262A Active JP7140349B2 (ja) 2018-07-18 2018-07-18 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US11532608B2 (ja)
JP (1) JP7140349B2 (ja)
WO (1) WO2020017383A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7193053B2 (ja) * 2018-07-18 2022-12-20 株式会社東海理化電機製作所 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922997A (ja) * 1995-07-04 1997-01-21 Toyota Autom Loom Works Ltd 半導体装置
JP2008153403A (ja) * 2006-12-15 2008-07-03 Denso Corp 半導体装置
JP2009026987A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003509867A (ja) * 1999-09-16 2003-03-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置
JP4354876B2 (ja) 2004-06-10 2009-10-28 パナソニック株式会社 半導体装置
US8164869B2 (en) * 2007-08-08 2012-04-24 Sofics Bvba Diode chain with a guard-band
JP5748353B2 (ja) * 2011-05-13 2015-07-15 株式会社豊田中央研究所 横型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922997A (ja) * 1995-07-04 1997-01-21 Toyota Autom Loom Works Ltd 半導体装置
JP2008153403A (ja) * 2006-12-15 2008-07-03 Denso Corp 半導体装置
JP2009026987A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
JP7140349B2 (ja) 2022-09-21
US11532608B2 (en) 2022-12-20
WO2020017383A1 (ja) 2020-01-23
US20210280573A1 (en) 2021-09-09

Similar Documents

Publication Publication Date Title
TWI572037B (zh) 電晶體裝置及其形成方法
JP6666671B2 (ja) 半導体装置
US20050218472A1 (en) Semiconductor device manufacturing method thereof
JP6092749B2 (ja) 半導体装置及び半導体装置の製造方法
US20130075814A1 (en) Semiconductor device with a semiconductor via
JP5287835B2 (ja) 半導体装置
JP4618629B2 (ja) 誘電体分離型半導体装置
JP2011210916A (ja) 半導体装置の製造方法
JP2009177087A (ja) 半導体装置
JP6958575B2 (ja) 半導体装置およびその製造方法
JP2007243140A (ja) 半導体装置、電子装置および半導体装置の製造方法
JP2021002623A (ja) 半導体装置
JP6295444B2 (ja) 半導体装置
US9324829B2 (en) Method of forming a trench electrode device with wider and narrower regions
JP2012238741A (ja) 半導体装置及びその製造方法
WO2020017384A1 (ja) 半導体装置及びその製造方法
JP2010062315A (ja) 半導体装置
WO2020017383A1 (ja) 半導体装置及びその製造方法
JP7368121B2 (ja) 半導体装置および半導体装置の製造方法
CN205542791U (zh) 半导体器件
JP2012204563A (ja) 半導体素子及び半導体素子の製造方法
JP2009176884A (ja) 半導体装置
JP7193053B2 (ja) 半導体装置及びその製造方法
JP4245644B1 (ja) 静電気放電保護装置及びこれを備えた半導体集積回路
JP2010010583A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220829

R150 Certificate of patent or registration of utility model

Ref document number: 7140349

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150