JP2020010143A - 電力増幅回路 - Google Patents

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Abstract

【課題】回路規模の増大を抑制しつつ、最大出力電力を増大させることができる電力増幅回路を提供する。【解決手段】電力増幅回路１００Ａは、第１及び第２信号が入力される下段差動対Ａ１と、第１及び第２増幅信号を出力する上段差動対Ａ２と、第１及び第２増幅信号を合成する合成器５０と、第１及び第２インダクタＬ４、Ｌ５と、第１及び第２キャパシタＣ４、Ｃ５と、を備える。下段差動対は、第１トランジスタ１１と第２トランジスタ１２と、を含み、上段差動対は、エミッタが第１インダクタＬ６を通じて接地に接続されかつ第１キャパシタＣ４を通じて第１トランジスタに接続された第３トランジスタ１３と、エミッタが第２インダクタＬ７を通じて接地に接続されかつ第２キャパシタＣ５を通じて第２トランジスタに接続された第４トランジスタ１４と、を含む。【選択図】図１

Description

本発明は、電力増幅回路に関する。
携帯電話等の移動体通信機においては、トランジスタを用いた電力増幅回路が搭載されている。例えば、非特許文献１には、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いた電力増幅回路が開示されている。また、特許文献１には、２つのＨＢＴがカスコード接続された電力増幅回路が開示されている。
特開２０１５−１１５８３５号公報
Satoshi Tanaka、「Evolution of Power Amplifier for mobile applications」、International Meeting for Future of Electron Devices, Kansai（IMFEDK）、IEEE、2013、p.112−113
電力増幅回路においては、電源電圧を昇圧することにより最大出力電力を増大させることができる。しかし、非特許文献１に開示される回路では、トランジスタのコレクタ・ベース間の耐電圧によって電源電圧の上限が制約される。この点、特許文献１に開示される回路では、２つのトランジスタがカスコード接続されることにより各トランジスタに印加される電圧が分圧されるため、非特許文献１に開示される構成よりも電源電圧の上限を上げることができる。しかし、電源電圧としてバッテリ電圧の上限より高い電圧を印加するために昇圧型の変換回路が必要となり、回路規模が大きくなる。
本発明は、かかる事情に鑑みてなされたものであり、回路規模の増大を抑制しつつ、最大出力電力を増大させることができる電力増幅回路を提供することを目的とする。
かかる目的を達成するため、本発明の一側面に係る電力増幅回路は、第１信号と第２信号とが入力される下段差動対と、下段差動対の上段に設けられ、第１信号及び第２信号にそれぞれ対応する第１増幅信号及び第２増幅信号を出力する上段差動対と、第１増幅信号及び第２増幅信号を合成して合成信号を出力する合成器と、第１インダクタ及び第２インダクタと、第１キャパシタ及び第２キャパシタと、を備え、下段差動対は、コレクタ又はドレインに第１電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに第１信号が供給される第１トランジスタと、コレクタ又はドレインに第１電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに第２信号が供給される第２トランジスタと、を含み、上段差動対は、コレクタ又はドレインに第２電源電圧が供給され、エミッタ又はソースが第１インダクタを通じて接地に接続されるとともに、第１キャパシタを通じて第１トランジスタのコレクタ又はドレインに接続された第３トランジスタと、コレクタ又はドレインに第２電源電圧が供給され、エミッタ又はソースが第２インダクタを通じて接地に接続されるとともに、第２キャパシタを通じて第２トランジスタのコレクタ又はドレインに接続された第４トランジスタと、を含む。
本発明によれば、回路規模の増大を抑制しつつ、最大出力電力を増大させることができる電力増幅回路を提供することができる。
本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。 バイアス回路２０の構成例を示す図である。 バイアス回路２０の他の構成例を示す図である。 本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。 バイアス回路２６の構成例を示す図である。 バイアス回路２６の他の構成例を示す図である。 本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第５実施形態に係る電力増幅回路の構成例を示す図である。 バイアス回路２０の他の構成例を示す図である。 バイアス回路２６の他の構成例を示す図である。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。本実施形態に係る電力増幅回路は、例えば携帯電話等の移動体通信機において、入力される無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を増幅し、増幅信号を出力する回路である。ＲＦ信号の周波数は、例えば数〜数十ＧＨｚ程度である。
図１に示されるように、電力増幅回路１００Ａは、トランジスタ１０〜１４、バイアス回路２０〜２４、電圧調整回路３０，３１、分配器４０、合成器５０、キャパシタＣ１〜Ｃ５及びインダクタＬ１〜Ｌ７を備える。
電力増幅回路１００Ａは、二段の増幅器を有する。初段（ドライブ段）の増幅器は、トランジスタ１０を含み、後段（パワー段）の増幅器はトランジスタ１１〜１４を含む。ドライブ段は、入力信号ＲＦ１を増幅して、増幅信号ＲＦ２を出力する。パワー段は、ドライブ段から出力された増幅信号ＲＦ２をさらに増幅して、増幅信号ＲＦ３ａ，ＲＦ３ｂを出力する。
本実施形態において、トランジスタ１０〜１４は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタにより構成される。なお、トランジスタ１０〜１４は、バイポーラトランジスタに限られず、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の電界効果トランジスタにより構成されてもよい。その場合、コレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。
トランジスタ１０は、コレクタにインダクタＬ１を通じて電源電圧Ｖｃｃ１が供給され、ベースにキャパシタＣ１を通じて入力信号ＲＦ１が供給され、エミッタが接地に接続される。また、トランジスタ１０のベースには、バイアス回路２０から出力されるバイアス電流が供給される。これにより、トランジスタ１０のコレクタから増幅信号ＲＦ２が出力される。
分配器４０は、ドライブ段の増幅器とパワー段の増幅器の間に設けられる。分配器４０は、トランジスタ１０のコレクタから出力される増幅信号ＲＦ２を、位相が互いに逆位相である増幅信号ＲＦ２ａ（第１信号）と増幅信号ＲＦ２ｂ（第２信号）とに分配して出力する。
トランジスタ１１（第１トランジスタ）とトランジスタ１２（第２トランジスタ）は、差動増幅動作を行う下段差動対Ａ１を構成する。具体的に、トランジスタ１１は、コレクタにインダクタＬ２（第３インダクタ）を通じて電源電圧Ｖｃｃ２（第１電源電圧）が供給され、ベースにキャパシタＣ２を通じて増幅信号ＲＦ２ａが供給され、エミッタが接地に接続される。トランジスタ１２は、コレクタにインダクタＬ３（第４インダクタ）を通じて電源電圧Ｖｃｃ２が供給され、ベースにキャパシタＣ３を通じて増幅信号ＲＦ２ｂが供給され、エミッタが接地に接続される。また、トランジスタ１１，１２のベースには、それぞれ、バイアス回路２１，２２から出力されるバイアス電流又は電圧が供給される。これにより、トランジスタ１１，１２のコレクタから、それぞれ増幅信号が出力される。
トランジスタ１３（第３トランジスタ）とトランジスタ１４（第４トランジスタ）は、下段差動対Ａ１と同期して差動増幅動作を行う上段差動対Ａ２を構成する。具体的に、トランジスタ１３は、コレクタにインダクタＬ４を通じて電源電圧Ｖｃｃ３（第２電源電圧）が供給され、ベースにバイアス回路２３から電圧調整回路３０を通じてバイアス電流又は電圧が供給され、エミッタがインダクタＬ６（第１インダクタ）を通じて接地に接続される。トランジスタ１４は、コレクタにインダクタＬ５を通じて電源電圧Ｖｃｃ３が供給され、ベースにバイアス回路２４から電圧調整回路３１を通じてバイアス電流又は電圧が供給され、エミッタがインダクタＬ７（第２インダクタ）を通じて接地に接続される。また、トランジスタ１３は、下段のトランジスタ１１とカスコード接続され、エミッタがキャパシタＣ４（第１キャパシタ）を通じてトランジスタ１１のコレクタに接続される。トランジスタ１４は、下段のトランジスタ１２とカスコード接続され、エミッタがキャパシタＣ５（第２キャパシタ）を通じてトランジスタ１２のコレクタに接続される。これにより、上段のトランジスタ１３，１４のコレクタから、それぞれ、下段のトランジスタ１１，１２から出力された信号をさらに増幅した増幅信号ＲＦ３ａ（第１増幅信号），ＲＦ３ｂ（第２増幅信号）が出力される。このように、パワー段の増幅器は、下段差動対Ａ１と上段差動対Ａ２とがカスコード接続された構成を含む。パワー段の増幅器の動作の詳細については後述する。
バイアス回路２０〜２４は、それぞれ、バイアス電流又は電圧を生成し、トランジスタ１０〜１４のベースにバイアス電流又は電圧を供給する。
図２Ａは、バイアス回路２０の構成例（バイアス回路２０Ａ）を示す図である。図２Ａに示されるように、バイアス回路２０Ａは、ダイオード２００，２０１、トランジスタ２１０、抵抗素子２２０及び電流源２３０を備える。
ダイオード２００，２０１及び電流源２３０は、所定レベルの電圧を生成するように構成される。具体的には、ダイオード２００，２０１は直列接続され、ダイオード２００のアノードに電流源２３０から定電流が供給され、ダイオード２０１のカソードが接地に接続される。これにより、ダイオード２００のアノードに所定レベルの電圧（例えば、２．６Ｖ程度）が生成される。なお、ダイオード２００，２０１の代わりに、コレクタとベースが接続されたトランジスタが用いられてもよい。
トランジスタ２１０は、コレクタに電源電圧Ｖｃｃｂが供給され、ベースがダイオード２００のアノードに接続され、エミッタが抵抗素子２２０の一端に接続される。トランジスタ２１０は、エミッタから抵抗素子２２０を通じてトランジスタ１０（図１参照）のベースにバイアス電流を供給する。
なお、ダイオード２００，２０１のいずれか一方又は双方を、図１に示されるトランジスタ１０〜１４のいずれかと熱的に結合させることにより、当該トランジスタの発熱の影響に応じてバイアス電流の電流量を調整することができる。ここで言う熱的な結合とは、当該トランジスタの発熱に応じてバイアス電流の電流量が変化することを指す。具体的には、例えば、トランジスタ１０〜１４のいずれかが形成される領域の内部又は近接した領域に、ダイオード２００，２０１のいずれか一方又は双方を配置させてもよい。
図２Ｂは、バイアス回路２０の他の構成例（バイアス回路２０Ｂ）を示す図である。図２Ｂに示されるように、バイアス回路２０Ｂは、バイアス回路２０Ａが備える構成に加えて、抵抗素子２２１をさらに備える。
抵抗素子２２１は、ダイオード２０１のカソードと接地との間に接続される。これにより、バイアス回路２０Ｂでは、ダイオード２００のアノードの電圧を調整することができる。なお、バイアス回路２１〜２４の構成は、バイアス回路２０Ａ，２０Ｂと同様とすることができるため、詳細な説明は省略する。
図１に戻り、電圧調整回路３０は、バイアス回路２３と上段のトランジスタ１３のベースとの間に設けられる。電圧調整回路３１は、バイアス回路２４と上段のトランジスタ１４のベースとの間に設けられる。電圧調整回路３０，３１の動作の詳細については後述する。
合成器５０は、上段差動対Ａ２を構成するトランジスタ１３とトランジスタ１４からそれぞれ出力される増幅信号ＲＦ３ａと増幅信号ＲＦ３ｂを合成して、合成信号ＲＦ３を出力する。
キャパシタＣ１〜Ｃ３は、それぞれ、ＲＦ信号の直流成分を除去する。インダクタＬ１〜Ｌ５は、それぞれ、ＲＦ信号が電源回路（不図示）へと結合することを抑制する。
なお、図１においては図示が省略されているが、電力増幅回路１００Ａは、ドライブ段及びパワー段の増幅器の前後に回路間のインピーダンスを整合させる整合回路を備えていてもよい。
次に、パワー段の増幅器の動作について詳細に説明する。なお、以下では説明の便宜上、電源電圧Ｖｃｃ２，Ｖｃｃ３がいずれも直流電圧３Ｖ（以下、ＤＣ３Ｖと表記する。）であるものとして説明するが、電源電圧Ｖｃｃ２，Ｖｃｃ３の電圧値はこれに限られない。また、説明の簡単のため、各トランジスタ１１〜１４は線形領域で動作するものとし、ニー電圧は無視できるものとする。
キャパシタＣ４は、一端が上段のトランジスタ１３のエミッタに接続され、他端が下段のトランジスタ１１のコレクタに接続される。キャパシタＣ５は、一端が上段のトランジスタ１４のエミッタに接続され、他端が下段のトランジスタ１２のコレクタに接続される。キャパシタＣ４，Ｃ５は、低い周波数においてはインピーダンスが高く、高い周波数においてはインピーダンスが低い。従って、キャパシタＣ４，Ｃ５は、それぞれ、上段のトランジスタ１３，１４と下段のトランジスタ１１，１２を直流においては分離させ、交流においては接続させる機能を有する。
インダクタＬ６は、一端が上段のトランジスタ１３のエミッタに接続され、他端が接地に接続される。インダクタＬ７は、一端が上段のトランジスタ１４のエミッタに接続され、他端が接地に接続される。インダクタＬ６，Ｌ７は、低い周波数においてはインピーダンスが低く、高い周波数においてはインピーダンスが高い。従って、インダクタＬ６，Ｌ７は、それぞれ、上段のトランジスタ１３，１４のエミッタを直流においては接地に接続させ、交流においては下段のトランジスタ１１，１２のコレクタと接続させる機能を有する。
下段差動対Ａ１に着目すると、トランジスタ１１，１２は、エミッタが接地され、コレクタに電源電圧Ｖｃｃ２（ＤＣ３Ｖ）が供給されるため、コレクタにおけるＲＦ信号の振幅は交流電圧が±３Ｖ（以下、ＡＣ±３Ｖと表記する。）となる。従って、下段のトランジスタ１１，１２のコレクタ電圧はＤＣ３Ｖ±３Ｖ（すなわち、０Ｖ〜６Ｖ）の範囲において変動する。
次に、上段差動対Ａ２に着目すると、トランジスタ１３，１４のエミッタは、直流においては接地に接続されるためＤＣ０Ｖとなり、交流においては下段のトランジスタ１１，１２のコレクタと接続されるためＡＣ±３Ｖとなる。従って、上段のトランジスタ１３，１４のエミッタ電圧はＤＣ０Ｖ±３Ｖ（すなわち、−３Ｖ〜３Ｖ）の範囲において変動する。また、トランジスタ１３，１４のコレクタは、直流においては電源電圧Ｖｃｃ３（ＤＣ３Ｖ）が供給されるためＤＣ３Ｖとなり、交流においてはトランジスタ１３，１４のエミッタの変動範囲と合わせてＡＣ±６Ｖとなる。従って、上段のトランジスタ１３，１４のコレクタ電圧はＤＣ３Ｖ±６Ｖ（すなわち、−３Ｖ〜９Ｖ）の範囲において変動する。
さらに、本実施形態においては、下段のトランジスタ１１，１２と上段のトランジスタ１３，１４がそれぞれ差動対を構成する。従って、トランジスタ１３が出力する増幅信号ＲＦ３ａと、トランジスタ１４が出力する増幅信号ＲＦ３ｂが合成器５０において合成されることにより、合成器５０が出力する合成信号ＲＦ３は−６Ｖ〜１８Ｖの範囲において変動する。すなわち、合成信号ＲＦ３の信号振幅（２４Ｖ）は、下段のトランジスタ１１，１２の各々のコレクタの信号振幅（６Ｖ）の４倍となる。
ここで、上段のトランジスタ１３，１４がオンとなるためには、当該トランジスタ１３，１４のベース・エミッタ間電圧が閾値電圧（例えば、１．３Ｖ程度）以上である必要がある。従って、トランジスタ１３，１４のベース電圧は、トランジスタ１３，１４のエミッタ電圧の変動（ＡＣ±３Ｖ）に伴ってＤＣ１．３Ｖ±３Ｖ（すなわち、−１．７Ｖ〜４．３Ｖ）の範囲において変動する必要がある。この点、本実施形態においては、電圧調整回路３０，３１を備えることにより、トランジスタ１３，１４のベース電圧が調整されるため、当該ベース電圧の振幅動作がバイアス回路２３，２４によって制限されることが回避される。これにより、トランジスタ１３，１４のベース電圧がエミッタ電圧に伴って変動し、トランジスタ１３，１４のオン及びオフの状態が、トランジスタ１１，１２のオン及びオフの状態に一致することとなる。
上述のとおり、本実施形態においては、カスコード接続及び差動対を用いない構成に比べて、合成器５０が出力する合成信号ＲＦ３の振幅が約４倍となる。従って、例えば電源電圧を昇圧させるための昇圧型の変換回路を用いることなく、信号振幅を増大させることができる。
ここで、信号の出力電力をＰ、コレクタ電圧をＶ、増幅器の負荷インピーダンスをＲとすると、Ｐ＝Ｖ2／Ｒの関係が成り立つ。従って、負荷インピーダンスＲを一定とすると、コレクタ電圧Ｖが４倍になると出力電力Ｐが１６倍となる。従って、本実施形態によると、電源電圧を上昇させることなく、すなわち回路規模の増大を抑制しつつ、最大出力電力を増大させることができる。
また、本実施形態の変形例として、インダクタＬ２とインダクタＬ６、及び、インダクタＬ３とインダクタＬ７の少なくともいずれか一方は、電力増幅回路１００Ａが実装される基板において互いに近接して配置されてもよい。「互いに近接する」とは、２つのインダクタ同士が磁界結合する程度に近接した状態をいう。インダクタＬ２とインダクタＬ６、及び、インダクタＬ３とインダクタＬ７は、互いに同位相の信号が流れているため、これらを磁界結合させることにより、磁界結合していない場合に比べて小さいインダクタンス値により同等の効果を得ることができる。
なお、本実施形態において、増幅器の段数は二段であるが、当該段数は二段に限られず、一段であってもよく三段以上であってもよい。本実施形態では、最終段の増幅器にカスコード構成及び差動対が適用されているが、増幅器が複数の段数を備える場合、カスコード構成及び差動対が適用される段は最終段に限られず、他のいずれかの段であってもよく、全ての段であってもよい。
また、本実施形態において、カスコード接続されるトランジスタの段数は二段であるが、当該段数は二段に限られず、三段以上であってもよい。その場合、二段の構成に比べて、最上段のトランジスタのコレクタの信号振幅がさらに増大する。例えば、合計Ｎ個（Ｎは２以上の整数）のトランジスタがカスコード接続された場合、最上段のトランジスタのコレクタの信号振幅は、一段構成におけるトランジスタのコレクタの信号振幅の約Ｎ倍となる。
図３は、本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。なお、第２実施形態以降では、第１実施形態と同一の要素には同一の符号を付して説明を省略する。また、第２実施形態以降では、第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
同図に示されるように、電力増幅回路１００Ｂは、電力増幅回路１００Ａに比べて、電圧調整回路３０，３１の具体的な構成例が示され、かつドライブ段の増幅器が差動増幅される点において異なる。具体的に、電力増幅回路１００Ｂは、トランジスタ１５、バイアス回路２５、キャパシタＣ８及びインダクタＬ１０をさらに備え、分配器４０の代わりに分配器４１を備える。
電圧調整回路３０は、キャパシタＣ６及びインダクタＬ８を備える。キャパシタＣ６（第３キャパシタ）は、一端が上段のトランジスタ１３のベースに接続され、他端が接地に接続される。インダクタＬ８は、一端にバイアス回路２３からバイアス電流が供給され、他端が上段のトランジスタ１３のベースに接続される。電圧調整回路３１は、キャパシタＣ７及びインダクタＬ９を備える。キャパシタＣ７（第４キャパシタ）は、一端が上段のトランジスタ１４のベースに接続され、他端が接地に接続される。インダクタＬ９は、一端にバイアス回路２４からバイアス電流が供給され、他端が上段のトランジスタ１４のベースに接続される。
このように、電圧調整回路３０，３１がキャパシタＣ６，Ｃ７を備えることにより、トランジスタ１３，１４のベース電圧が調整される。従って、トランジスタ１３，１４のベース電圧の振幅動作がバイアス回路２３，２４によって制限されることが回避される。なお、キャパシタＣ６，Ｃ７のキャパシタンス値は、キャパシタＣ４，Ｃ５のキャパシタンス値より小さいことが好ましい。キャパシタＣ６，Ｃ７のキャパシタンス値が過度に大きいと、トランジスタ１３，１４のベース変動が抑制されてしまうためである。
分配器４１は、ドライブ段の増幅器の前段に設けられ、入力信号ＲＦ１を、位相が互いに逆位相である入力信号ＲＦ１ａ（第３信号）と入力信号ＲＦ１ｂ（第４信号）とに分配して出力する。
トランジスタ１５（第６トランジスタ）は、トランジスタ１０（第５トランジスタ）とともに差動対Ａ３を構成する。具体的に、トランジスタ１５は、コレクタにインダクタＬ１０を通じて電源電圧Ｖｃｃ１（第３電源電圧）が供給され、ベースにキャパシタＣ８を通じて入力信号ＲＦ１ｂが供給され、エミッタが接地に接続される。また、トランジスタ１５のベースには、バイアス回路２５から出力されるバイアス電流又は電圧が供給される。これにより、トランジスタ１５のコレクタから増幅信号ＲＦ２ｂが出力される。トランジスタ１０，１５のコレクタから出力された増幅信号ＲＦ２ａ，ＲＦ２ｂは、それぞれ、パワー段の下段差動対Ａ１を構成するトランジスタ１１，１２に供給される。
なお、バイアス回路２５、キャパシタＣ８及びインダクタＬ１０の構成は、バイアス回路２０、キャパシタＣ１及びインダクタＬ１と同様であるため、詳細な説明を省略する。
このような構成であっても、電力増幅回路１００Ｂは、電力増幅回路１００Ａと同様の効果を得ることができる。また、電力増幅回路１００Ｂは、ドライブ段が差動対Ａ３を含むため、電力増幅回路１００Ａに比べてさらに増幅率を向上させることができる。
なお、本実施形態では、ドライブ段が差動対Ａ３を含み、かつカスコード接続されない構成が示されているが、これに代えて、ドライブ段はパワー段と同様にカスコード接続されていてもよい。あるいは、ドライブ段は、差動対を含まず、カスコード接続されていてもよい。
また、図３に示される電圧調整回路３０，３１の構成は一例であり、これに限定されない。例えば、電圧調整回路３０，３１は、それぞれ、トランジスタ１３，１４のベースと接地との間においてキャパシタＣ６，Ｃ７と直列に接続されたインダクタをさらに備えていてもよい。
図４は、本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。なお、説明の便宜上、以降の説明においては、パワー段の増幅器に関する構成要素を図示し、ドライブ段の増幅器に関する構成要素の図示を省略する。同図に示されるように、電力増幅回路１００Ｃは、電力増幅回路１００Ａに比べて、バイアス回路２１〜２４の代わりにバイアス回路２６，２７を備える。
バイアス回路２６（第１バイアス回路）は、下段差動対Ａ１を構成するトランジスタ１１，１２の双方にバイアス電流を供給する。バイアス回路２７（第２バイアス回路）は、上段差動対Ａ２を構成するトランジスタ１３，１４の双方にバイアス電流を供給する。すなわち、本実施形態では、差動対をなす２つのトランジスタ間においてバイアス回路が共有される。
図５Ａは、バイアス回路２６の構成例（バイアス回路２６Ａ）を示す図であり、図５Ｂは、バイアス回路２６の他の構成例（バイアス回路２６Ｂ）を示す図である。なお、バイアス回路２７はバイアス回路２６と同様の構成とすることができるため、詳細な説明を省略する。
図５Ａに示されるバイアス回路２６Ａは、バイアス回路２０Ａに比べて、抵抗素子２２２をさらに備える。抵抗素子２２２は、一端がトランジスタ２１０のエミッタに接続され、他端がトランジスタ１２（図４参照）のベースに接続される。これにより、バイアス回路２６Ａは、トランジスタ２１０のエミッタから抵抗素子２２０，２２２を通じてトランジスタ１１，１２（図４参照）のベースにそれぞれバイアス電流を供給する。
図５Ｂに示されるバイアス回路２６Ｂは、バイアス回路２０Ａに比べて、トランジスタ２１１及び抵抗素子２２３をさらに備える。トランジスタ２１１は、コレクタに電源電圧Ｖｃｃｂが供給され、ベースがダイオード２００のアノードに接続され、エミッタが抵抗素子２２３の一端に接続される。抵抗素子２２３は、一端がトランジスタ２１１のエミッタに接続され、他端がトランジスタ１２（図４参照）のベースに接続される。これにより、バイアス回路２６Ｂは、トランジスタ２１０，２１１のエミッタから、それぞれ、抵抗素子２２０，２２３を通じてトランジスタ１１，１２（図４参照）のベースにバイアス電流を供給する。
このような構成であっても、電力増幅回路１００Ｃは、電力増幅回路１００Ａと同様の効果を得ることができる。また、電力増幅回路１００Ｃは、トランジスタごとにバイアス回路が設けられる構成に比べて、回路面積を縮小することができる。加えて、電力増幅回路１００Ｃは、差動対を構成するトランジスタ間において１つのバイアス回路が共有されるため、トランジスタごとにバイアス回路が設けられる構成に比べて、バイアス回路に含まれる素子のばらつきを回避することができ、差動増幅動作の性能が向上する。
なお、本実施形態では、下段差動対Ａ１及び上段差動対Ａ２の双方においてバイアス回路が共有される構成が示されているが、バイアス回路の共有は必ずしも下段及び上段の双方でなくてもよく、下段又は上段のいずれか一方であってもよい。
また、バイアス回路２６Ａ，２６Ｂは、図２Ｂに示されるバイアス回路２０Ｂと同様に、ダイオード２０１のカソードと接地との間に抵抗素子２２１に相当する素子を備えていてもよい。
図６は、本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。同図に示されるように、電力増幅回路１００Ｄは、電力増幅回路１００Ａに比べて、電源回路６０をさらに備える。
電源回路６０は、電力増幅回路１００Ｄが従う動作方式に応じて、バッテリ電圧Ｖｂａｔｔから電源電圧Ｖｃｃ２，Ｖｃｃ３を生成する。なお、本実施形態では、電源電圧Ｖｃｃ２と電源電圧Ｖｃｃ３は同じ電圧であるものとする。
例えば、電力増幅回路１００Ｄが平均電力トラッキング（ＡＰＴ：Ａｖｅｒａｇｅ Ｐｏｗｅｒ Ｔｒａｃｋｉｎｇ）方式に従う場合、電源回路６０は、電力増幅回路１００Ｄの平均出力電力に応じて変動する電圧を生成し、電源電圧Ｖｃｃ２，Ｖｃｃ３として出力する。他方、電力増幅回路１００Ｄがエンベロープトラッキング（ＥＴ：Ｅｎｖｅｌｏｐｅ Ｔｒａｃｋｉｎｇ）方式に従う場合、電源回路６０は、入力信号の包絡線に応じて変動する電圧を生成し、電源電圧Ｖｃｃ２，Ｖｃｃ３として出力する。ＥＴ方式では、入力信号の振幅レベルに応じて電源電圧Ｖｃｃ２，Ｖｃｃ３が制御されるため、ＡＰＴ方式に比べて電力効率を向上させることができる。なお、電源回路６０は、例えば制御信号を受け付けることによりＡＰＴ方式とＥＴ方式とが切り替え可能であるように構成されていてもよく、あるいはいずれか一方の動作方式に従って電源電圧が生成されるように構成されていてもよい。
このような構成であっても、電力増幅回路１００Ｄは、電力増幅回路１００Ａと同様の効果を得ることができる。
なお、本実施形態においては、電源回路６０が電力増幅回路１００Ｄに含まれているが、電源回路６０は電力増幅回路１００Ｄの外部に設けられていてもよい。
図７は、本発明の第５実施形態に係る電力増幅回路の構成例を示す図である。同図に示されるように、電力増幅回路１００Ｅは、電力増幅回路１００Ａに比べて、４つのキャパシタＣ９〜Ｃ１２をさらに備える。
キャパシタＣ９（第５キャパシタ）は、トランジスタ１１のベースとトランジスタ１２のコレクタとの間に接続されている。キャパシタＣ１０（第６キャパシタ）は、トランジスタ１２のベースとトランジスタ１１のコレクタとの間に接続されている。キャパシタＣ１１（第７キャパシタ）は、トランジスタ１３のベースとトランジスタ１４のコレクタとの間に接続されている。キャパシタＣ１２（第８キャパシタ）は、トランジスタ１４のベースとトランジスタ１３のコレクタとの間に接続されている。なお、キャパシタＣ９〜Ｃ１２のキャパシタンス値は、キャパシタＣ４，Ｃ５のキャパシタンス値より小さいことが好ましい。
このように、本実施形態では、キャパシタＣ９，Ｃ１０及びキャパシタＣ１１，Ｃ１２が、それぞれ差動対をなすトランジスタに互い違いに設けられることにより、これらのトランジスタが有するミラー容量の影響を打ち消すことができる。従って、電力増幅回路１００Ｅによると、電力増幅回路１００Ａに比べて、ミラー容量が影響するような高い周波数帯域においてもさらに高い利得を得ることができる。
図８Ａは、バイアス回路２０の他の構成例（バイアス回路２０Ｃ）を示す図である。図８Ａに示されるように、バイアス回路２０Ｃは、バイアス回路２０Ａ比べて、ダイオード２００，２０１に代えてトランジスタ２１２を備える。
トランジスタ２１２は、コレクタに電流源２３０から定電流が供給され、ベースがトランジスタ２１０のエミッタと抵抗素子２２０との接続点に接続され、エミッタが接地に接続される。そして、トランジスタ２１０のエミッタから出力される電流は、トランジスタ１０（図１参照）とトランジスタ２１２とに分かれて供給される。これにより、例えばトランジスタ１０のベースに供給されるバイアス電流の電流量が増加した場合、トランジスタ２１２のコレクタ・エミッタ間に流れる電流もまた増加しようとする。しかしながら、トランジスタ２１２のコレクタ・エミッタ間を流れる電流は、電流源２３０によって制限される。従って、トランジスタ２１２のコレクタ電圧（すなわち、トランジスタ２１０のベース電圧）の上昇が抑制され、結果としてトランジスタ２１０のエミッタから出力される電流が減少する。
このように、バイアス回路２０Ｃでは、出力されるバイアス電流の電流量の変動に応じて負帰還が働くため、安定したバイアス電流を供給することができる。なお、バイアス回路２０Ｃの構成は、上述のバイアス回路２０〜２５のそれぞれに適用可能である。
なお、上述のダイオード２００，２０１と同様に、トランジスタ２１２を図１に示されるトランジスタ１０〜１４のいずれかと熱的に結合させることにより、当該トランジスタ１０〜１４の発熱の影響に応じてバイアス電流の電流量を調整することができる。具体的には、例えば、トランジスタ１０〜１４のいずれかが形成される領域の内部又は近接した領域に、トランジスタ２１２を配置させる。
図８Ｂは、バイアス回路２６の他の構成例（バイアス回路２６Ｃ）を示す図である。図８Ｂに示されるように、バイアス回路２６Ｃは、バイアス回路２０Ｃに比べて、抵抗素子２２４をさらに備える。
抵抗素子２２４は、一端がトランジスタ２１０のエミッタに接続され、他端がトランジスタ１２（図４参照）のベースに接続される。これにより、バイアス回路２６Ｃは、トランジスタ２１０のエミッタから抵抗素子２２０，２２４を通じてトランジスタ１１，１２（図４参照）のベースにそれぞれバイアス電流を供給する。
このような構成であっても、バイアス回路２６Ｃは、バイアス回路２０Ｃと同様に、出力されるバイアス電流の電流量の変動に応じて負帰還が働くため、安定したバイアス電流を供給することができる。なお、バイアス回路２６Ｃの構成は、上述のバイアス回路２６，２７のそれぞれに適用可能である。
なお、バイアス回路２０Ｃ，２６Ｃにおいて、トランジスタ２１０，２１２はいずれもＨＢＴにより構成される例が示されているが、これらのトランジスタのいずれか一方又は双方はＦＥＴにより構成されていてもよい。
以上、本発明の例示的な実施形態について説明した。電力増幅回路１００Ａ〜１００Ｅは、増幅信号ＲＦ２ａと増幅信号ＲＦ２ｂとが入力される下段差動対Ａ１と、下段差動対Ａ１の上段に設けられ、増幅信号ＲＦ２ａと増幅信号ＲＦ２ｂにそれぞれ対応する増幅信号ＲＦ３ａ及び増幅信号ＲＦ３ｂを出力する上段差動対Ａ２と、増幅信号ＲＦ３ａ及び増幅信号ＲＦ３ｂを合成して合成信号ＲＦ３を出力する合成器５０と、インダクタＬ６，Ｌ７と、キャパシタＣ４，Ｃ５と、を備え、下段差動対Ａ１は、コレクタに電源電圧Ｖｃｃ２が供給され、エミッタが接地に接続され、ベースに増幅信号ＲＦ２ａが供給されるトランジスタ１１と、コレクタに電源電圧Ｖｃｃ２が供給され、エミッタが接地に接続され、ベースに増幅信号ＲＦ２ｂが供給されるトランジスタ１２と、を含み、上段差動対Ａ２は、コレクタに電源電圧Ｖｃｃ３が供給され、エミッタがインダクタＬ６を通じて接地に接続されるとともに、キャパシタＣ４を通じてトランジスタ１１のコレクタに接続されたトランジスタ１３と、コレクタに電源電圧Ｖｃｃ３が供給され、エミッタがインダクタＬ７を通じて接地に接続されるとともに、キャパシタＣ５を通じてトランジスタ１２のコレクタに接続されたトランジスタ１４と、を含む。これにより、カスコード接続及び差動対を用いない構成に比べて、合成器５０が出力する合成信号ＲＦ３の振幅を約４倍とすることができる。従って、本実施形態によると、電源電圧を上昇させることなく、すなわち回路規模の増大を抑制しつつ、最大出力電力を増大させることができる。
また、電力増幅回路１００Ａ〜１００Ｅは、一端がトランジスタ１３のベースに接続され、他端が接地に接続されたキャパシタＣ６と、一端がトランジスタ１４のベースに接続され、他端が接地に接続されたキャパシタＣ７と、をさらに備え、キャパシタＣ６，Ｃ７のキャパシタンス値は、キャパシタＣ４，Ｃ５のキャパシタンス値より小さい。これにより、トランジスタ１３，１４のベース電圧の振幅動作がバイアス回路２３，２４によって制限されることが回避され、トランジスタ１３，１４のオン及びオフの状態を、トランジスタ１１，１２のオン及びオフの状態に一致させることができる。
また、電力増幅回路１００Ｅは、トランジスタ１１及びトランジスタ１２のうち、一方のトランジスタのコレクタ又はドレインと、他方のトランジスタのベース又はゲートとの間にそれぞれ接続されたキャパシタＣ９，Ｃ１０と、トランジスタ１３及びトランジスタ１４のうち、一方のトランジスタのコレクタ又はドレインと、他方のトランジスタのベース又はゲートとの間にそれぞれ接続されたキャパシタＣ１１，Ｃ１２と、をさらに備え、キャパシタＣ９〜Ｃ１２のキャパシタンス値は、キャパシタＣ４，Ｃ５のキャパシタンス値より小さい。これにより、トランジスタ１１〜１４が有するミラー容量の影響が打ち消されるため、例えば電力増幅回路１００Ａに比べて高い利得を得ることができる。
また、電力増幅回路１００Ｄは、平均出力電力に応じた電圧を電源電圧Ｖｃｃ２，Ｖｃｃ３としてもよく（ＡＰＴ方式）、あるいは入力信号の振幅レベルに応じて変動する電圧を電源電圧Ｖｃｃ２，Ｖｃｃ３としてもよい（ＥＴ方式）。ＥＴ方式が採用された場合、ＡＰＴ方式に比べて電力効率を向上させることができる。
また、電力増幅回路１００Ａ〜１００Ｅにおいて、トランジスタ１１及びトランジスタ１２のコレクタにそれぞれ接続され、電源電圧Ｖｃｃ２を通すインダクタＬ２及びインダクタＬ３をさらに備え、インダクタＬ６とインダクタＬ２、及び、インダクタＬ７とインダクタＬ３が磁界結合されていてもよい。これにより、これらのインダクタが磁界結合されない構成に比べて、小さいインダクタンス値により同等の効果を得ることができる。
また、電力増幅回路１００Ｃは、トランジスタ１１及びトランジスタ１２にバイアス電流又は電圧を供給するバイアス回路２６と、トランジスタ１３及びトランジスタ１４にバイアス電流又は電圧を供給するバイアス回路２７と、をさらに備える。これにより、トランジスタごとにバイアス回路が設けられる構成に比べて、回路面積を縮小することができる。また、電力増幅回路１００Ｃによると、トランジスタごとにバイアス回路が設けられる構成に比べて、バイアス回路に含まれる素子のばらつきを回避することができ、差動増幅動作の性能が向上する。
また、電力増幅回路１００Ｂは、入力信号を、入力信号ＲＦ１ａと入力信号ＲＦ１ｂとに分配する分配器４１と、入力信号ＲＦ１ａ及び入力信号ＲＦ１ｂが入力される差動対と、をさらに備え、当該差動対は、コレクタに電源電圧Ｖｃｃ１が供給され、エミッタが接地に接続され、ベースに入力信号ＲＦ１ａが供給され、コレクタから増幅信号ＲＦ２ａを出力するトランジスタ１０と、コレクタに電源電圧Ｖｃｃ１が供給され、エミッタが接地に接続され、ベースに入力信号ＲＦ１ｂが供給され、コレクタから増幅信号ＲＦ２ｂを出力するトランジスタ１５と、を含む。このように、電力増幅回路１００Ｂではドライブ段が差動対Ａ３を含むため、電力増幅回路１００Ａに比べてさらに増幅率を向上させることができる。
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１００Ａ〜１００Ｅ…電力増幅回路、１０〜１５…トランジスタ、２０〜２７…バイアス回路、３０，３１…電圧調整回路、４０，４１…分配器、５０…合成器、６０…電源回路、Ａ１…下段差動対、Ａ２…上段差動対、Ａ３…差動対、Ｃ１〜Ｃ１２…キャパシタ、Ｌ１〜Ｌ１０…インダクタ、２００，２０１…ダイオード、２１０〜２１２…トランジスタ、２２０〜２２４…抵抗素子、２３０…電流源

Claims (8)

  1. 第１信号と第２信号とが入力される下段差動対と、
    前記下段差動対の上段に設けられ、前記第１信号及び第２信号にそれぞれ対応する第１増幅信号及び第２増幅信号を出力する上段差動対と、
    前記第１増幅信号及び第２増幅信号を合成して合成信号を出力する合成器と、
    第１インダクタ及び第２インダクタと、
    第１キャパシタ及び第２キャパシタと、
    を備え、
    前記下段差動対は、
    コレクタ又はドレインに第１電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに前記第１信号が供給される第１トランジスタと、
    コレクタ又はドレインに前記第１電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに前記第２信号が供給される第２トランジスタと、を含み、
    前記上段差動対は、
    コレクタ又はドレインに第２電源電圧が供給され、エミッタ又はソースが前記第１インダクタを通じて接地に接続されるとともに、前記第１キャパシタを通じて前記第１トランジスタのコレクタ又はドレインに接続された第３トランジスタと、
    コレクタ又はドレインに前記第２電源電圧が供給され、エミッタ又はソースが前記第２インダクタを通じて接地に接続されるとともに、前記第２キャパシタを通じて前記第２トランジスタのコレクタ又はドレインに接続された第４トランジスタと、を含む、
    電力増幅回路。
  2. 一端が前記第３トランジスタのベース又はゲートに接続され、他端が接地に接続された第３キャパシタと、
    一端が前記第４トランジスタのベース又はゲートに接続され、他端が接地に接続された第４キャパシタと、をさらに備え、
    前記第３キャパシタ及び第４キャパシタのキャパシタンス値は、前記第１キャパシタ及び第２キャパシタのキャパシタンス値より小さい、
    請求項１に記載の電力増幅回路。
  3. 前記第１トランジスタ及び第２トランジスタのうち、一方のトランジスタのコレクタ又はドレインと、他方のトランジスタのベース又はゲートとの間にそれぞれ接続された第５キャパシタ及び第６キャパシタと、
    前記第３トランジスタ及び第４トランジスタのうち、一方のトランジスタのコレクタ又はドレインと、他方のトランジスタのベース又はゲートとの間にそれぞれ接続された第７キャパシタ及び第８キャパシタと、をさらに備え、
    前記第５乃至第８キャパシタのキャパシタンス値は、前記第１キャパシタ及び第２キャパシタのキャパシタンス値より小さい、
    請求項１又は２に記載の電力増幅回路。
  4. 前記第１電源電圧及び第２電源電圧は、前記電力増幅回路の平均出力電力に応じた電圧である、
    請求項１から３のいずれか一項に記載の電力増幅回路。
  5. 前記第１電源電圧及び第２電源電圧は、前記電力増幅回路に入力される信号の振幅レベルに応じて変動する電圧である、
    請求項１から３のいずれか一項に記載の電力増幅回路。
  6. 前記第１トランジスタ及び第２トランジスタのコレクタ又はドレインにそれぞれ接続され、前記第１電源電圧を通す第３インダクタ及び第４インダクタをさらに備え、
    前記第１インダクタと前記第３インダクタ、及び、前記第２インダクタと前記第４インダクタが磁界結合された、
    請求項１から５のいずれか一項に記載の電力増幅回路。
  7. 前記第１トランジスタ及び第２トランジスタにバイアス電流又は電圧を供給する第１バイアス回路と、
    前記第３トランジスタ及び第４トランジスタにバイアス電流又は電圧を供給する第２バイアス回路と、をさらに備える、
    請求項１から６のいずれか一項に記載の電力増幅回路。
  8. 入力信号を、第３信号と第４信号とに分配する分配器と、
    前記第３信号及び第４信号が入力される差動対と、をさらに備え、
    前記差動対は、
    コレクタ又はドレインに第３電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに前記第３信号が供給され、コレクタ又はドレインから前記第１信号を出力する第５トランジスタと、
    コレクタ又はドレインに前記第３電源電圧が供給され、エミッタ又はソースが接地に接続され、ベース又はゲートに前記第４信号が供給され、コレクタ又はドレインから前記第２信号を出力する第６トランジスタと、を含む、
    請求項１から７のいずれか一項に記載の電力増幅回路。
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