JP2019532506A - イオンミル損傷を低減させるためのキャッピング層 - Google Patents

イオンミル損傷を低減させるためのキャッピング層 Download PDF

Info

Publication number
JP2019532506A
JP2019532506A JP2019514274A JP2019514274A JP2019532506A JP 2019532506 A JP2019532506 A JP 2019532506A JP 2019514274 A JP2019514274 A JP 2019514274A JP 2019514274 A JP2019514274 A JP 2019514274A JP 2019532506 A JP2019532506 A JP 2019532506A
Authority
JP
Japan
Prior art keywords
layer
superconductor material
capping layer
superconductor
native oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019514274A
Other languages
English (en)
Other versions
JP6790245B2 (ja
Inventor
アンソニー・エドワード・メグラント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Google LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Google LLC filed Critical Google LLC
Publication of JP2019532506A publication Critical patent/JP2019532506A/ja
Application granted granted Critical
Publication of JP6790245B2 publication Critical patent/JP6790245B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/99—Alleged superconductivity

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computing Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Artificial Intelligence (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

電流が流れることを可能にする電気的接触接合を製作する方法は、超伝導体材料の第１の層を含む基板を提供するステップと、第１の層の第１の領域から第１の層の超伝導体材料の自然酸化物を除去するステップと、第１の層の第１の領域と接触した状態でキャッピング層を形成するステップであって、キャッピング層は、第１の領域における超伝導体材料の自然酸化物の再形成を防止する、ステップと、キャッピング層を形成した後に、超伝導体材料の第２の層を形成するステップであって、第２の層は、超伝導体材料の第１の層の第１の領域に電気的に接続し、電流が流れることを可能にする電気的接触接合を提供する、ステップとを含む。

Description

本開示は、イオンミル損傷を低減させるためのキャッピング層に関する。
量子コンピューティングは、比較的に新しいコンピューティング方法であり、それは、基底状態の重ね合わせおよびもつれなどのような、量子効果を利用し、古典デジタルコンピューターよりも効率的に特定の計算を実施する。デジタルコンピューターとは対照的に（デジタルコンピューターは、ビット（たとえば、「１」または「０」）の形態の情報を記憶および操作する）、量子コンピューティングシステムは、キュービットを使用して情報を操作することが可能である。キュービットは、複数の状態の重ね合わせを可能にする量子デバイスを表すことが可能であり（たとえば、「０」状態および「１」状態の両方にあるデータ）、および／または、複数の状態の中のデータ自身の重ね合わせを表すことが可能である。従来の専門用語によれば、量子系における「０」状態および「１」状態の重ね合わせは、たとえば、α│０＞＋β│１＞として表され得る。デジタルコンピューターの「０」状態および「１」状態は、それぞれ、キュービットの│０＞および│１＞基底状態と同様である。値│α│２は、キュービットが│０＞状態にある確率を表しており、一方、値│β│２は、キュービットが│１＞基底状態にある確率を表している。
一般的に、いくつかの態様では、本開示の主題は、電流が流れることを可能にする電気的接触接合を製作する方法であって、方法は、超伝導体材料の第１の層を含む基板を提供するステップと、第１の層の第１の領域から第１の層の超伝導体材料の自然酸化物を除去するステップと、第１の層の第１の領域と接触した状態でキャッピング層を形成するステップであって、キャッピング層は、第１の領域における超伝導体材料の自然酸化物の再形成を防止する、ステップと、キャッピング層を形成した後に、超伝導体材料の第２の層を形成するステップであって、第２の層は、超伝導体材料の第１の層の第１の領域に電気的に接続し、電流が流れることを可能にする電気的接触接合を提供する、ステップとを含む、方法において具現化され得る。
方法の実装形態は、以下の特徴のうちの１つまたは複数を含むことが可能である。たとえば、いくつかの実装形態では、自然酸化物を除去するステップは、超伝導体材料の第１の層の第１の領域をイオンミリングするステップを含む。
いくつかの実装形態では、超伝導体材料の第１の層の第１の領域から自然酸化物を除去するステップは、超伝導体材料の第１の層に第１のフォトレジスト層を適用するステップと、超伝導体材料の第１の層の第１の領域を露出させるように、第１のフォトレジスト層をパターニングするステップと、超伝導体材料の第１の層の露出された第１の領域をイオンミリングするステップとを含む。キャッピング層を形成するステップは、パターニングされた第１のフォトレジスト層の上にキャッピング層を形成するステップであって、キャッピング層の一部が、超伝導体材料の第１の層のイオンミリングされた露出された第１の領域と直接接触した状態になるようになっている、ステップと、超伝導体材料の第１の層のイオンミリングされた露出された第１の領域と直接接触していないキャッピング層のセクションを除去するステップとを含むことが可能である。超伝導体材料の第２の層を形成するステップは、第２のフォトレジスト層を適用するステップと、キャッピング層および基板表面の一部分を露出させるように、第２のフォトレジスト層をパターニングするステップと、キャッピング層および基板表面の露出された部分の上に、超伝導体材料の第２の層を形成するステップとを含むことが可能である。超伝導体材料の第２の層を形成するステップは、第２のフォトレジスト層を適用するステップと、キャッピング層および基板表面の一部分を露出させるように、第２のフォトレジスト層をパターニングするステップと、自然酸化物なしの第１の層の部分を露出させるように、キャッピング層を除去するステップと、自然酸化物なしの第１の層の露出された第１の領域の上に、および、基板表面の露出された部分の上に、超伝導体材料の第２の層を形成するステップとを含むことが可能である。
いくつかの実装形態では、キャッピング層は、所定のセットのイオンビームパラメーターにおいえイオンミリングを受けるときに、同じ所定のセットのイオンビームパラメーターを受ける自然酸化物のエッチング速度よりも高いエッチング速度を有する材料を含む。所定のセットのイオンビームパラメーターは、ビーム電圧、ビーム電流、およびビーム幅を含むことが可能である。キャッピング層材料のエッチング速度は、自然酸化物のエッチング速度よりも少なくとも５倍高くなっていることが可能である。キャッピング層材料のエッチング速度は、自然酸化物のエッチング速度よりも少なくとも１５倍高くなっていることが可能である。キャッピング層材料は、銀または金を含むことが可能である。キャッピング層材料は、所定の厚さを有する金属を含むことが可能であり、電気的接触接合が第１の層の超伝導体材料の臨界温度の下方に冷却されるときに、金属が超伝導近接効果に起因して超伝導体材料として振る舞うようになっている。金属の厚さは、約５ｎｍから約１０ｎｍの間にあることが可能である。キャッピング層材料は、超伝導体材料を含むことが可能である。キャッピング層の超伝導体材料は、窒化チタン、レニウム、またはルテニウムを含むことが可能である。
いくつかの実装形態では、第１の層の超伝導体材料は、アルミニウムを含む。
いくつかの実装形態では、第２の層の超伝導体材料は、アルミニウムを含む。
一般的に、別の態様では、本開示の主題は、デバイスであって、デバイスは、基板と、基板の上の超伝導体材料の第１の層であって、超伝導体材料の第１の層は、対向する第１の表面および第２の表面を有しており、第２の表面は、基板から離れる方に面している、超伝導体材料の第１の層と、超伝導体材料の第１の層の第２の表面に直接接触しているキャッピング層であって、キャッピング層は、第１の層の自然酸化物の形成を抑制し、キャッピング層と接触している超伝導体材料の第１の層の第２の表面の領域は、超伝導体材料の自然酸化物がない、キャッピング層と、キャッピング層と直接接触している超伝導体材料の第２の層とを含む、デバイスにおいて具現化され得る。
デバイスは、以下の特徴のうちの１つまたは複数を有することが可能である。たとえば、いくつかの実装形態では、超伝導体材料の第１の層、キャッピング層、および超伝導体材料の第２の層は、ＤＣ電流が妨げられずに流れることを可能にする電気的接触接合を形成している。
いくつかの実装形態では、キャッピング層は、所定のイオンビームパラメーターのセットにおいて、所定のイオンビームパラメーターの同じセットにおける第１の層の超伝導体材料の自然酸化物に関連付けられるイオンミリングエッチング速度よりも高いイオンミリングエッチング速度に関連付けられ得る材料を含む。所定のイオンビームパラメーターのセットは、ビーム電圧、ビーム電流、およびビーム幅を含むことが可能である。キャッピング層材料に関連付けられるエッチング速度は、第１の層の超伝導体材料の自然酸化物のエッチング速度よりも少なくとも５倍高くなっていることが可能である。キャッピング層材料に関連付けられるエッチング速度は、第１の層の超伝導体材料の自然酸化物のエッチング速度よりも少なくとも１５倍高くなっていることが可能である。キャッピング層材料は、銀または金を含むことが可能である。キャッピング層材料は、所定の厚さを有する金属を含むことが可能であり、電気的接触接合が第１の層の超伝導体材料の臨界温度の下方に冷却されるときに、金属が超伝導近接効果に起因して超伝導体材料として振る舞うようになっている。金属の厚さは、約５ｎｍから約１０ｎｍの間にあることが可能である。キャッピング層材料は、超伝導体材料を含むことが可能である。キャッピング層材料は、窒化チタン、レニウム、またはルテニウムを含むことが可能である。
いくつかの実装形態では、第１の層の超伝導体材料は、アルミニウムであることが可能である。
いくつかの実装形態では、第２の層の超伝導体材料は、アルミニウムであることが可能である。
いくつかの実装形態では、デバイスは、キュービットであることが可能である。
いくつかの実装形態では、デバイスは、キャパシターであることが可能である。
いくつかの実装形態では、デバイスは、クロスオーバーブリッジであることが可能である。
実装形態は、以下の利点のうちの１つまたは複数を含むことが可能である。たとえば、いくつかの実装形態では、キャッピング層は、下層にある超伝導体の上の自然酸化物の再形成を防止する。いくつかの実装形態では、キャッピング層が形成されている開口部領域は、（デバイスの他のエリアを保護する除去可能なレジストによって）接触されることとなるベース層のエリアの上方のみに提供され得、イオンミリングの結果として形成される任意の残留物が、開口部領域に閉じ込められるようになっている。追加的に、ベース層の金属／超伝導体表面の上の汚染が、（真空（１）と基板材料との間の異なる比誘電率に起因して）基板の誘電体表面ほど多くのエネルギーを貯蔵しない可能性があるので、残留物は、レジストによって保護される基板表面の上のときよりも、ベース層表面の上に少なく沈殿する可能性がある。追加的に、いくつかの実装形態では、開口部領域の中に形成される残留物が、ベース層と堆積されることとなる後続の接合金属／超伝導体層との間に埋められ得る。
本開示の目的のために、超伝導体（代替的に、超伝導）材料は、超伝導臨界温度以下において超伝導特性を示す材料として理解され得る。超伝導体材料の例は、アルミニウム（たとえば、１．２ケルビンの超伝導臨界温度）、ニオブ（たとえば、９．３ケルビンの超伝導臨界温度）、および窒化チタン（たとえば、５．６ケルビンの超伝導臨界温度）を含む。
１つまたは複数の実装形態の詳細は、添付の図面および下記の説明に記述されている。他の特徴および利点は、詳細な説明、図面、および特許請求の範囲から明らかになることとなる。
プロセスの例、および、結果として生じる損傷を図示する概略図であり、イオンミリングが、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例、および、結果として生じる損傷を図示する概略図であり、イオンミリングが、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例、および、結果として生じる損傷を図示する概略図であり、イオンミリングが、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例、および、結果として生じる損傷を図示する概略図であり、イオンミリングが、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 ｘｍｏｎキュービットの例の回路概略図である。 ｘｍｏｎキュービットの一部分の例を示す走査電子顕微鏡写真である。 ｘｍｏｎキュービットの例を示す走査電子顕微鏡写真である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。 プロセスの例を図示する概略図であり、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用されることを示す図である。
量子コンピューティングは、量子コンピューターの量子ビット（キュービット）の中に記憶された量子情報をコヒーレントに処理することを伴う。量子アニーラーなどのような、特定のタイプの量子コンピューティングプロセッサーにおいて、量子プロセッサーのキュービットは、制御可能な様式で一緒に連結されており、それぞれのキュービットの量子状態が、それが連結されている他のキュービットの対応する量子状態に影響を与えるようになっている。超伝導量子コンピューティングは、量子回路エレメントが部分的に超伝導体材料から形成されている量子コンピューティング技術の前途有望な実装形態である。超伝導量子コンピューターは、典型的にマルチレベルシステムであり、最初の２つのレベルのみが計算基礎として使用される。特定の実装形態では、キュービットなどのような量子回路エレメントは、非常に低い温度で動作させられ、超伝導性が実現され得るようになっており、また、熱変動がエネルギーレベル同士の間の移行を引き起こさないようになっている。追加的に、量子回路エレメントが、低いエネルギー損失および散逸（たとえば、量子回路エレメントは、高いクオリティーファクターＱを示す）によって動作させられ、たとえば、量子デコヒーレンスを回避することが好ましい可能性がある。エネルギー損失および／またはデコヒーレンスにつながる可能性のある要因は、たとえば、材料欠陥、電子システム励起、および望ましくない放射連結を含む。
超伝導体材料は、なかでも、たとえば、ジョセフソン接合、超伝導コプレーナ導波路、量子ＬＣ発振器、キュービット（たとえば、磁束キュービットまたは電荷キュービット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、インダクター、キャパシター、伝送ライン、グランドプレーンなどのような、さまざまな量子回路エレメントおよびコンポーネントを形成するために使用され得る。なかでも、たとえば、ジョセフソン接合、マルチレベルキャパシター、およびクロスオーバーブリッジ（エアブリッジと称される場合もある）を含む、特定の量子回路エレメントの製作は、複数の加工ステップを必要とする可能性があり、複数の加工ステップにおいて、第１のパターニングされた超伝導体層が形成され、次いで、第２のパターニングされた超伝導体層と直接的に接触させられる。損失を低減させ、高いクオリティーファクターを実現するために、２つの超伝導体層の間のインターフェースは、ガルバニック直接電気的接触を提供するべきであり、ＤＣ電流が実質的に損失なしで流れることを可能にする。しかし、超伝導体層同士の間のインターフェースにおける自然酸化物の存在は、いくつかの実装形態では、超伝導体層同士の間の直接電気的なおよび物理的な接触の形成を抑制する可能性がある。たとえば、自然酸化物は、意図しないキャパシターおよび追加的なジョセフソン接合として機能する可能性があり、したがって、損失の多いエレメントになることとなる。典型的に、そのような自然酸化物は、たとえば、数ナノメートルのオーダーの厚さで、比較的に薄くなっている。
超伝導体層同士の間に自然酸化物が存在しない状態で、ＤＣ電流は、妨げられずに流れることが可能である。したがって、第１の超伝導体材料と第２の超伝導体材料との間に低い損失の直接電気的接触を維持するために、自然酸化物が、イオンミリングなどのような技法を使用して除去され得る。イオンミリングは、物理的なエッチング技法であり、それによって、不活性ガス（典型的に、Ａｒ）のイオンが、いくらかの所望の深さまたは下層まで材料を除去するために、幅の広いビームイオン供給源から材料の表面の中へ加速させられる。超伝導体材料の自然酸化物を除去するためにイオンミリングを使用するときに、イオン衝撃は、また、基板または誘電体層などのような、デバイスの中の他の材料を攻撃する可能性があり、それらの材料に対する損傷を結果として生じさせる。代替的に、または、加えて、イオン衝撃は、イオンミリングされたフォトレジストの部分が、自然酸化物が除去された領域の上に、および、基板の他のエリアの上に、再堆積することを引き起こす可能性がある。再堆積されたレジストは、金属とのハイブリッド材料になる可能性があり、それは、基板の他のエリアに損傷を与えることなく除去することが困難であるか、または、いくつかの場合には、実際的に不可能である。両方のケースにおいて（デバイス表面の上に残されている他の材料および残留物に対するイオン損傷）、この技法によって最終的に製作されるデバイスのクオリティーファクターの低減は、かなりのものになる可能性がある。量子回路エレメントを形成するために使用され得る超伝導体材料、および、自然酸化物を形成する超伝導体材料の例は、アルミニウムである。アルミニウムは、自然酸化物（たとえば、Ａｌ２Ｏ３）を有しており、それは、イオンミリングによって除去することがとりわけ困難である可能性があり、したがって、エッチングするために比較的に長い時間を必要とする。基板または他の層がイオン衝撃に長く露出されればされるほど、損傷は悪くなる可能性がある。たとえば、アルミニウムの事例では、イオンミリングは１０倍以上ものクオリティーファクターの低減を結果として生じさせる可能性がある。
図１Ａ〜図１Ｄは、プロセスの例、および、結果として生じる損傷を図示しており、そこでは、イオンミリングが、超伝導体ベース層から自然酸化物を除去するために使用され、ガルバニック直接電気的接触が、ベース層によって形成され得るようになっている。とりわけ、図１Ａ〜図１Ｄに示されている例示的なプロセスは、ｘｍｏｎキュービットの一部分の形成の断面図を図示している。ｘｍｏｎキュービット２００の例の回路概略図が、図２Ａに図示されている。
ｘｍｏｎキュービットは、典型的に、４つのアームを有する平面的な構造体を含み、４つのアームは、それぞれ異なる機能を果たす。たとえば、図２Ａを参照すると、ｘｍｏｎキュービットの第１のアーム２０２は、測定読み出し共振器に連結するために提供され得、第２のアーム２０４は、たとえば、量子バス共振器を通して、１つまたは複数の他のキュービットに連結するために提供され得、第３のアーム２０６は、キュービット状態を励起するためにＸＹ制御を提供することが可能であり、第４のアーム２０８は、キュービット周波数をチューニングするためにＺ制御を提供することが可能である。第４のアーム２０８の端部において、ｘｍｏｎキュービットは、リング形状のＳＱＵＩＤによって形成されたチューニング可能なジョセフソン接合を含むことが可能である。リングは、２つのトンネル接合２１２によって交差されており、グランドおよびＺ制御ラインに結び付けられている。４つのアームの交差は、キュービットキャパシタンス２１０を提供する。図２Ａに示されている他のキャパシターは、読み出し共振器、ＸＹドライブ、および量子バスなどのような、他のエレメントへの連結キャパシタンスを表している。図２Ｂは、ジョセフソン接合が例示的なｘｍｏｎキュービットの中に形成されている領域の上面図を図示する走査電子顕微鏡写真である。図２Ｂの例に示されているように、アルミニウムなどのような超伝導体材料の複数の層、すなわち、ベースアルミニウムワイヤリング層２５０、ベースアルミニウムワイヤリング層２５０の表面の上に形成されている第１のアルミニウム層２５２、および、第１のアルミニウム層２５２の表面の上に形成されている第２のアルミニウム層２５４が、キュービットを形成するために使用され得る。ジョセフソン接合２５６が、第２のアルミニウム層２５４に接触している第１のアルミニウム層２５２の表面を酸化させることによって、第１のアルミニウム層２５２と第２のアルミニウム層２５４との間に形成されている。他の意図しないジョセフソン接合の形成を抑制するために、第１のアルミニウム層２５２および第２のアルミニウム層２５４がベースアルミニウムワイヤリング層２５０と重なり合う領域２５８は、ＤＣ電流が妨げられずに流れることを可能にする直接電気的接触を提供するべきである。図１Ａ〜図１Ｄに示されている製作プロセスは、第１のアルミニウムワイヤリング層がワイヤリングの第２のアルミニウム層と接触させられている、ｘｍｏｎキュービットの領域２５８のうちの１つ（図２Ｂにおいて黒い点線によって識別される）の形成に焦点を合わせている。
図１Ａに示されているように、ベース層１０４を有する基板１０２が提供される。ベース層１０４は、超伝導体材料から形成され得る。たとえば、ベース層１０４は、アルミニウム、ニオブ、または窒化チタンから形成され得る。ベース層１０４は、（たとえば、フォトリソグラフィーおよびエッチングまたはリフトオフ技法を使用して）パターニングされ、接合の第１の部分を画定することが可能である。ベース層１０４がその上に形成される基板１０２は、シリコンまたはサファイヤなどのような、誘電材料を含むことが可能である。たとえば、いくつかの実装形態では、基板１０２は、シリコンまたはサファイヤウエハーであることが可能である。
基板１０２およびベース層１０４の加工は、標準的な室温および圧力（たとえば、２５℃および１ｂａｒ）においてまたはその近くにおいて、部分的に起こる。結果として、ベース層１０４の超伝導体材料は、大気に露出されているその表面の上に、比較的に薄い自然酸化物１０６を形成する可能性がある。本明細書で説明されているように、イオンミリングは、インピーダンスを有しない電気的接触が望まれるエリアの中の自然酸化物１０６を除去するために使用され得る。たとえば、図１Ｂに示されているように、イオンミリング１０１は、自然酸化物１０６を除去するために、パターニングされたフォトレジスト層１１０によって画定されている、ベース層１０４および基板１０２の領域１０８に適用され得る。アルミニウムベース層の事例では、Ａｒイオンミルが、以下のビームパラメーター、すなわち、４００Ｖ、２１ｍＡ、および、約３．２”のビーム幅によって、おおよそ３分にわたって適用され、自然の酸化アルミニウムを除去することが可能である。イオンミリングステップに続いて、超伝導体材料の第２の層１１２が、領域１０８の上に形成され得、ＤＣ電流が妨げられずに流れることを可能にする直接電気的接触が、図１Ｃに示されているように、ベース層１０４によって作製されるようになっている。次いで、第２の超伝導体層１１２の望ましくない部分が除去される。たとえば、図１Ｄに示されているように、領域１０８の外側の第２の超伝導体層１１２の部分が、リフトオフプロセスを使用して除去される。図１Ｄに示されているように、第２の超伝導体層１１２は、それ自身の自然酸化物層１１８を有する可能性がある。先述のプロセスは、基板（領域１１４）にかなりの損傷を結果として生じさせ、再堆積されたレジストを残留物１１６として残す可能性があり、その両方は、回路エレメントが形成されていることに関連付けられる損失を増加させ、したがって、クオリティーファクターを低減させる可能性がある。図３は、ｘｍｏｎキュービットの形成の間に自然酸化物を除去するためのイオンミリングから結果として生じ得る基板表面損傷の例を示す走査電子顕微鏡写真である。損傷の領域３００が強調されている。
イオンミリングに関連付けられる損失を低減させるために、キャッピング層が導入され得、キャッピング層は、自然酸化物の再形成を防止し、また、イオンミリングによって誘発される損傷およびレジスト硬化を回避するようにプロセスが修正されることを可能にする。図４Ａ〜図４Ｆは、プロセスの例を図示する概略図であり、そのプロセスでは、イオンミリングおよびキャッピング層が、超伝導体ベース層から自然酸化物を除去するために使用され、インピーダンスのない電気的接触が、ベース層によって形成され得るようになっている。とりわけ、図４Ａ〜図４Ｆに示されている例示的なプロセスは、キュービットの一部分の形成の断面図を図示している。しかし、本明細書で詳述されているようなキャッピング層の使用は、同様に、他のデバイスの形成の間に、たとえば、キャパシターまたはクロスオーバーブリッジを含む超伝導体量子回路エレメントの形成などにおいて適用され得る。
図４Ａに示されているように、ベース層４０４を有する基板４０２が提供される。ベース層４０４は、超伝導体材料から形成され得る。たとえば、ベース層４０４は、アルミニウム、ニオブ、または窒化チタンから形成され得る。ベース層４０４は、（たとえば、フォトリソグラフィーおよびエッチングまたはリフトオフ技法を使用して）パターニングされ、接合の第１の部分を画定することが可能である。図１Ａ〜図１Ｄの例と同様に、ベース層４０４の超伝導体材料は、自然酸化物４０６を形成する。ベース層４０４がその上に形成される基板４０２は、シリコンまたはサファイヤなどのような、誘電材料を含むことが可能である。たとえば、いくつかの実装形態では、基板４０２は、シリコンまたはサファイヤウエハーであることが可能である。
次のステップにおいて、図４Ｂに示されているように、フォトレジスト層４０８が、堆積され、パターニングされ、開口部領域４０１を画定し、開口部領域４０１は、ベース層４０４の一部分を露出させる。図１Ａ〜図１Ｄのプロセスとは対照的に、開口部領域４０１は、第２の超伝導体層によって接触が作製されることとなる、ベース層４０４のエリアの上方のみに画定され得る。ベース層４０４および基板４０２の他の部分は、フォトレジスト層４０８によってカバーされている。デバイスの他のエリアも、同様に、フォトレジスト層４０８によって保護され得る。
次いで、開口部領域４０１の中のベース層４０４の自然酸化物４０６が、イオンミリング４０３を使用して除去され得る。たとえば、ベース層４０４は、アルミニウムを含むことが可能であり、イオンミリングは、自然の酸化アルミニウムをベース層４０４から除去することが可能である。フォトレジスト層４０８の存在に起因して、イオンが、たとえば、基板４０２、または、回路デバイスを形成するために使用されることとなる材料の他の層など、恒久的な構造体の表面に衝突し、したがって、それに損傷を与えることが防止される。接触されることとなるベース層４０４のエリアの上方のみに開口部領域４０１を形成することは、いくつかの利点を有することが可能である。たとえば、イオンミリングが、ここで、フォトレジスト４０８によって画定されるベース層４０４の上部表面の上のみで起こるので（レジスト自身のイオンミリングは無視され得る）、形成する任意の残留物が、開口部領域４０１に閉じ込められ得る。これは、有利である可能性がある。その理由は、ベース層４０４の金属／超伝導体表面の上の汚染が、（真空（１）と基板材料（サファイヤおよびシリコンに関しておおよそ１０〜１１）との間の異なる比誘電率に起因して）基板の誘電体表面ほど多くのエネルギーを貯蔵しないからである。したがって、残留物は、それが基板表面の上のときよりも、ベース層表面の上に少なく沈殿すると考えられる。追加的に任意の残っている残留物は、ベース層４０４と堆積されることとなる後続の接合金属／超伝導体層との間に埋められ得る。いくつかの実装形態では、これは、開口部領域４０１の中に貯蔵されるエネルギーを排除する。その理由は、２つの金属／超伝導体層が、ＤＣ電気的接触に起因して同じ電位にあることとなるからである。そのうえ、いくつかの実装形態では、ベース層４０４を形成する金属／超伝導体材料は、イオンミリングの下の基板よりも低い速度でエッチングすることが可能であり、したがって、除去することが困難なフォトレジスト残留複合物を形成する可能性が低くなる。
自然酸化物の除去に続いて、キャッピング層４１０が、図４Ｃに示されているように、開口部領域４０１の中に形成され得る。キャッピング層４１０は、自然酸化物が除去されたベース層４０４の表面と接触した状態で形成され得る。キャッピング層４１０が適切な場所にある状態で、デバイスが大気中酸素に露出されているときに、自然酸化物が領域４０１の中に再形成することなく、デバイスの追加的な加工が実施され得る。そのうえ、キャッピング層４１０は、自然酸化物よりも容易に除去することができる材料から形成され得る。たとえば、所定のセットのイオンビームパラメーターにおいてイオンミリングを受けるときに、同じ所定のセットのイオンビームパラメーターにおいてイオンミリングを受けるときのベース層４０４の超伝導体材料の自然酸化物のエッチング速度よりも高くなり得るエッチング速度を有する材料から、キャッピング層４１０は形成され得る。所定のセットのイオンビームパラメーターは、たとえば、ビーム電圧、ビーム電流、および／またはビーム幅を含むことが可能である。このように、キャッピング層４１０が除去されるときに、キャッピング層４１０を除去するために使用される技法（たとえば、イオンミリング）は、自然酸化物が除去される場合よりも少ない全体的な損傷しかデバイスに負わせない可能性がある。その理由は、同じ厚さの材料を除去することが、より少ない合計時間しか必要としない可能性があるからである。キャッピング層４１０に関して最も薄い可能な厚さは、自然酸化物が再形成しないように維持する厚さに対応する。これは、材料および堆積パラメーターに応じて、数ナノメートル程度に小さいことが可能である。いくつかの実装形態では、キャッピング層４１０は、最大で数ミクロンまたはそれ以上に延在する厚さを有することが可能である。
同じ加工パラメーターの下での自然酸化物の除去速度に対するキャッピング層４１０の除去速度は、変化する可能性がある。たとえば、いくつかの実装形態では、キャッピング層４１０は、同じ所定のセットのイオンミリングビームパラメーターの下でのベース層４０４の超伝導体材料の自然酸化物に関連付けられたイオンミリングによるエッチング速度よりも、少なくとも２倍高い、少なくとも５倍高い、少なくとも１０倍高い、少なくとも１５倍高い、または少なくとも２０倍高いイオンミリングによるエッチング速度と関連付けられ得る。
下記に示されているＴａｂｌｅ １（表１）は、８０ｍＡ、１００Ｖ加速度、および一定のビーム幅の同じビームパラメーターの下でのイオンミリングを受ける異なる材料のエッチング速度のさまざまな例を示している。値は、最も近い５Å／ｍｉｎに丸められている。
Ｔａｂｌｅ １（表１）から見ることができるように、酸化アルミニウムは、約５Å／ｍｉｎのイオンミリングを受けるときのエッチング速度を有している。さまざまな異なる材料が、キャッピング層材料として選択され得、キャッピング層材料は、酸化アルミニウムよりも高いイオンミルエッチング速度を有している。キャッピング層材料を選択する際に、いくつかの実装形態では、（キャッピング層４１０以外の）同様にイオンミリングを受ける材料よりも高いエッチング速度を有する材料を選択することが有利である可能性がある。たとえば、いくつかの実装形態では、キャッピング層４１０以外の領域は、キャッピング層４１０の除去の間にイオン衝撃を受ける可能性がある。これらの他の領域は、たとえば、基板表面またはデバイスの他の層を含むことが可能である。そのような材料の例は、シリコンおよび酸化ケイ素（たとえば、ＳｉＯ２）を含み、それらは、Ｔａｂｌｅ １（表１）に示されているように、それぞれ２０Å／ｍｉｎおよび２５Å／ｍｉｎのイオンミリングエッチング速度に関連付けられる。これらの他の領域は、レジストなどのような一時的な被覆層によって保護されない可能性がある。自然酸化物のエッチング速度よりも高く、また、イオン衝撃に露出される他の材料のエッチング速度よりも高いエッチング速度を有するキャッピング層材料を選択することによって、それらの他の材料に対する望ましくない損傷の量が低減され得る。これは、キャッピング層材料がイオンミリングに露出される他の材料よりもはるかに急速にエッチングされ得るからである。
例として、いくつかの実装形態では、キャッピング層４１０は、銀（１００Å／ｍｉｎのイオンミルエッチング速度）または金（９０Å／ｍｉｎのイオンミルエッチング速度）から形成され得る。代替的に、キャッピング層４１０は、超伝導体材料から形成され得る。いくつかの実装形態では、キャッピング層４１０は、自然酸化物をまったく形成しないかまたは最小の自然酸化物を形成し、キャッピング層４１０がカバーするベース層材料の自然酸化物よりも高いエッチング速度を依然として有する、超伝導体材料から形成され得る。たとえば、いくつかの実装形態では、キャッピング層４１０は、窒化チタン、レニウム、またはルテニウムから形成され得る。
キャッピング層４１０を形成した後、開口部領域４０１を画定するフォトレジスト層４０８が除去され得る。たとえば、フォトレジストストリッパー溶液をデバイスに適用することによって、または、レジストのＯ２アッシング（プラズマアッシングとも称される）を実施することによって、層４０８が除去され得る。次いで、図４Ｄに示されているように、第２のフォトレジスト層４１２が、堆積され、パターニングされ、エリア４０５を画定することが可能であり、第２の超伝導体層がエリア４０５の中に堆積されることとなる。しかし、第２の超伝導体層を堆積させる前に、キャッピング層４１０が除去され得る。本明細書で説明されているように、キャッピング層４１０は、イオンミリングを使用して除去され得る。キャッピング層４１０の材料は、比較的に高いエッチング速度に関連付けられ得るので、キャッピング層４１０は、ベース層４０４の超伝導体材料の自然酸化物の除去と比較して、迅速に、かなりの損傷のレジスト硬化なしに除去され得る。
次いで、図４Ｅに示されているように、第２の超伝導体層４１４は、堆積およびパターニングされ得、第２の超伝導体層４１４がベース層４０４との直接電気的なおよび物理的な接触を作製するようになっており、また、第２の超伝導体層４１４が基板４０２に接触するようになっている。第２の超伝導体層４１４は、ベース層４０４と同じ材料またはベース層４０４とは異なる材料から形成され得る。たとえば、第２の超伝導体層４１４は、他の材料のなかでも、アルミニウム、窒化チタン、またはニオブから形成され得る。第２の超伝導体層４１４は、たとえば、リフトオフプロセスを使用してパターニングされ得、フォトレジスト４１２が剥がされるときに、超伝導体材料の望ましくない部分が除去される。図４Ｅに示されているように、第２の超伝導体層４１４は、それ自身の自然酸化物層４１６を有する可能性がある。
代替的に、いくつかの実装形態では、図４Ｆに示されているように、キャッピング層４１０は除去されない。その代わりに、第２の超伝導体層４１４は、キャッピング層４１０の上に、キャッピング層４１０と接触した状態で形成され得る。たとえば、キャッピング層４１０が超伝導体材料から形成されている場合には、ＤＣ電流が妨げられずに流れることを可能にする直接電気的接触が、ベース層４０４と第２の超伝導体層４１４との間に依然として可能である。たとえば、自然酸化物（たとえば、スズ、Ｒｅ、またはＲｕ）をほとんど備えないかまたはまったく備えない超伝導体材料が、キャッピング層４１０として選択される場合には、キャッピング層４１０自身の上の自然酸化物が、比較的に迅速なイオンミリングによって除去され得、損傷またはレジスト硬化をほとんど残さない。
いくつかの実装形態では、キャッピング層４１０は、所定の厚さを有する金属から形成され得、金属が、超伝導近接効果に起因して超伝導体材料として振る舞うようになっている。超伝導近接効果は、超伝導体材料が非超伝導体材料（たとえば、金または銀）と接触した状態で設置されているときに起こり、非超伝導体材料が、メゾスコピック距離にわたって、ゼロのまたはゼロに近い電気抵抗を示し始めるようになっている。典型的に、近接効果は、２つの超伝導材料が非超伝導金属の薄いフィルムによって分離されているときに観察され得る。いくつかの実装形態では、近接効果は、非超伝導体が隣接している超伝導体の臨界温度Ｔｃの低減につながる可能性がある。近接効果がこのように活用されることを可能にする厚さは、たとえば、約５ｎｍから約数百ナノメートル（たとえば、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、約４００ｎｍ、または約５００ｎｍ）の間を含む。たとえば、いくつかの実装形態では、厚さは、約５ｎｍから約１０ｎｍの間にあることが可能である。
図４Ｆに示されている例では、金または銀などのような金属が、キャッピング層４１０として選択され得る。キャッピング層４１０を適切な場所に残すことによって、ＤＣ電流が妨げられずに流れることを可能にする直接電気的接触は、第２のイオンミリングステップを実施する必要なく依然として維持され得、したがって、潜在的な損傷をさらに低減させ、製作されているデバイスのクオリティーファクターを増加させる。
本明細書で説明されているプロセスは、超伝導体、誘電体、および／または金属などのような、１つまたは複数の材料の堆積を伴う可能性がある。選択される材料に応じて、これらの材料は、化学蒸着、物理蒸着（たとえば、蒸着またはスパッタリング）などのような堆積プロセス、または、他の堆積プロセスのなかでもエピタキシャル技法を使用して堆積され得る。また、本明細書で説明されているプロセスは、製作の間に１つまたは複数の材料をデバイスから除去することを伴う可能性がある。除去されることとなる材料に応じて、除去プロセスは、たとえば、ウェットエッチング技法、ドライエッチング技法、またはリフトオフプロセスを含むことが可能である。
本明細書において説明されている量子主題および量子動作の実装形態は、適切な量子回路の中に、または、より一般的には、本明細書に開示されている構造体およびそれらの構造的な均等物を含む、量子計算システムの中に、または、それらのうちの１つまたは複数の組み合わせの中に実装され得る。「量子計算システム」という用語は、それに限定されないが、量子コンピューター、量子情報処理システム、量子暗号システム、または量子シミュレーターを含むことが可能である。
量子情報および量子データという用語は、量子系の中に担持されるか、保持されるか、または記憶される情報またはデータを表しており、ここで、最小の非自明システムは、キュービットであり、たとえば、量子情報の単位を画定するシステムである。「キュービット」という用語は、対応する文脈の中で２レベルシステムとして適切に近似され得るすべての量子系を包含するということが理解される。そのような量子系は、たとえば、２つ以上のレベルを伴うマルチレベルシステムを含むことが可能である。例として、そのようなシステムは、原子、電子、光子、イオン、または超伝導キュービットを含むことが可能である。多くの実装形態において、計算基底状態は、グランドおよび第１の励起状態によって識別されるが、しかし、計算状態がより高いレベル励起状態によって識別される他のセットアップも可能であるということが理解される。量子メモリーは、高い中実度および効率によって長期間にわたって量子データを記憶することができるデバイスであり、たとえば、光が伝送のために使用される光−物質インターフェース、ならびに、重ね合わせまたは量子コヒーレンスなどのような、量子データの量子特徴を記憶および保存するための物質であるということが理解される。
量子回路エレメントは、量子処理動作を実施するために使用され得る。すなわち、量子回路エレメントは、重ね合わせおよびもつれなどのような、量子力学的な現象を使用し、非決定論的な様式でデータの上の動作を実施するように構成され得る。キュービットなどのような、特定の量子回路エレメントは、同時に２つ以上の状態の情報を表し、その情報に基づいて動作するように構成され得る。本明細書で開示されているプロセスによって形成され得る超伝導量子回路エレメントの例は、なかでも、コプレーナ導波路、量子ＬＣ発振器、キュービット（たとえば、磁束キュービットまたは電荷キュービット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、インダクター、キャパシター、伝送ライン、グランドプレーンなどのような、回路エレメントを含む。
それとは対照的に、古典回路エレメントは、一般的に、決定論的な様式でデータを処理する。古典回路エレメントは、データについて基礎的な算術演算、論理演算、および／または入力／出力操作を実施することによって、コンピューター・プログラムのインストラクションを集合的に実施するように構成され得、ここで、データは、アナログ形態またはデジタル形態で表されている。いくつかの実装形態では、古典回路エレメントは、電気的なまたは電磁的な接続を通して、量子回路エレメントへデータを送信するために、および／または、量子回路エレメントからデータを受信するために使用され得る。本明細書で開示されているプロセスによって形成され得る古典回路エレメントの例は、ラピッド単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイス、およびＥＲＳＦＱデバイスを含み、ＥＲＳＦＱデバイスは、バイアス抵抗器を使用しないＲＳＦＱのエネルギー効率的なバージョンである。同様に、本明細書で開示されているプロセスによって、他の古典回路エレメントも形成され得る。
本明細書で説明されている回路エレメントなどのような、超伝導量子回路エレメントおよび／または超伝導古典回路エレメントを使用する量子計算システムの動作の間に、超伝導回路エレメントは、超伝導体材料が超伝導特性を示すことを可能にする温度までクライオスタットの中で冷却される。
本明細書は、多くの特定の実装形態の詳細を含有しているが、これらは、特許請求されている可能性のある者の範囲についての限定として解釈されるべきではなく、むしろ、特定の実装形態に特有である可能性がある特徴の説明として解釈されるべきである。別々の実装形態の文脈において本明細書の中で説明されている特定の特徴は、また、単一の実装形態の中に組み合わせて実装され得る。逆に、単一の実装形態の文脈において説明されているさまざまな特徴は、また、別々にまたは任意の適切なサブコンビネーションで、複数の実装形態の中に実装され得る。そのうえ、特徴は、特定の組み合わせで作用するものとして上記に説明されており、最初からそのように特許請求されている可能性もあるが、特許請求されている組み合わせからの１つまたは複数の特徴は、いくつかの事例では、組み合わせから切除され得、特許請求されている組み合わせは、サブコンビネーション、または、サブコンビネーションのバリエーションに向けられる可能性がある。
同様に、動作は、特定の順序で図面の中に示されているが、これは、示されている特定の順序で、もしくは、シーケンシャルな順序で、そのような動作が実施されることを必要とするものとして理解されるべきではなく、または、望ましい結果を実現するために、すべての図示されている動作が実施されることを必要とするものとして理解されるべきではない。たとえば、特許請求の範囲に記載されているアクションは、異なる順序で実施され得、依然として、望ましい結果を実現する。特定の環境において、マルチタスキングおよび並列処理が有利であり得る。そのうえ、上記に説明されている実装形態の中のさまざまなコンポーネントの分離は、すべての実装形態の中にそのような分離を必要とするものとして理解されるべきではない。
複数の実装形態が説明されてきた。それにもかかわらず、本発明の精神および範囲から逸脱することなく、さまざまな修正が行われ得るということが理解されることとなる。他の実装形態も以下の特許請求の範囲の中にある。
１０１ イオンミリング
１０２ 基板
１０４ ベース層
１０６ 自然酸化物
１０８ 領域
１１０ フォトレジスト層
１１２ 第２の超伝導体層
１１４ 領域
１１６ 残留物
１１８ 自然酸化物層
２００ ｘｍｏｎキュービット
２０２ 第１のアーム
２０４ 第２のアーム
２０６ 第３のアーム
２０８ 第４のアーム
２１０ キュービットキャパシタンス
２１２ トンネル接合
２５０ ベースアルミニウムワイヤリング層
２５２ 第１のアルミニウム層
２５４ 第２のアルミニウム層
２５６ ジョセフソン接合
２５８ 重なり合う領域
３００ 損傷の領域
４０１ 開口部領域
４０２ 基板
４０３ イオンミリング
４０４ ベース層
４０６ 自然酸化物
４０５ エリア
４０８ フォトレジスト層
４１０ キャッピング層
４１２ 第２のフォトレジスト層
４１４ 第２の超伝導体層
４１６ 自然酸化物層

Claims (33)

  1. 電流が流れることを可能にする電気的接触接合を製作する方法であって、前記方法は、
    超伝導体材料の第１の層を含む基板を提供するステップと、
    前記第１の層の第１の領域から前記第１の層の前記超伝導体材料の自然酸化物を除去するステップと、
    前記第１の層の前記第１の領域と接触した状態でキャッピング層を形成するステップであって、前記キャッピング層は、前記第１の領域における前記超伝導体材料の前記自然酸化物の再形成を防止する、ステップと、
    前記キャッピング層を形成した後に、超伝導体材料の第２の層を形成するステップであって、前記第２の層は、前記超伝導体材料の第１の層の前記第１の領域に電気的に接続し、電流が流れることを可能にする前記電気的接触接合を提供する、ステップと
    を含む、方法。
  2. 前記自然酸化物を除去するステップは、前記超伝導体材料の第１の層の前記第１の領域をイオンミリングするステップを含む、請求項１に記載の方法。
  3. 前記超伝導体材料の第１の層の前記第１の領域から前記自然酸化物を除去するステップは、
    前記超伝導体材料の第１の層に第１のフォトレジスト層を適用するステップと、
    前記超伝導体材料の第１の層の前記第１の領域を露出させるように、前記第１のフォトレジスト層をパターニングするステップと、
    前記超伝導体材料の第１の層の露出された前記第１の領域をイオンミリングするステップと
    を含む、請求項１に記載の方法。
  4. 前記キャッピング層を形成するステップは、
    パターニングされた前記第１のフォトレジスト層の上に前記キャッピング層を形成するステップであって、前記キャッピング層の一部が、前記超伝導体材料の第１の層のイオンミリングされた露出された前記第１の領域と直接接触した状態になるようになっている、ステップと、
    前記超伝導体材料の第１の層のイオンミリングされた露出された前記第１の領域と直接接触していない前記キャッピング層のセクションを除去するステップと
    を含む、請求項３に記載の方法。
  5. 前記超伝導体材料の第２の層を形成するステップは、
    第２のフォトレジスト層を適用するステップと、
    前記キャッピング層および前記基板の表面の一部分を露出させるように、前記第２のフォトレジスト層をパターニングするステップと、
    前記キャッピング層および前記基板の表面の露出された部分の上に、前記超伝導体材料の第２の層を形成するステップと
    を含む、請求項４に記載の方法。
  6. 前記超伝導体材料の第２の層を形成するステップは、
    第２のフォトレジスト層を適用するステップと、
    前記キャッピング層および前記基板の表面の一部分を露出させるように、前記第２のフォトレジスト層をパターニングするステップと、
    前記自然酸化物なしの前記第１の層の部分を露出させるように、前記キャッピング層を除去するステップと、
    前記自然酸化物なしの前記第１の層の露出された前記第１の領域の上に、および、前記基板の表面の露出された部分の上に、前記超伝導体材料の第２の層を形成するステップと
    を含む、請求項４に記載の方法。
  7. 前記キャッピング層は、所定のセットのイオンビームパラメーターにおいてイオンミリングを受けるときに、同じ前記所定のセットのイオンビームパラメーターを受ける前記自然酸化物のエッチング速度よりも高いエッチング速度を有する材料を含む、請求項１に記載の方法。
  8. 前記所定のセットのイオンビームパラメーターは、ビーム電圧、ビーム電流、およびビーム幅を含む、請求項７に記載の方法。
  9. 前記キャッピング層の材料の前記エッチング速度は、前記自然酸化物の前記エッチング速度よりも少なくとも５倍高い、請求項７に記載の方法。
  10. 前記キャッピング層の材料の前記エッチング速度は、前記自然酸化物の前記エッチング速度よりも少なくとも１５倍高い、請求項７に記載の方法。
  11. 前記キャッピング層の材料は、銀または金を含む、請求項７に記載の方法。
  12. 前記キャッピング層の材料は、所定の厚さを有する金属を含み、前記電気的接触接合が前記第１の層の前記超伝導体材料の臨界温度の下方に冷却されるときに、前記金属が超伝導近接効果に起因して超伝導体材料として振る舞うようになっている、請求項７に記載の方法。
  13. 前記金属の前記厚さは、約５ｎｍから約１０ｎｍの間にある、請求項１２に記載の方法。
  14. 前記キャッピング層の材料は、超伝導体材料を含む、請求項７に記載の方法。
  15. 前記キャッピング層の前記超伝導体材料は、窒化チタン、レニウム、またはルテニウムを含む、請求項１４に記載の方法。
  16. 前記第１の層の前記超伝導体材料は、アルミニウムを含む、請求項１に記載の方法。
  17. 前記第２の層の前記超伝導体材料は、アルミニウムを含む、請求項１に記載の方法。
  18. 基板と、
    前記基板の上の超伝導体材料の第１の層であって、前記超伝導体材料の第１の層は、対向する第１の表面および第２の表面を有しており、前記第２の表面は、前記基板から離れる方に面している、超伝導体材料の第１の層と、
    前記超伝導体材料の第１の層の前記第２の表面に接触しているキャッピング層であって、前記キャッピング層と接触している前記超伝導体材料の第１の層の前記第２の表面の領域は、前記超伝導体材料の自然酸化物がない、キャッピング層と、
    前記キャッピング層と接触している超伝導体材料の第２の層と
    を含む、デバイス。
  19. 前記超伝導体材料の第１の層、前記キャッピング層、および前記超伝導体材料の第２の層は、ＤＣ電流が妨げられずに流れることを可能にする電気的接触接合を形成している、請求項１８に記載のデバイス。
  20. 前記キャッピング層は、所定のイオンビームパラメーターのセットにおいて、所定のイオンビームパラメーターの同じセットにおける前記第１の層の前記超伝導体材料の前記自然酸化物に関連付けられるイオンミリングエッチング速度よりも高いイオンミリングエッチング速度に関連付けられる材料を含む、請求項１８に記載のデバイス。
  21. 前記所定のイオンビームパラメーターのセットは、ビーム電圧、ビーム電流、およびビーム幅を含む、請求項２０に記載のデバイス。
  22. 前記キャッピング層の材料に関連付けられる前記エッチング速度は、前記第１の層の前記超伝導体材料の前記自然酸化物の前記エッチング速度よりも少なくとも５倍高い、請求項２０に記載のデバイス。
  23. 前記キャッピング層の材料に関連付けられる前記エッチング速度は、前記第１の層の前記超伝導体材料の前記自然酸化物の前記エッチング速度よりも少なくとも１５倍高い、請求項２０に記載のデバイス。
  24. 前記キャッピング層の材料は、銀または金を含む、請求項２０に記載のデバイス。
  25. 前記キャッピング層の材料は、所定の厚さを有する金属を含み、前記電気的接触接合が前記第１の層の前記超伝導体材料の臨界温度の下方に冷却されるときに、前記金属が超伝導近接効果に起因して超伝導体材料として振る舞うようになっている、請求項２０に記載のデバイス。
  26. 前記金属の前記厚さは、約５ｎｍから約１０ｎｍの間にある、請求項２５に記載のデバイス。
  27. 前記キャッピング層の材料は、超伝導体材料を含む、請求項２０に記載のデバイス。
  28. 前記キャッピング層の材料は、窒化チタン、レニウム、またはルテニウムを含む、請求項２７に記載のデバイス。
  29. 前記第１の層の前記超伝導体材料は、アルミニウムである、請求項１８に記載のデバイス。
  30. 前記第２の層の前記超伝導体材料は、アルミニウムである、請求項１８に記載のデバイス。
  31. 前記デバイスは、キュービットである、請求項１８に記載のデバイス。
  32. 前記デバイスは、キャパシターである、請求項１８に記載のデバイス。
  33. 前記デバイスは、クロスオーバーブリッジである、請求項１８に記載のデバイス。
JP2019514274A 2016-09-15 2016-09-15 イオンミル損傷を低減させるためのキャッピング層 Active JP6790245B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/051910 WO2018052424A1 (en) 2016-09-15 2016-09-15 Capping layer for reducing ion mill damage

Publications (2)

Publication Number Publication Date
JP2019532506A true JP2019532506A (ja) 2019-11-07
JP6790245B2 JP6790245B2 (ja) 2020-11-25

Family

ID=58530620

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019514274A Active JP6790245B2 (ja) 2016-09-15 2016-09-15 イオンミル損傷を低減させるためのキャッピング層

Country Status (7)

Country Link
US (1) US10957841B2 (ja)
EP (2) EP3488474B1 (ja)
JP (1) JP6790245B2 (ja)
KR (1) KR102208348B1 (ja)
CN (2) CN116685191A (ja)
CA (1) CA3036489C (ja)
WO (1) WO2018052424A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741742B2 (en) 2018-02-28 2020-08-11 The Regents Of The University Of Colorado, A Body Corporate Enhanced superconducting transition temperature in electroplated rhenium
US10586911B1 (en) 2018-09-07 2020-03-10 International Business Machines Corporation Gradiometric parallel superconducting quantum interface device
CA3125346A1 (en) * 2019-01-22 2020-07-30 Techinsights Inc. Ion beam delayering system and method, and endpoint monitoring system and method therefor
US11440151B2 (en) 2019-06-07 2022-09-13 Applied Materials Israel Ltd. Milling a multi-layered object
US10971618B2 (en) 2019-08-02 2021-04-06 Applied Materials Israel Ltd. Generating milled structural elements with a flat upper surface
US11276557B2 (en) 2019-09-17 2022-03-15 Applied Materials Israel Ltd. Forming a vertical surface
US11211543B2 (en) 2019-12-05 2021-12-28 Microsoft Technology Licensing, Llc Semiconductor-superconductor hybrid device and its fabrication
US11495724B2 (en) 2020-07-21 2022-11-08 International Business Machines Corporation Superconducting structure and device surface termination with alloy
CN114512594A (zh) * 2020-10-27 2022-05-17 阿里巴巴集团控股有限公司 超导量子比特及其制备方法、量子储存器及量子计算机
CN113964265A (zh) * 2021-09-30 2022-01-21 复旦大学 约瑟夫森结的制备方法及半导体工艺集成系统
CN115835768B (zh) * 2023-02-10 2023-05-30 材料科学姑苏实验室 一种超导量子芯片制备用保护层及超导量子芯片

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6124289A (ja) 1984-07-13 1986-02-01 Nippon Telegr & Teleph Corp <Ntt> 超伝導増幅素子
JPS6135577A (ja) * 1984-07-27 1986-02-20 Agency Of Ind Science & Technol ジヨセフソン接合素子
JPS63234533A (ja) * 1987-03-24 1988-09-29 Agency Of Ind Science & Technol ジヨセフソン接合素子の形成方法
JPH0548159A (ja) * 1991-08-15 1993-02-26 Fujitsu Ltd 酸化物超伝導体装置及びその製造方法
US5512514A (en) * 1994-11-08 1996-04-30 Spider Systems, Inc. Self-aligned via and contact interconnect manufacturing method
JPH08316535A (ja) * 1995-05-19 1996-11-29 Fujitsu Ltd ジョセフソン素子及びその製造方法
JPH11307831A (ja) * 1998-04-21 1999-11-05 Mitsubishi Electric Corp 酸化物超電導接合の製造方法
US6518673B2 (en) * 2001-06-15 2003-02-11 Trw Inc. Capacitor for signal propagation across ground plane boundaries in superconductor integrated circuits
KR20030005600A (ko) * 2001-07-09 2003-01-23 엘지전자 주식회사 조셉슨 접합 소자 및 그의 제조 방법
US6979836B2 (en) 2001-08-29 2005-12-27 D-Wave Systems, Inc. Superconducting low inductance qubit
FR2839389B1 (fr) 2002-05-03 2005-08-05 Commissariat Energie Atomique Dispositif de bit quantique supraconducteur a jonctions josephson
JP4745624B2 (ja) * 2004-06-10 2011-08-10 独立行政法人情報通信研究機構 メサ型超伝導素子及びその製造方法
JP5048350B2 (ja) 2007-01-26 2012-10-17 日本電信電話株式会社 メモリ装置
US8735326B2 (en) * 2010-05-19 2014-05-27 Northrop Grumman Systems Corporation Methods of forming superconductor circuits
US9355362B2 (en) * 2011-11-11 2016-05-31 Northrop Grumman Systems Corporation Quantum bits and method of forming the same
US9768371B2 (en) * 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
CA2898608C (en) * 2013-01-18 2022-01-11 Yale University Methods for making a superconducting device with at least one enclosure
US9425376B2 (en) * 2013-12-23 2016-08-23 Intermolecular, Inc. Plasma cleaning of superconducting layers
EP3164889B1 (en) * 2014-07-02 2023-06-07 University of Copenhagen A semiconductor josephson junction comprising a semiconductor nanowire and superconductor layers thereon
US10381542B2 (en) * 2015-04-30 2019-08-13 International Business Machines Corporation Trilayer Josephson junction structure with small air bridge and no interlevel dielectric for superconducting qubits
EP3391415B1 (en) * 2015-12-15 2019-08-21 Google LLC Superconducting bump bonds

Also Published As

Publication number Publication date
KR102208348B1 (ko) 2021-01-27
JP6790245B2 (ja) 2020-11-25
US20190259931A1 (en) 2019-08-22
EP3488474B1 (en) 2020-04-29
WO2018052424A1 (en) 2018-03-22
EP3488474A1 (en) 2019-05-29
EP3703141A1 (en) 2020-09-02
CA3036489C (en) 2021-07-27
CN109804477B (zh) 2023-05-26
CN116685191A (zh) 2023-09-01
KR20190042720A (ko) 2019-04-24
EP3703141B1 (en) 2021-08-04
CA3036489A1 (en) 2018-03-22
CN109804477A (zh) 2019-05-24
US10957841B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
EP3488474B1 (en) Capping layer for reducing ion mill damage
US10770638B2 (en) Fabrication of interlayer dielectrics with high quality interfaces for quantum computing devices
US11849652B2 (en) Reducing dissipation and frequency noise in quantum devices using a local vacuum cavity
US11436516B2 (en) Integrating circuit elements in a stacked quantum computing device
JP6742433B2 (ja) 超伝導バンプボンド
JP7392037B2 (ja) フリップチップ形状の低フットプリント共振器
CN110235150B (zh) 选择性覆盖以减少量子比特失相
JP2023500613A (ja) イオン・インプラント法を使用して製造されるマヨラナ・フェルミ粒子量子コンピューティング・デバイス
JP2023500491A (ja) イオン・インプラント法を使用して製造される電荷感知を含むマヨラナ・フェルミ粒子量子コンピューティング・デバイス
KR102447959B1 (ko) 포토레지스트 현상액에 의한 식각을 방지하는 버퍼층

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190402

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200608

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201104

R150 Certificate of patent or registration of utility model

Ref document number: 6790245

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250