JP2019212859A - 半導体レーザー素子 - Google Patents

Abstract

【課題】ワイヤーボンディングレスの構造において、はんだのブリッジ不良を抑制可能な技術を提供することを目的とする。【解決手段】半導体レーザー素子は、リッジＬ１の上部上及びＩｎＰ基板Ｓ１−１の第１主面上に配設された電極ＥＬ１−１と、ＩｎＰ基板Ｓ１−１の第１主面と逆側の第２主面上に配設された電極ＥＬ１−４と、第２主面上に電極ＥＬ１−４と離間して配設された電極ＥＬ１−２と、電極ＥＬ１−４と電極ＥＬ１−４との間に配設され、第２主面から突出する凸部Ｔ１−１とを備える。【選択図】図４

Description

本発明は、ワイヤーボンディングレスの半導体レーザー素子に関する。

一般的に、半導体レーザー素子の活性層が配設されていない面は、はんだでサブマウントに接合され、活性層上の電極はワイヤーボンディングでサブマウントに電気的に接続される。しかしながら、ワイヤーボンディングによる接続は、ワイヤーのインダクタンスやワイヤー外れなどの、半導体レーザー素子の不良の原因になる。

そこで、ワイヤーボンディングを用いずに半導体レーザー素子をサブマウントに接続するための手法として、半導体レーザー素子の面のうち活性層が配設されている面または活性層が配設されていない面に電極を集約して、当該電極をサブマントに接続する技術が提案されている。例えば特許文献１には、エピタキシャル層上部から基板を貫通する貫通孔の内面に配設されためっき膜によって、活性層が形成されている面の電極と、その面と逆の面に集約された電極とを電気に接続する構造を実現している。

特開２０１１−７１１５５号公報

しかしながら、ワイヤーボンディングレスの構造でサブマウントを行う構造では、電極同士の間の距離が近いため、はんだのブリッジ不良が起こる可能性がある。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ワイヤーボンディングレスの構造において、はんだのブリッジ不良を抑制可能な技術を提供することを目的とする。

本発明の第１局面に係る半導体レーザー素子は、第１主面にリッジが配設され、レーザー光出射方向に沿った壁面部に窪み部が配設された半導体基板と、前記リッジの上部上及び前記第１主面上に配設された第１電極と、前記半導体基板の前記第１主面と逆側の第２主面上に配設された第２電極と、少なくとも一部が前記窪み部に配設され、前記第１電極と前記第２電極とを電気的に接続する配線部と、前記第２主面上に、前記第２電極と離間して配設された第３電極と、前記第２電極と前記第３電極との間に配設され、前記第２主面から突出する凸部とを備える。

本発明の第２局面に係る半導体レーザー素子は、第１主面にリッジが配設された半導体基板と、前記リッジの上部上に配設された第１電極と、前記第１主面上に、前記第１電極と離間して配設された第２電極と、前記第２電極の周囲に配設された第１溝部と、前記第１電極と前記第２電極とを電気的に接続する第１配線部と、前記半導体基板の前記第１主面と逆側の第２主面上に配設された第３電極と、前記第１主面上に、前記第１電極及び前記第２電極と離間して配設された第４電極と、前記第４電極の周囲に配設された第２溝部と、前記半導体基板の、前記第２溝部と連通する貫通孔に配設され、前記第３電極と前記第４電極とを電気的に接続する第２配線部とを備える。

本発明によれば、第２電極と第３電極との間に配設された凸部を備えるか、第２電極の周囲に配設された第１溝部及び第４電極の周囲に配設された第２溝部を備える。このような構成によれば、はんだのブリッジ不良を抑制することができる。

実施の形態１に係るチップ分離前の複数の半導体レーザー素子の外観を示す斜視図である。 実施の形態１に係るチップ分離後の複数の半導体レーザー素子の外観を示す斜視図である。 実施の形態１に係る半導体レーザー素子の裏面側の構成を示す平面図である。 実施の形態１に係る半導体レーザー素子の構成を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図及び平面図である。 実施の形態１に係る半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図及び平面図である。 実施の形態２に係る半導体レーザー素子の外観を示す斜視図である。 実施の形態２に係る半導体レーザー素子の裏面側の構成を示す平面図である。 実施の形態２に係る半導体レーザー素子の構成を示す断面図である。 実施の形態２に係る半導体レーザー素子の構成を示す断面図である。 実施の形態２に係る半導体レーザー素子の構成を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図である。 実施の形態２に係る半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図である。 実施の形態２に係る半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図である。 実施の形態３に係るサブマウントの構成を示す平面図である。 実施の形態３に係るサブマウントの構成を示す平面図である。 実施の形態３に係るサブマウントの構成を示す平面図である。 実施の形態３に係るサブマウントの構成を示す平面図である。 実施の形態３に係るサブマウントの構成を示す断面図である。 実施の形態３に係るサブマウントの構成を示す断面図である。 実施の形態３に係るサブマウントの構成を示す断面図である。 変形例に係る半導体レーザー素子の構成を示す断面図である。

＜実施の形態１＞
図１は、本発明の実施の形態１のチップ分離前の複数の半導体レーザー素子の外観を示す斜視図であり、複数の半導体レーザー素子が並列に連続的に繋がっているウエハプロセス段階の状態を示している。

半導体基板であるＩｎＰ（リン化インジウム）基板Ｓ１−１の第１主面には、断面が台形状のリッジＬ１，Ｌ２と、チップ分離エリアである溝Ｇ１−１とが配設されている。以下、ＩｎＰ基板Ｓ１−１の第１主面は、ＩｎＰ基板Ｓ１−１の表面であり、ＩｎＰ基板Ｓ１−１の第１主面と逆側の第２主面は、ＩｎＰ基板Ｓ１−１の裏面であるものとして説明する。

溝Ｇ１−１は、リッジＬ１，Ｌ２の延設方向に概ね相当するレーザー光出射方向に沿って設けられている。溝Ｇ１−１には貫通孔Ｈ１が配設されており、貫通孔Ｈ１の内面の全面にはＡｕを含むめっき膜が配設されている。図１の複数の半導体レーザー素子が形成されたウエハは、例えば溝Ｇ１−１（Ａ−Ａ’線）に沿って分離され、半導体レーザー素子がチップとして分離される。

図２は、図１のチップ分離後の複数の半導体レーザー素子の外観を示す斜視図である。チップ分離前の溝Ｇ１−１は、チップ分離後には、ＩｎＰ基板Ｓ１−１の壁面部Ｓ１−１ａの表面側の端部にレーザー光出射方向に沿って配設された段差Ｓ１−１ｂとなる。なお、溝Ｇ１−１がＩｎＰ基板Ｓ１−１の裏面に設けられていた場合には、溝Ｇ１−１は、チップ分離後には、壁面部Ｓ１−１ａの裏面側の端部にレーザー光出射方向に沿って配設された段差Ｓ１−１ｂとなる。

チップ分離前の貫通孔Ｈ１の内面は、チップ分離後には、壁面部Ｓ１−１ａの窪み部Ｓ１−１ｃとなる。つまり、ＩｎＰ基板Ｓ１−１のレーザー光出射方向に沿った壁面部Ｓ１−１ａには、窪み部Ｓ１−１ｃが配設される。本実施の形態１では、窪み部Ｓ１−１ｃは、段差Ｓ１−１ｂに隣接して配設されている。つまり、窪み部Ｓ１−１ｃは、段差Ｓ１−１ｂのうちの所望の部分に配設されている。そして、窪み部Ｓ１−１ｃには、配線部である電極ＥＬ１−３の少なくとも一部が配設されている。

以下、図２の複数の半導体レーザー素子のうち、リッジＬ１を有する半導体レーザー素子の構成について主に説明する。なお、リッジＬ２を有する半導体レーザー素子の構成は、リッジＬ１を有する半導体レーザー素子の構成と同様である。

図３は、本実施の形態１に係る半導体レーザー素子の裏面側の構成を示す平面図である。ＩｎＰ基板Ｓ１−１の裏面上には、第２電極である電極ＥＬ１−４が配設されている。また、ＩｎＰ基板Ｓ１−１の裏面上には、電極ＥＬ１−４と離間して配設された第３電極である電極ＥＬ１−２が配設されている。

図４は、図２のＢ−Ｂ’に沿った断面図である。図４に示すように、リッジＬ１の上部上及びＩｎＰ基板Ｓ１−１の表面上に、第１電極である電極ＥＬ１−１が配設されている。そして、図２の窪み部Ｓ１−１ｃに少なくとも一部が配設された電極ＥＬ１−３は、表面側の電極ＥＬ１−１と裏面側の電極ＥＬ１−４とを電気的に接続する。

電極ＥＬ１−２と電極ＥＬ１−４との間には、ＩｎＰ基板Ｓ１−１の裏面から突出する、高さが数μｍ〜十数μｍである凸部Ｔ１−１が配設されている。凸部Ｔ１−１は、例えばＳｉＯ_２（酸化ケイ素）などを含む絶縁膜Ｉ１−１によってコーティングされており、この凸部Ｔ１−１によって電極ＥＬ１−２と電極ＥＬ１−４とは絶縁されている。このような構成によれば、半導体レーザー素子が小面積（例えば数１００μｍ×数１００μｍ）の素子であっても、電極間が短絡するはんだのブリッジ不良を抑制することができる。

図４の半導体レーザー素子は、上述の構成要素だけでなく、第１クラッド層Ｅ１と、活性層Ｅ２と、回折格子層Ｅ３と、埋め込み層Ｅ４と、ｐ−ＩｎＰ層Ｅ５と、ｎ−ＩｎＰ層Ｅ６と、ｐ−ＩｎＰ層Ｅ７と、第２クラッド層Ｅ８と、コンタクト層Ｅ９とを備えて構成されている。

後で詳細に説明するように、第１クラッド層Ｅ１と、活性層Ｅ２と、回折格子層Ｅ３と、埋め込み層Ｅ４とは、ＩｎＰ基板Ｓ１−１となる基板の表面上に積層された後、それらの必要部分以外の部分がドライエッチングまたはウェットエッチングで除去される。エッチングによって残る必要部分の構造(以下「メサ構造Ｍ１」と記すこともある)は、各層のエッチングレートの差によって、長方形がくびれたような形状を有する。

メサ構造Ｍ１の両サイドには、ＩｎＰ基板Ｓ１−１に積層されたｐ−ＩｎＰ層Ｅ５と、ｎ−ＩｎＰ層Ｅ６と、ｐ−ＩｎＰ層Ｅ７とを含むブロック層Ｂ１が配設されている。このブロック層Ｂ１は、メサ構造Ｍ１内に電流と光とを閉じ込める効果を持つ。メサ構造Ｍ１及びブロック層Ｂ１上には、第２クラッド層Ｅ８とコンタクト層Ｅ９とがこの順に配設されている。

コンタクト層Ｅ９の上部、つまりリッジＬ１の上部には、絶縁膜Ｉ１−１の開口が設けられており、開口されたリッジＬ１の上部は電極ＥＬ１−１と接続されている。ＩｎＰ基板Ｓ１−１の裏面のうちリッジＬ１下方の部分には、絶縁膜Ｉ１−１の開口が設けられており、ＩｎＰ基板Ｓ１−１の開口された当該部分は電極ＥＬ１−２と接続されている。

＜製造方法＞
図５〜図１２は、本実施の形態１に係る半導体レーザー素子の製造方法を示す断面図であり、当該製造方法の各段階の状態を順に示している。なお、図５〜図１２は、図４の断面図に対応している。

図５に示すように、ＩｎＰ基板Ｓ１上に、図示しないＩｎＰのバッファー層と、第１クラッド層Ｅ１と、ＡｌＧａＩｎＡｓ層を含む活性層Ｅ２と、ｐ−ＩｎＰを含む２つの埋め込み層Ｅ４のうちの下層と、ｐ−ＩｎＧａＡｓＰを含む回折格子層Ｅ３とを、層の成長などを用いて順に形成する。なお、Ａｌはアルミニウム、Ｇａはガリウム、Ａｓはヒ素である。その後、回折格子層Ｅ３を、ドライエッチングプロセスによって任意の波長に合わせた幅でパターニングする。回折格子層Ｅ３をパターニングした後、エッチングされた部分（凹部）とエッチングされなかった部分（凸部）との全体に、ｐ−ＩｎＰを含む埋め込み層Ｅ４を成長させることで、図６のように、回折格子層Ｅ３が、埋め込み層Ｅ４によって埋め込まれる。これによって図５の構成が完成する。

次に、図５の第１クラッド層Ｅ１〜埋め込み層Ｅ４の各層を、ウェットエッチングまたはドライエッチングによって選択的に除去し、図７に示すように、幅数μｍ程度のメサ構造Ｍ１，Ｍ２を形成する。

図７のメサ構造Ｍ１，Ｍ２形成後、図８に示すように、ＩｎＰ基板Ｓ１上に、ｐ−ＩｎＰ層Ｅ５と、ｎ−ＩｎＰ層Ｅ６と、ｐ−ＩｎＰ層Ｅ７とを順に成長させることによってブロック層Ｂ１を形成する。なお、メサ構造Ｍ１，Ｍ２付近ではｎ−ＩｎＰ層Ｅ６が成長しにくいため、ｎ−ＩｎＰ層Ｅ６はメサ構造Ｍ１，Ｍ２と接触しない。一方、ｐ−ＩｎＰ層Ｅ７は、メサ構造Ｍ１，Ｍ２と接触してもよいし接触しなくてもよい。その後、埋め込み層Ｅ４上及びｐ−ＩｎＰ層Ｅ７上に、第２クラッド層Ｅ８及びコンタクト層Ｅ９を順に形成する。本実施の形態１では、ブロック層Ｂ１、第２クラッド層Ｅ８及びコンタクト層Ｅ９は、エピタキシャル成長層であるものとする。以下、ブロック層Ｂ１、第２クラッド層Ｅ８及びコンタクト層Ｅ９をまとめて、「エピタキシャル成長層Ｅ−１」と記すこともある。

次に、図９に示すように、エピタキシャル成長層Ｅ−１をウェットエッチングまたはドライエッチングによって選択的に除去し、リッジＬ１，Ｌ２を形成する。このとき、エピタキシャル成長層Ｅ−１の各層でエッチングレートが異なるため、台形状のリッジＬ１，Ｌ２が形成される。次にリッジＬ１とリッジＬ２との中間付近にウェットエッチングまたはドライエッチングによって、図１の溝Ｇ１−１を形成する。

その後、同プロセスによって、図９に示す孔Ｈ１−１を溝Ｇ１−１内に形成する。孔Ｈ１−１のリッジ垂直方向（リッジＬ１，Ｌ２の配列方向、図９の横方向）の幅は、例えば５０μｍ程度である。なお、孔Ｈ１−１のリッジ垂直方向の幅は、スクライブラインの幅よりも大きく、かつ、溝Ｇ１−１の幅以下であればよい。孔Ｈ１−１のリッジ垂直方向（リッジＬ１，Ｌ２の延設方向）の幅は、例えば２００μｍ程度である。孔Ｈ１−１の深さは、例えば１００μｍ程度である。

次に、ＩｎＰ基板Ｓ１のうち、ＩｎＰ基板Ｓ１−１を残して、その下部Ｓ１−２を研磨除去する。これにより、図１０に示すように、孔Ｈ１−１が、図１の貫通孔Ｈ１となる。その後、リッジＬ１，Ｌ２が配設されていない裏面に、ドライエッチングによって深さが数μｍ〜数十μｍである溝Ｇ１−２，Ｇ１−３，Ｇ１−４を形成する。これにより図１０に示すように、凸部Ｔ１−１が形成される。

それから図１１に示すように、図１０の構造全体（両面）に、厚さが数１００ｎｍ程度である絶縁膜Ｉ１−１を形成し、リッジＬ１の上部、及び、溝Ｇ１−３の底面に存在する絶縁膜Ｉ１−１をドライエッチングによって除去する。

次に、Ｔｉ（チタン）／ＡｕまたはＣｒ（クロム）／Ａｕによるバッファー電極をスパッタリングによって形成する。具体的には、まず、リッジＬ１が配設されたＩｎＰ基板Ｓ１−１の表面に対して、Ｔｉ／ＡｕまたはＣｒ／Ａｕによるバッファー電極をスパッタリングによって選択的に形成する。次に、ウエハをめっき液に浸して電解めっきにより、バッファー電極上だけにＡｕ含むめっき膜を形成する。それから、リッジＬ１が配設されたＩｎＰ基板Ｓ１−１の表面を厚膜レジストで保護し、上記と同様のプロセスを行うことによって、ＩｎＰ基板Ｓ１−１の裏面に、Ａｕを含むめっき膜を選択的に形成する。そして、リッジＬ１が配設されたＩｎＰ基板Ｓ１−１の表面を保護している厚膜レジストを除去する。以上により、図１１の構造に、電極ＥＬ１−１，ＥＬ１−２，ＥＬ１−３，ＥＬ１−４が追加された、図１２の構造が形成される。

最後に、図１のリッジＬ１，Ｌ２の間の溝Ｇ１−１に沿ってチップを分離することによって図２のような単一の半導体レーザー素子が完成する。このとき、貫通孔Ｈ１が、電極ＥＬ１−３の少なくとも一部が配設される図２の窪み部Ｓ１−１ｃとなる。

図１３及び図１４は、完成した半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図及び平面図である。図１３及び図１４の断面図は、図１３及び図１４の平面図のＥ−Ｅ’線に沿った断面図である。

図１３の構成では、はんだパターンｈｐ１，ｈｐ２が印刷されたサブマウントＳＭ１に半導体レーザー素子を置き、例えばリフロー炉で加熱してはんだパターンｈｐ１，ｈｐ２を、電極ＥＬ１−２，ＥＬ１−４に電気的に接続している。

図１４には、Ｌ字型を有し、エポキシ樹脂ＳＭ−Ｘ（図示せず）によって絶縁されたサブマウント部分ＳＭ１−１，ＳＭ１−２で構成されたサブマウントが示されている。ここで、本実施の形態１に係る半導体レーザー素子によれば、図１４に示すように、壁面部Ｓ１−１ａの電極ＥＬ１−３をはんだパターンｈｐ３によってサブマウントに電気的に接続することができる。なお、エポキシ樹脂ＳＭ−Ｘの面積を比較的大きく設計すれば、サブマウント部分ＳＭ１−１とチップとのはんだ付けの際に、漏れたはんだがサブマウント部分ＳＭ１−２に到達することを抑制することができる。

＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体レーザー素子によれば、リッジＬ１及び活性層から遠い面（リッジＬ１が配設された面と逆側の面）に、電極ＥＬ１−２，ＥＬ１−４などを集約することができる。このため、ワイヤーボンディングを行わなくても、半導体レーザー素子のサブマントへの接続が可能となる。また、本実施の形態１の構成によれば、集約された電極ＥＬ１−２，ＥＬ１−４が例えば数〜十数μｍ程度の高さの凸部Ｔ１−１によって絶縁されることから、半導体レーザー素子のような例えば数百μｍ×数百μｍ程度の面積が小さなチップに電極が集約されていても、電極間におけるはんだのブリッジ不良を抑制することができる。

ここで、半導体基板の表面側の電極と裏面側の電極とを電気的に接続するための貫通孔を設けた状態を維持しつつチップ分離を行うと、チップ分離の応力によって貫通孔付近での半導体基板の破壊が生じやすいので、歩留りの悪化が懸念される。これに対して、本実施の形態１の構成によれば、破損が許される分離領域（溝Ｇ１−１）に貫通孔Ｈ１が設けられ、当該貫通孔Ｈ１の破壊を前提とした構成としているため、チップ分離時の歩留を改善することができる。

＜実施の形態２＞
図１５は、本発明の実施の形態２に係る半導体レーザー素子の外観を示す斜視図であり、図１６は本実施の形態２に係る半導体レーザー素子の裏面側の構成を示す平面図である。図１７、図１８及び図１９は、図１５のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿った断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。

図１５などに示すように、本実施の形態２に係る半導体レーザー素子は、半導体基板であるＩｎＰ基板Ｓ２−１と、第１電極である電極ＥＬ２−１と、第２電極である電極ＥＬ２−２と、第３電極である電極ＥＬ２−３と、第４電極である電極ＥＬ２−４と、第１溝部であるはんだ漏れ防止溝Ｇ２−１と、第２溝部であるはんだ漏れ防止溝Ｇ２−２と、第１配線部である配線部Ｗ１（図１７）と、第２配線部である配線部Ｗ２（図１８及び図１９）とを備える。

ＩｎＰ基板Ｓ２−１の表面には、実施の形態１のリッジＬ１と同様にリッジＬ３が配設されている。ただし本実施の形態１では、リッジＬ３は、ＩｎＰ基板Ｓ２−１の表面に設けられた溝内に配設されている。このような構成によれば、はんだの熱膨張収縮による応力が活性層にかかることを抑制することができる。

図１５及び図１７に示すように、電極ＥＬ２−１は、リッジＬ３の上部上に配設されている。電極ＥＬ２−２は、ＩｎＰ基板Ｓ２−１の表面上に電極ＥＬ２−１と離間して配設されており、電極ＥＬ２−２の周囲には、はんだ漏れ防止溝Ｇ２−１が配設されている。そして図１７に示すように、ＩｎＰ基板Ｓ２−１の表面及びはんだ漏れ防止溝Ｇ２−１などに配設された配線部Ｗ１は、電極ＥＬ２−１と電極ＥＬ２−２とを電気的に接続する。

図１５〜図１９に示すように、ＩｎＰ基板Ｓ２−１の裏面上には、電極ＥＬ２−３が配設されている。また、図１５に示すように、ＩｎＰ基板Ｓ２−１の表面上には、電極ＥＬ２−１，ＥＬ２−２と離間して電極ＥＬ２−４が配設されており、図１５及び図１９に示すように電極ＥＬ２−４の周囲には、はんだ漏れ防止溝Ｇ２−２が配設されている。図１５、図１８及び図１９に示すように、ＩｎＰ基板Ｓ２−１には、はんだ漏れ防止溝Ｇ２−２と連通する貫通孔Ｈ２が配設され、図１８及び図１９に示すように、貫通孔Ｈ２には、裏面側の電極ＥＬ２−３と表面側の電極ＥＬ２−４とを電気的に接続する配線部Ｗ２が配設されている。配線部Ｗ２は、例えば、Ａｕを含むめっき膜である。

本実施の形態２に係る半導体レーザー素子は、上記構成要素以外にも、第１絶縁膜である絶縁膜Ｉ２−１、及び、第２絶縁膜である絶縁膜Ｉ２−２などを備えている。なお、絶縁膜Ｉ２−１，Ｉ２−２のそれぞれは例えばＳｉＯ_２を含む。図１７に示すように、電極ＥＬ２−１と電極ＥＬ２−２とを電気的に接続する配線部Ｗ１は、絶縁膜Ｉ２−１上に配設され、絶縁膜Ｉ２−２は、配線部Ｗ１上に配設されている。これにより、電極ＥＬ２−２のはんだ付けの際のはんだが、配線パターンを介してリッジＬ３まで濡れ広がることを抑制することができる。

図１９に示すように、電極ＥＬ２−２の上部は、はんだ漏れ防止溝Ｇ２−１周辺の部分の絶縁膜Ｉ２−１の上部（Ｔｏｐが付された部分）よりも数μ〜十数μｍ程度だけ下方に位置している。同様に、電極ＥＬ２−４の上部は、はんだ漏れ防止溝Ｇ２−２周辺の部分の絶縁膜Ｉ２−１の上部よりも数μ〜十数μｍ程度だけ下方に位置している。また、図１７に示すように、絶縁膜Ｉ２−１の上部の位置は、絶縁膜Ｉ２−２の上部の位置と一致している。なお、絶縁膜Ｉ２−１と絶縁膜Ｉ２−２とは連続的に配設されており、図１５では、絶縁膜Ｉ２−１と絶縁膜Ｉ２−２との境界の図示は省略されている。

絶縁膜Ｉ２−１は、はんだ漏れ防止溝Ｇ２−１のうち電極ＥＬ２−２と対向する壁面部の一部と、はんだ漏れ防止溝Ｇ２−２のうち電極ＥＬ２−４と対向する壁面部とに配設されている。そして、絶縁膜Ｉ２−２は、はんだ漏れ防止溝Ｇ２−１のうち電極ＥＬ２−２と対向する壁面部の残部に配設されている。このように、はんだ漏れ防止溝内のうち中心部の突起部及び底面以外を絶縁膜でコーティングすることで、はんだが溝の壁面部に濡れ広がることを抑制することができる。これによって、はんだ付けの際に、溝の底面及び溝内部の突起部、並びに、サブマウントでは、はんだが濡れ広がるが、上記の部分では、はんだ漏れ抑制効果を強化することができる。

以上のような本実施の形態２における半導体レーザー素子では、電極ＥＬ２−１，ＥＬ２−２，ＥＬ２−４は、リッジＬ３が配設された表面(活性層が配設された表面)に集約されている。しかしながら、配線部Ｗ１は、電極ＥＬ２−１と電極ＥＬ２−２とを同一面内で電気的に接続する。このような構成によれば、はんだ付けされるエリアを活性層から離れた部分に設けることができる。これにより、活性層が配設された表面側で半導体レーザー素子をサブマウントに接続した場合においても、はんだの熱膨張収縮による応力が活性層にかかることを抑制することができる。

＜製造方法＞
図２０〜図３１は、本実施の形態２に係る半導体レーザー素子の製造方法を示す断面図であり、当該製造方法の各段階の状態を順に示している。なお、図２０，図２３，図２６，図２９，図３２は、図１７の断面図に対応している。図２１，図２４，図２７，図３０，図３３は、図１８の断面図に対応している。図２２，図２５，図２８，図３１，図３４は、図１９の断面図に対応している。

図２０〜図２２は、ＩｎＰ基板Ｓ２にリッジＬ３が形成された状態を示す。リッジＬ３は、実施の形態１で説明したリッジＬ１，Ｌ２の形成方法（図５〜図９）と同様にして形成される。このとき、リッジＬ３の周囲の溝、及び、はんだ漏れ防止溝Ｇ２−１、Ｇ２−２をウェットエッチングまたはドライエッチングによって形成する。なお、図２０及び図２２に示すように、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２内の突起部の上部は、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２周辺の部分の上部よりも下方に位置し、リッジＬ３の上部は、漏れ防止溝Ｇ２−１，Ｇ２−２内の突起部の上部よりも下方に位置する。

次に図２３〜図２５に示すように、はんだ漏れ防止溝Ｇ２−２と連通する貫通孔Ｈ２を、実施の形態１の貫通孔Ｈ１と同様に形成する。具体的には、はんだ漏れ防止溝Ｇ２−２の底面に孔を形成し、ＩｎＰ基板Ｓ２のうち、ＩｎＰ基板Ｓ２−１を残して、その下部Ｓ２−２を研磨除去する。これにより、図２７及び図２８に示すように、貫通孔Ｈ２が形成される。

それから図２６〜図２８に示すように、半導体レーザー素子のＩｎＰ基板Ｓ２−１の表面と、貫通孔Ｈ２の内面とに絶縁膜Ｉ２−１を形成し、リッジＬ３の上部だけをドライエッチングによって除去する。

そして図２９〜図３１に示すように、実施の形態１の電極ＥＬ１−１などの形成（図１２）と同様にして、電極ＥＬ２−１、ＥＬ２−２、ＥＬ２−３、ＥＬ２−４、配線部Ｗ１，Ｗ２を形成する。このとき、図３１に示すように、電極ＥＬ２−２、ＥＬ２−４の上部は、はんだ漏れ防止溝Ｇ２−１周辺の部分の絶縁膜Ｉ２−１の上部（Ｔｏｐが付された部分）よりも下方に位置している。

最後に、図１７〜図１９に示すように、リッジＬ３の上部からはんだ漏れ防止溝Ｇ２−１まで配設された配線部Ｗ１上に絶縁膜Ｉ２−２を形成する。これにより、はんだ付けの際に、はんだが配線パターンに沿ってリッジＬ３に濡れ広がることを抑制することができる。

図３２〜図３４は、以上のように作製された半導体レーザー素子をサブマウントにマウントしたときの状態を示す断面図であり、図１７〜１９の断面図に対応している。図３２〜図３４の構成では、はんだパターンｈｐ４が印刷されたサブマウントＳＭ２に、リッジＬ３を下に向けた状態で半導体レーザー素子を置き、例えばリフロー炉で加熱してはんだパターンｈｐ４を、電極ＥＬ２−２，ＥＬ２−４に電気的に接続している。リッジＬ３の上部、及び、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２内の突起部は、絶縁膜Ｉ２−１よりも低いので、リッジＬ３やはんだ漏れ防止溝Ｇ２−１，Ｇ２−２内の突起部が、サブマウントＳＭ２に直接接触しない構造になっている。なお、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２は、はんだ漏れを抑制することが目的であり、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２内をはんだで充填する必要は無い。

＜実施の形態２のまとめ＞
以上のような本実施の形態２に係る半導体レーザー素子によれば、電極ＥＬ２−２，ＥＬ２−４が集約されていても、はんだ漏れ防止溝Ｇ２−１，Ｇ２−２によって電極間におけるはんだのブリッジ不良を抑制することができる。また本実施の形態２によれば、配線部Ｗ１によって、はんだ付けされる電極ＥＬ２−２などを活性層から離れた部分に設けることができる。これにより、はんだの熱膨張収縮による応力が活性層にかかることを抑制することができ、素子の長期信頼性を維持することができる。さらに本実施の形態２によれば、裏面側の電極ＥＬ２−３と表面側の電極ＥＬ２−４とを電気的に接続するための貫通孔Ｈ２が、はんだ漏れ防止溝Ｇ２−２と連通して配設されている。このような構成によれば、ある程度エッチングされた部分において貫通孔Ｈ２を形成することができるので、貫通孔Ｈ２を形成する時間を短縮することができる。

＜実施の形態３＞
図３５〜図３８は、本発明の実施の形態３に係るサブマウントの構成を示す平面図である。なお、これらのサブマウントは、図１３、図１４、図３２〜図３４のサブマウントに用いられる。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。

サブマウントは、半導体レーザー素子（チップ）をダイボンドするための部材である。サブマウントは、絶縁加工された伝熱性ブロック９と、はんだ材料を含むはんだパターン１０と、プリント配線１１とを備える。プリント配線１１は、はんだ溶融時に溶融および酸化しない材料、例えばＰｔ（白金）を用いる。このプリント配線１１は、溶融したはんだと導通するようにデザインされている。

はんだパターン１０は、例えば、図３９に示すような蒸着またはスパッタと、図示しないリフトオフプロセスとによるはんだ材料１２のパターニングによって形成されてもよい。また、はんだパターン１０は、例えば、蒸着またはスパッタと、図４０に示すような界面活性剤(フラックス)１３の吹き付けなどの供給とによるはんだ材料１２のパターニングによって形成されてもよい。また例えば、はんだパターン１０は、図４１に示すような粒径が１０μｍ以下のはんだ粉１４と界面活性剤(フラックス)１３との合成材料の印刷によるパターニングによって形成されてもよい。

本実施の形態３のサブマウントでは、はんだパターン１０とプリント配線１１とを１つのパターンとして、最低２つ以上のパターンが離間されて配設されており、パターン同士は絶縁されている。

実施の形態１に係る半導体レーザー素子をダイボンドするサブマウントには、例えば図３５のサブマウントが用いられ、実施の形態２に係る半導体レーザー素子をダイボンドするサブマウントには、例えば図３７のサブマウントが用いられる。なお、以上の説明では、半導体レーザー素子は、ＬＤ（Laser Diode）部だけを有するＤＦＢ（Distributed Feedback）レーザー素子であるものとして説明した。しかしながら、半導体レーザー素子は、これに限ったものではなく、例えば、ＥＡ（Electro-absorption）変調器を同一チップ上に集積したＥＭＬ（Electro-absorption Modulator Integrated Laser Diode）素子などの変調器集積型半導体レーザー素子などであってもよい。この場合、実施の形態１に係る半導体レーザー素子をダイボンドするサブマウントには、例えば図３６のサブマウントが用いられ、実施の形態２に係る半導体レーザー素子をダイボンドするサブマウントには、例えば図３８のサブマウントが用いられる。

本実施の形態３に係るサブマウントによれば、幅数十μｍ程度のはんだパターン１０が比較的近い構成において、半導体レーザー素子のダイボンドや、はんだパターン１０のそれぞれの外部との配線などを行っても、はんだパターン１０同士を絶縁することができる。

＜変形例＞
実施の形態１，２では、半導体レーザー素子は、活性層がブロック層に埋め込まれた埋め込み型リッジレーザー素子を例として説明した。しかしながら、半導体レーザー素子は、例えば、リッジをパターニングしないレーザー素子であってもよいし、図４２に示すようなリッジ型レーザー素子であってもよい。なお、図４２のリッジ型レーザー素子は、半導体基板Ｓ３と、クラッド層２１と、活性層２２と、埋め込み層２３と、回折格子層２４と、クラッド層２５と、コンタクト層２６と、絶縁膜２７と、電極２８とを備える。

また、実施の形態１，２では、絶縁膜の材料はＳｉＯ_２であるとしたが、これに限ったものではなく、例えば、ＳｉＮ、Ｔａ_２Ｏ_５などの他の絶縁材料を用いてもよいし、絶縁膜は、複数の絶縁材料を積層したものであってもよい。このような材料及び積層の変更は、エピタキシャル層などの他の構成要素について同様に行われてもよい。

また、リッジやブロック層などの形状には、メサ形状、逆メサ形状、長方形、またはこれらの類似形状も含まれる。また、実施の形態１〜３では半導体レーザー素子を、はんだ付けによってサブマウントに接続する構成について説明したが、これに限ったものではない。例えば、半導体レーザー素子は、接着剤や焼結など、その他の固着によってサブマウントに接続されてもよい。

なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

ＥＬ１−１，ＥＬ１−２，ＥＬ１−３，ＥＬ１−４，ＥＬ２−１，ＥＬ２−２，ＥＬ２−３，ＥＬ２−４ 電極、Ｇ２−１，Ｇ２−２ はんだ漏れ防止溝、Ｈ２ 貫通孔、Ｉ２−１，Ｉ２−２ 絶縁膜、Ｌ１，Ｌ２，Ｌ３ リッジ、Ｓ１−１，Ｓ２−１ ＩｎＰ基板、Ｓ１−１ａ 壁面部、Ｓ１−１ｂ 段差、Ｓ１−１ｃ 窪み部、Ｔ１−１ 凸部、Ｗ１，Ｗ２ 配線部。

Claims (6)

1. 第１主面にリッジが配設され、レーザー光出射方向に沿った壁面部に窪み部が配設された半導体基板と、
   前記リッジの上部上及び前記第１主面上に配設された第１電極と、
   前記半導体基板の前記第１主面と逆側の第２主面上に配設された第２電極と、
   少なくとも一部が前記窪み部に配設され、前記第１電極と前記第２電極とを電気的に接続する配線部と、
   前記第２主面上に、前記第２電極と離間して配設された第３電極と、
   前記第２電極と前記第３電極との間に配設され、前記第２主面から突出する凸部と
   を備える、半導体レーザー素子。
2. 請求項１に記載の半導体レーザー素子であって、
   前記凸部をコーティングする絶縁膜をさらに備える、半導体レーザー素子。
3. 請求項１または請求項２に記載の半導体レーザー素子であって、
   前記壁面部の表面側または裏面側の端部に前記レーザー光出射方向に沿って段差が配設された、半導体レーザー素子。
4. 請求項３に記載の半導体レーザー素子であって、
   前記窪み部は、前記段差に隣接して配設されている、半導体レーザー素子。
5. 第１主面にリッジが配設された半導体基板と、
   前記リッジの上部上に配設された第１電極と、
   前記第１主面上に、前記第１電極と離間して配設された第２電極と、
   前記第２電極の周囲に配設された第１溝部と、
   前記第１電極と前記第２電極とを電気的に接続する第１配線部と、
   前記半導体基板の前記第１主面と逆側の第２主面上に配設された第３電極と、
   前記第１主面上に、前記第１電極及び前記第２電極と離間して配設された第４電極と、
   前記第４電極の周囲に配設された第２溝部と、
   前記半導体基板の、前記第２溝部と連通する貫通孔に配設され、前記第３電極と前記第４電極とを電気的に接続する第２配線部と
   を備える、半導体レーザー素子。
6. 請求項５に記載の半導体レーザー素子であって、
   前記第１溝部のうち前記第２電極と対向する壁面部の一部と、前記第２溝部のうち前記第４電極と対向する壁面部とに配設された第１絶縁膜と、
   前記第１溝部のうち前記第２電極と対向する壁面部の残部と、前記第１配線部上に配設された第２絶縁膜と
   をさらに備える、半導体レーザー素子。

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