JP2019192819A - 多層プリント基板 - Google Patents

Abstract

【課題】多層プリント基板における電源回路の配線インピーダンスを低減させる。【解決手段】本実施形態の多層プリント基板は、コア部６と、前記コア部の上面に設けられたビルドアップ部７とを備えたものであって、前記ビルドアップ部７の上面に設けられたＩＣ２と、前記ビルドアップ部７の上面に設けられた電源ＩＣ３とを備え、前記ＩＣ２と前記電源ＩＣ３とを接続する配線構成は、前記ビルドアップ部７に設けられた導体層１２とレーザービア１４とを有するように構成されたものである。【選択図】図３

Description

本発明は、多層プリント基板に関する。

多層プリント基板に例えばＳｏＣ（System on Chip）のような大電流を必要とする電子部品を実装する場合、上記部品に電源を供給する電源回路の電源特性として、ＰＩ（Power Integrity）特性を満足させる必要がある。このＰＩ特性を満足できない場合には、動作不良などが発生するおそれがある。

ＰＩ特性を満足させるための対策としては、コンデンサを搭載する対策と、電源回路の配線長を短くして配線インピーダンスを下げる対策とがある。しかし、一方の面にしか部品を実装できないような多層プリント基板例えばモジュール基板の場合、コンデンサ搭載が非常に困難になるという問題がある。このため、多層プリント基板においては、電源回路の配線インピーダンスを低減させることが非常に重要である。

特開２００１−３４５５２３号公報

本発明の目的は、電源回路の配線インピーダンスを低減させることができる多層プリント基板を提供することにある。

請求項１の発明は、コア部６と、前記コア部の上面に設けられたビルドアップ部７とを備えた多層プリント基板１であって、前記ビルドアップ部７の上面に設けられたＩＣ２と、前記ビルドアップ部７の上面に設けられた電源ＩＣ３とを備え、前記ＩＣ２と前記電源ＩＣ３とを接続する配線構成は、前記ビルドアップ部７に設けられた導体層１２とレーザービア１４とを有するように構成されている。

第１実施形態を示すモジュール基板及びプリント基板の分解側面図 モジュール基板及びプリント基板の側面図 モジュール基板の縦断面を概略的に示す模式図 インナービアの縦断面を概略的に示す模式図 レーザビアの縦断面を概略的に示す模式図 モジュール基板のビルドアップ部の上面を示す図 ビルドアップ部の最上層の導体層の上面を示す図 ビルドアップ部の上から２番目の導体層の上面を示す図 第２実施形態を示すモジュール基板の縦断面を概略的に示す模式図

（第１実施形態）
以下、第１実施形態について、図１ないし図８を参照して説明する。図１に示すように、本実施形態の多層プリント基板１は、例えばモジュール基板で構成されている。このモジュール基板１の一方の面である上面には、少なくとも１個以上のＩＣ２、３とコンデンサ等の受動素子４が実装されている。尚、モジュール基板１の大きさは、例えば６０ｍｍ×６０ｍｍ程度である。

モジュール基板１は、図２にも示すように、例えばＥＣＵ（Electronic Control Unit）等を構成するプリント基板５の上面に載置されて半田付けされるように構成されている。尚、プリント基板５の大きさは、例えば１５０ｍｍ×１８０ｍｍ程度である。また、プリント基板５の上面または下面には、図示しない種々の電子部品が実装されている。プリント基板５は、プリント基板５の上面から下面に貫通するビアやスルーホールが形成された貫通多層基板で構成されている。

モジュール基板１は、例えば２−６−２ビルドアップ基板と称される多層プリント基板で構成されている。図３は、モジュール基板１の縦断面を概略的に示す模式図である。モジュール基板１は、図３に示すように、コア部６と、このコア部６の上面及び下面に設けられたビルドアップ部７、８とを備えている。

コア部６は、絶縁材層９と導体層１０を交互に積層して構成されており、いわゆる貫通多層基板とほぼ同じ構成である。尚、絶縁材層９と導体層１０を積層した１組の層の厚み寸法は、例えば１５０〜３００μｍ程度である。

上面側のビルドアップ部７は、コア部６の最上層の導体層１０の上に、例えば厚膜技術または薄膜技術により絶縁層１１と導体層１２を交互に積層形成して構成されている。ビルドアップ部７の上面には、保護層としての絶縁層１１が形成されている。尚、絶縁層１１と導体層１２を積層した１組の層の厚み寸法は、例えば６０μｍ程度である。

下面側のビルドアップ部８は、コア部６の最下層の導体層１０の下に、例えば厚膜技術または薄膜技術により絶縁層１１と導体層１２を交互に積層形成して構成されている。ビルドアップ部８の下面には、保護層としての絶縁層１１が形成されている。尚、絶縁層１１と導体層１２を積層した１組の層の厚み寸法は、例えば６０μｍ程度である。

また、コア部６内には、図４にも示すインナービア（ＩＶＨ(Interstitial Via Hole)）１３がコア部６、即ち、絶縁材層９及び導体層１０を貫通して、最上層の導体層１０と最下層の導体層１０を接続するように形成されている。

そして、ビルドアップ部７、８内には、図５にも示すレーザビア（ＬＶＨ（Laser Via Hole））１４が、絶縁層１１を貫通して、絶縁層１１を挟む導体層１０、１２等を接続するように形成されている。また、本実施形態の場合、コア部６のインナービア１３の上端部及び下端部をビルドアップ部７、８の最上層の導体層１２及び最下層の導体層１２に接続するに際しては、インナービア１３の上端部の直上方及び下端部の直下方に、レーザビア１４を例えば２段積み重ねるように、即ち、スタック状となるように配設している。

上記構成の場合、モジュール基板１のビルドアップ部７、８のレーザビア１４の配線インピーダンスは、コア部６のインナービア１３の配線インピーダンスよりも大幅に小さい。これは、レーザビア１４の厚み寸法、即ち、上下方向に長さが、インナービア１３の厚み寸法、即ち、上下方向に長さよりも大幅に短いためである。例えば、図３の左側部分において矢印Ａで示すように、２個のレーザビア１４と２個のレーザビア１４とが構成する配線において、１個のレーザビア１４のインダクタンスＬは、
Ｌ＝０．０６７ｎＨ
程度となる。

これに対して、図３の左側部分において矢印Ｂで示すように、２個のレーザビア１４と２個のインナービア１３と２個のインナービア１３と２個のレーザビア１４とが構成する配線において、１個のインナービア１３のインダクタンスＬは、
Ｌ＝０．６００ｎＨ
程度となる。

従って、レーザビア１４の配線インピーダンスは、インナービア１３の配線インピーダンスよりも大幅に小さいことがわかる。このため、モジュール基板１の上面側のビルドアップ部７のレーザビア１４とこのレーザビア１４が接続される導体層１２とから配線回路を構成すると、配線インピーダンスを低減することができると共に、配線の長さを短くすることができる。

また、モジュール基板１のビルドアップ部７の上面、即ち、最上層の絶縁層１１の上には、図１及び図６に示すように、大電流例えば２０Ａ程度の電流を必要とする電子部品例えばＳｏＣからなるＩＣ２と、電源ＩＣ３と、コンデンサ等からなる受動素子４とが実装されている。

モジュール基板１のビルドアップ部７の最上層の導体層１２は、グランドパターンとなるように構成されている。このグランドパターン１２には、図７に示すように、複数のレーザビア１４及び図示しない半田付けを介して、ＩＣ２の複数のグランド端子と、電源ＩＣ３の複数のグランド端子が接続されている。これにより、ＩＣ２のグランド端子と、電源ＩＣ３のグランド端子との間の配線距離が最短となるように構成されている。

また、モジュール基板１のビルドアップ部７の上から２番目の導体層１２には、図８に示すように、島状の電源パターン１８、即ち、例えば矩形状の電源パターン１８が形成されている。この電源パターン１８には、図８に示すように、複数のレーザビア１４及び図示しない半田付けを介して、ＩＣ２の複数の電源端子と、電源ＩＣ３の複数の電源端子が接続されている。これにより、ＩＣ２の電源端子と、電源ＩＣ３の電源端子との間の配線距離が最短となるように構成されている。

従って、本実施形態の場合、ＩＣ２と電源ＩＣ３とを接続する配線構成の配線インピーダンスは、従来構成、即ち、インナービア１３を用いる配線構成の配線インピーダンスに比べて大幅に小さくなると共に、上記配線構成の配線の長さを最短に設定することができる。これにより、受動素子４である例えばコンデンサの効果を大きくすることができ、高周波のＰＩ特性を十分満足させることができる。

上記した構成の本実施形態においては、コア部６の上面にビルドアップ部７を設けた多層プリント基板１において、ビルドアップ部７の上面にＩＣ２と電源ＩＣ３とを設け、ＩＣ２と電源ＩＣ３とを接続する配線構成は、ビルドアップ部７に設けられた導体層１２とレーザービア１４とを有するように構成した。この構成によれば、ＩＣ２と電源ＩＣ３とを接続する配線構成の配線インピーダンスを大幅に低減することができ、上記配線構成の配線の長さを最短に設定することができる。

また、上記実施形態では、ＩＣ２と電源ＩＣ３とを接続する配線構成は、ビルドアップ部７の導体層１２に設けられた島状の電源パターン１８を備えるように構成した。この構成によれば、電源ＩＣ３から島状の電源パターン１８を介してＩＣ２に電流を供給するので、大電流を供給することができる。

また、上記実施形態では、島状の電源パターン１８とＩＣ２の端子との間を、複数のレーザビア１４で接続するように構成したので、島状の電源パターン１８とＩＣ２の端子とを接続する配線の配線インピーダンスを低減することができる。

また、上記実施形態では、ＩＣ２と電源ＩＣ３とを接続する配線構成は、ビルドアップ部７に設けられた導体層１２の１つを、グランドパターン１２として用いるように構成した。この構成によれば、電源ＩＣ３からグランドパターン１２を介してＩＣ２に電流を供給するので、大電流を供給することができる。

また、上記実施形態では、前記グランドパターン１２と前記ＩＣ２の端子との間、または、前記グランドパターン１２と前記電源ＩＣ３の端子との間を、複数のレーザビア１４で接続するように構成した。この構成によれば、グランドパターン１２と前記ＩＣ２の端子との間、または、グランドパターン１２と前記電源ＩＣ３の端子との間を接続する配線の配線インピーダンスを低減することができる。

（第２実施形態）
図９は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第２実施形態では、レーザビア１４をスタック状に配設することを止めて、レーザビア１４を横方向にずらして配設するように構成した。この構成の場合、図３において、ビルドアップ部７の右端部に配設されたスタック状の２個のレーザビア１４についても、レーザビア１４を横方向にずらして配設するように構成した。

上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。尚、第２実施形態の場合、レーザビア１４が横方向にずれて配設されているので、ＩＣ１５と電源ＩＣ１６とを接続する配線構成の配線距離が、第１実施形態に比べて若干長くなる可能性はあるが、それほど支障となることはない。

また、上記各実施形態では、モジュール基板１のビルドアップ部７の上から２番目の導体層１２に、島状の電源パターン１８だけを形成するように構成したが、これに限られるものではなく、島状の電源パターン１８の他に、種々の信号パターンを形成するように構成しても良い。また、上記各実施形態では、モジュール基板１として、例えば２−６−２ビルドアップ基板に適用したが、これに限られるものではなく、ビルドアップ部の積層数またはコア部の積層数が種々異なる他のビルドアップ基板に適用しても良い。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はモジュール基板（多層プリント基板）、２はＩＣ、３は電源ＩＣ、４は受動素子、５はプリント基板、６はコア部、７、８はビルドアップ部、９は絶縁材層、１０は導体層、１１は絶縁層、１２は導体層、１３はインナービア、１４はレーザビア、１８は島状の電源パターンである。

Claims (5)

1. コア部（６）と、前記コア部の上面に設けられたビルドアップ部（７）とを備えた多層プリント基板（１）であって、
   前記ビルドアップ部の上面に設けられたＩＣ（２）と、
   前記ビルドアップ部の上面に設けられた電源ＩＣ（３）とを備え、
   前記ＩＣと前記電源ＩＣとを接続する配線構成は、前記ビルドアップ部に設けられた導体層（１２）とレーザービア（１４）とで構成された多層プリント基板。
2. 前記配線構成は、前記導体層に設けられた島状の電源パターン（１８）を備えるように構成された請求項１記載の多層プリント基板。
3. 前記島状の電源パターンと前記ＩＣの端子との間を、複数のレーザビアで接続するように構成された請求項２記載の多層プリント基板。
4. 前記配線構成は、前記ビルドアップ部に設けられた導体層の１つを、グランドパターン（１２）として用いるように構成された請求項１から３のいずれか一項記載の多層プリント基板。
5. 前記グランドパターンと前記ＩＣの端子との間、または、前記グランドパターンと前記電源ＩＣの端子との間を、複数のレーザビアで接続するように構成された請求項４記載の多層プリント基板。

Images