JP2019187084A - モータ駆動装置 - Google Patents

Abstract

【課題】ノイズを好適に低減することができるモータ駆動装置を提供する。【解決手段】制御装置は、第１の巻線群１４に対して給電する第１のインバータ２３、および第２の巻線群１５に対して給電する第２のインバータ３３を有している。第１のインバータ２３は、電源側のＦＥＴとグランド側のＦＥＴとが直列に接続されたハーフブリッジがモータの相数分だけ並列に接続されてなる。第２のインバータ３３も第１のインバータ２３と同じ構成を有している。異なる系統のハーフブリッジのＦＥＴ、たとえばＵ相におけるＦＥＴ２３ＨＵとＦＥＴ３３ＬＵ、ならびにＦＥＴ２３LUとＦＥＴ３３ＨＵとは、互いに対向して設けられるとともに、対向するＦＥＴに流れる電流の方向が互いに逆方向となるようにスイッチングする。【選択図】図５

Description

本発明は、モータ駆動装置に関する。

従来、電化製品から産業用機器まで、幅広い分野で三相モータを駆動するためにインバータが使用されている。たとえば特許文献１に記載されるように、２系統のインバータを使用してモータへの通電を制御することも検討されている。インバータは、スイッチング素子のスイッチングを通じて直流電力を交流電力へ変換する。インバータは直流電力を高速で開閉して出力波形を制御するため、電磁ノイズあるいはサージが発生する。サージは、スイッチング素子のスイッチングに伴う過渡的な過電圧である。サージ電圧は、スイッチング素子の周辺における配線のインダクタンスが大きいほど、より大きな値になる。このため、サージを抑えるためには、配線のインダクタンスをなるべく小さくする必要がある。

特開２０１７−１４３２０３号公報

配線インダクタンスを抑える方法としては、基板における配線長をより短くしたり、配線パターン１周が囲むループ面積をより狭くしたりすることが考えられる。しかし、基板における配線長の短縮、あるいは配線パターンのレイアウトには限界がある。このため、サージあるいはサージに起因するノイズの抑制効果についても自ずと限界がある。

本発明の目的は、ノイズを好適に低減することができるモータ駆動装置を提供することにある。

上記目的を達成し得るモータ駆動装置は、モータにおける複数系統の巻線群に対して系統ごとに給電する当該系統の数と同数のインバータを有している。前記インバータは、電源側のスイッチング素子とグランド側のスイッチング素子とが直列に接続されたハーフブリッジが前記モータの相数分だけ並列に接続されてなる。異なる系統の前記ハーフブリッジのスイッチング素子は、互いに対向して設けられるとともに、当該対向するスイッチング素子に流れる電流の方向が互いに逆方向となるようにスイッチングする。

この構成によれば、異なる系統のハーフブリッジを通じてモータの巻線群に供給される電流の向きが互いに反対方向となる。このため、電流に起因して発生する磁界の方向についても互いに逆方向となる。そして、異なる系統のハーフブリッジが互いに対向して設けられるので、互いに逆向きの磁界は隣り合って互いに打ち消し合う。これら磁界が打ち消し合う分だけ、スイッチング素子のスイッチングに起因するサージ、ひいてはサージに起因するノイズを好適に低減することができる。

ちなみに、インバータのスイッチングに起因して、モータから浮遊容量を通じてコモンモード電流が発生することがあるところ、このコモンモード電流についても低減することができる。このため、コモンモード電流に起因するノイズについても好適に低減することができる。

上記のモータ駆動装置は、前記モータは第１の巻線群および第２の巻線群を有する一方、前記インバータは第１のインバータおよび第２のインバータを有していてもよい。この場合、前記第１のインバータの各スイッチング素子と、前記第２のインバータの各スイッチング素子とは、互いに逆位相の駆動信号に基づきスイッチングすることが好ましい。

この構成によれば、第１のインバータの各相の出力電圧と、第２のインバータの各相の出力電圧とは、互いに逆位相となる。このため、第１のインバータから第１の巻線群へ供給される三相各相の電流の向き、および第２のインバータから第２の巻線群へ供給される三相各相の電流の向きについても、互いに逆方向になる。

上記のモータ駆動装置は、前記第１のインバータの各スイッチング素子が設けられる第１の基板と、前記第２のインバータの各スイッチング素子が設けられる第２の基板と、を有していてもよい。この場合、前記第１の基板および前記第２の基板は、それらの前記スイッチング素子が設けられていない側の面が互いに対向するように設けられていることが好ましい。

この構成によれば、第１のインバータの各スイッチング素子、および第２のインバータの各スイッチング素子を、第１の基板と第２の基板とが対向する方向において互いに対向させることができる。この場合、第１の基板と第２の基板との間隔を調整することができ、磁界を打ち消すために効果的な第１の基板と第２の基板との配置を実現することができる。

上記のモータ駆動装置は、前記第１のインバータの各スイッチング素子が設けられる第１の面と、前記第２のインバータの各スイッチング素子が設けられる第２の面とを有する単一基板を有していてもよい。

この構成によれば、前記第１のインバータの各スイッチング素子、および前記第２のインバータの各スイッチング素子は、単一基板の厚み方向において互いに対向する。また、第１のインバータのスイッチング素子、および第２のインバータの各スイッチング素子との間の距離をより短くすることができる。当該距離が短縮される分、第１のインバータの各ハーフブリッジを通じてモータに供給される電流に起因する磁界と、第２のインバータの各ハーフブリッジを通じてモータに供給される電流に起因して発生する磁界とは、より好適に打ち消し合う。

上記のモータ駆動装置において、前記第１のインバータを含む前記第１の巻線群に対する電流の経路、および前記第２のインバータを含む前記第２の巻線群に対する電流の経路についても互いに対向していることが好ましい。

この構成によれば、第１のインバータを含む電流の経路を流れる電流に起因する磁界、および前記第２のインバータを含む電流の経路を流れる電流に起因する磁界についても、互いに打ち消し合う。このため、第１のインバータおよび第２のインバータのスイッチングに伴い発生するノイズを、好適に低減させることができる。

上記のモータ駆動装置は、前記第１のインバータと前記第１の巻線群との間の給電経路を遮断する第１のスイッチ群と、前記第２のインバータと前記第２の巻線群との間の給電経路を遮断する第２のスイッチ群と、を有していてもよい。この場合、前記第１のスイッチ群と前記第１の巻線群との間、および前記第２のスイッチ群と前記第２の巻線群との間には、それぞれ前記モータにおいて発生するサージから前記第１のインバータおよび前記第２のインバータを保護するための保護回路が設けられていることが好ましい。

この構成によれば、たとえば第１のスイッチ群あるいは第２のスイッチ群がターンオフした場合、モータ（第１の巻線群、あるいは第２の巻線群）にはサージ電圧が発生する。保護回路によって、モータのサージ電圧から第１のインバータあるいは第２のインバータを保護することができる。

本発明のモータ駆動装置によれば、ノイズを好適に低減することができる。

モータ駆動装置の第１の実施の形態のブロック図。 第１の実施の形態における第１のインバータおよび第２のインバータの回路図。 （ａ）は、第１の実施の形態における第１のインバータのスイッチング素子と第２のインバータのスイッチング素子との位置関係を示す断面図、（ｂ）は、他の実施の形態における第１のインバータのスイッチング素子と第２のインバータのスイッチング素子との位置関係を示す断面図。 第１の実施の形態におけるキャリア信号、信号波および駆動信号の波形図。 第１の実施の形態におけるスイッチング素子に流れる電流の方向を示す第１のインバータおよび第２のインバータの要部を示す回路図。 第２の実施の形態における第１のインバータあるいは第２のインバータの周辺を示す回路図。 他の実施の形態における相開放リレーに寄生するＲＣスナバ回路の回路図。

＜第１の実施の形態＞
以下、モータ駆動装置の第１の実施の形態を説明する。
図１に示すように、モータ駆動装置としての制御装置１１は、モータ１２の駆動を制御する。モータ１２は、三相のブラシレスモータである。モータ１２は、ロータ１３、図示しないステータに巻回された第１の巻線群１４、図示しないステータに巻回された第２の巻線群１５、および回転角センサ１６を有している。第１の巻線群１４は、Ｕ相コイル１４_Ｕ、Ｖ相コイル１４_Ｖ、およびＷ相コイル１４_Ｗを有している。第２の巻線群１５は、Ｕ相コイル１５_Ｕ、Ｖ相コイル１５_Ｖ、およびＷ相コイル１５_Ｗを有している。回転角センサ１６は、モータ１２（ロータ１３）の回転角θ_ｍを検出する。

制御装置１１とモータ１２（第１の巻線群１４、および第２の巻線群１５）との間は、バスバーあるいはケーブルなどによって互いに接続されている。制御装置１１は、第１の巻線群１４および第２の巻線群１５に対する給電を系統ごとに制御する。制御装置１１は、第１の巻線群１４に対する給電を制御する第１の制御部２０、および第２の巻線群１５に対する給電を制御する第２の制御部３０を有している。

第１の制御部２０は、第１のマイクロコンピュータ２１、第１のプリドライバ２２、および第１のインバータ２３を有している。
第１のマイクロコンピュータ２１は、第１の巻線群１４に対して供給すべき電流の目標値である電流指令値を演算する。そして第１のマイクロコンピュータ２１は、第１の巻線群１４に供給される実際の電流の値を電流指令値に追従させる電流フィードバック制御を実行することにより電圧指令値を演算し、当該演算される電圧指令値に基づき第１のプリドライバ２２に対する指令信号Ｓ_１１（ＰＷＭ信号）を生成する。第１のマイクロコンピュータ２１は、回転角センサ１６を通じて検出されるモータ１２（ロータ１３）の回転角θ_ｍを使用して第１の巻線群１４に対する通電を制御する。

第１のプリドライバ２２は、第１のマイクロコンピュータ２１により生成される指令信号Ｓ_１１に基づき、第１のインバータ２３を動作させるための駆動信号Ｓ_１２（ゲート信号）を生成する。第１のインバータ２３は、ＰＷＭ方式の三相インバータであって、第１のプリドライバ２２により生成される駆動信号Ｓ_１２に基づいて各相のスイッチング素子がスイッチングすることにより、直流電源から供給される直流電力を三相交流電力に変換する。第１のインバータ２３を通じて指令信号Ｓ_１１に応じた電流が第１の巻線群１４に供給される。

第２の制御部３０は、基本的に第１の制御部２０と同様の構成を有している。すなわち、第２の制御部３０は、第２のマイクロコンピュータ３１、第２のプリドライバ３２、および第２のインバータ３３を有している。第２のマイクロコンピュータ３１は、第２のプリドライバ３２に対する指令信号Ｓ_２１（ＰＷＭ信号）を生成する。第２のプリドライバ３２は、第２のマイクロコンピュータ３１により生成される指令信号Ｓ_２１に基づき、第２のインバータ３３を動作させるための駆動信号Ｓ_２２（ゲート信号）を生成する。第２のインバータ３３を通じて指令信号Ｓ_２１に応じた電流が第２の巻線群１５に供給される。

つぎに、直流電源からモータまでの間の電気回路（電力回路）の構成を説明する。
図２に示すように、制御装置１１において、直流電源５０と第１のインバータ２３との間には、第１のフィルタ回路５１が設けられている。また、制御装置１１において、第１のインバータ２３と第１の巻線群１４との間には、第１の相開放リレー群５２が設けられている。

第１のインバータ２３は、直列に接続された２つのＦＥＴ（field-effect transistor）を１組とする３組のレグ（単相ハーフブリッジ）が、それぞれ直流電源５０の＋端子と−端子（グランド）との間に並列に接続されてなる。具体的には、第１のインバータ２３は、ＦＥＴ２３_ＨＵ，２３_ＬＵが直列に接続されたＵ相レグ、ＦＥＴ２３_ＨＶ，２３_ＬＶが直列に接続されたＶ相レグ、およびＦＥＴ２３_ＨＷ，２３_ＬＷが直列に接続されたＷ相レグを有している。ＦＥＴ２３_ＨＵ，ＦＥＴ２３_ＨＶ，ＦＥＴ２３_ＨＷは電源側に、ＦＥＴ２３_ＬＵ，ＦＥＴ２３_ＬＶ，ＦＥＴ２３_ＬＷはグランド側に設けられている。Ｕ相レグの２つのＦＥＴ２３_ＨＵ，２３_ＬＵの接続点はＵ相コイル１４_Ｕに、Ｖ相レグの２つのＦＥＴ２３_ＨＶ，２３_ＬＶの接続点はＶ相コイル１４_Ｖに、Ｗ相レグの２つのＦＥＴ２３_ＨＷ，２３_ＬＷの接続点はＷ相コイル１４_Ｗに接続されている。

また、第１のインバータ２３は、６つの還流ダイオード２４を有している。これら還流ダイオード２４は、各ＦＥＴ（２３_ＨＵ，２３_ＬＵ，２３_ＨＶ，２３_ＬＶ，２３_ＨＷ，２３_ＬＷ）と並列に接続されている。各還流ダイオード２４のカソードは直流電源５０の＋端子側に、各還流ダイオード２４のアノードは直流電源５０の−端子側に接続されている。

第１のフィルタ回路５１は、コンデンサ５１ａおよびチョークコイル５１ｂを有している。コンデンサ５１ａは、直流電源５０の＋端子と−端子との間において、第１のインバータ２３に対して並列に接続されている。チョークコイル５１ｂは、直流電源５０とコンデンサ５１ａの＋極との間に接続されている。第１のフィルタ回路５１は、直流電源５０を共有する他の回路から伝わるノイズを低減するとともに、第１のインバータ２３から直流電源５０を共有する他の回路に伝わるノイズを低減する。

第１の相開放リレー群５２は、Ｕ相リレー５２_Ｕ、Ｖ相リレー５２_Ｖ、およびＷ相リレー５２_Ｗを有している。これらリレー（５２_Ｕ，５２_Ｖ，５２_Ｗ）は、第１のインバータ２３と第１の巻線群１４との間における各相の給電経路に設けられている。これらリレーは、通常時にはオンした状態に維持される。第１のインバータ２３において断線故障あるいは短絡故障などが発生した場合、各リレーはオンした状態からオフした状態へ切り替えられる。これらリレーがオフされた場合、第１のインバータ２３と第１の巻線群１４との間の給電経路が遮断されることにより、第１のインバータ２３から第１の巻線群１４への給電が遮断される。ちなみに、Ｕ相リレー５２_Ｕ、Ｖ相リレー５２_ＶおよびＷ相リレー５２_ＷとしてＦＥＴを採用してもよい。

制御装置１１において、直流電源５０と第２のインバータ３３との間には、第２のフィルタ回路６１が設けられている。また、制御装置１１において、第２のインバータ３３と第２の巻線群１５との間には、第２の相開放リレー群６２が設けられている。

第２のフィルタ回路６１は、第１のフィルタ回路５１と同一の構成を有している。第２のフィルタ回路６１は、コンデンサ６１ａおよびチョークコイル６１ｂを有している。第２のインバータ３３は、第１のインバータ２３と同一の構成を有している。第２のインバータ３３は、電源側の３つのＦＥＴ３３_ＨＵ，ＦＥＴ３３_ＨＶ，ＦＥＴ３３_ＨＷ、およびグランド側の３つのＦＥＴ３３_ＬＵ，ＦＥＴ３３_ＬＶ，ＦＥＴ３３_ＬＷを有している。また、第２のインバータ３３は、６つの還流ダイオード３４を有している。これら還流ダイオード３４は、各ＦＥＴ（３３_ＨＵ，３３_ＬＵ，３３_ＨＶ，３３_ＬＶ，３３_ＨＷ，３３_ＬＷ）と並列に接続されている。第２の相開放リレー群６２は、第１の相開放リレー群５２と同一の構成を有している。第２の相開放リレー群６２は、Ｕ相リレー６２_Ｕ、Ｖ相リレー６２_Ｖ、およびＷ相リレー６２_Ｗを有している。

ここで、第１のインバータ２３および第２のインバータ３３においては、各ＦＥＴのスイッチングに伴いサージが発生する。また、各ＦＥＴのスイッチングにおける電位の急峻な変化に起因して、浮遊容量（寄生容量）Ｃ１，Ｃ２を通じてグランドにコモンモード電流Ｉ_ｃｏｍが発生する。また、第１の巻線群１４、および第２の巻線群１５の電位が同時に上がったり下がったりすることに起因して、浮遊容量Ｃ３，Ｃ４を通じてグランドにコモンモード電流Ｉ_ｃｏｍが発生する。

浮遊容量Ｃ１は、第１のインバータ２３とグランドとの間の浮遊容量である。浮遊容量Ｃ１は、第１のインバータ２３の各ＦＥＴとグランドとの間の浮遊容量、および第１のインバータ２３の出力配線とグランドとの間の浮遊容量を含む。浮遊容量Ｃ２は、第２のインバータ３３とグランドとの間の浮遊容量である。浮遊容量Ｃ２は、第２のインバータ３３の各ＦＥＴとグランドとの間の浮遊容量、および第２のインバータ３３の出力配線とグランドとの間の浮遊容量を含む。浮遊容量Ｃ３は、第１の巻線群１４とモータ１２の筐体（グランド）との間の浮遊容量である。浮遊容量Ｃ４は、第２の巻線群１５とモータ１２の筺体（グランド）との間の浮遊容量である。

サージおよびコモンモード電流Ｉ_ｃｏｍは、第１のインバータ２３および第２のインバータ３３の誤動作あるいはノイズの一因となる。そこで本実施の形態では、サージおよびコモンモード電流の影響を抑えるため、第１のインバータ２３および第２のインバータ３３として、つぎの構成を採用している。ここでは、説明を分かりやすくするために、第１のインバータ２３および第２のインバータ３３がそれぞれ有する３つのレグのうちＵ相レグだけを取り出して説明する。

図３（ａ）に示すように、第１のインバータ２３におけるＵ相レグを構成する２つのＦＥＴ２３_ＨＵ，２３_ＬＵは、第１の基板２５の第１の面（図３（ａ）中の右側の面）に設けられている。第２のインバータ３３のＵ相レグを構成する２つのＦＥＴ３３_ＨＵ，３３_ＬＵは、第２の基板３５の第１の面（図３（ａ）中の左側の面）に設けられている。第１の基板２５および第２の基板３５は、それらの第２の面（第１の面と反対側の面）がヒートシンク４１を介して互いに対向するように設けられている。

第１のインバータ２３におけるＵ相レグ（ＦＥＴ２３_ＨＵ，２３_ＬＵ）と、第２のインバータ３３のＵ相レグ（ＦＥＴ３３_ＨＵ，３３_ＬＵ）とは、第１の基板２５、ヒートシンク４１および第２の基板３５を基準として対称となる位置に設けられている。ただし、第１の基板２５および第２の基板３５に直交する方向（第１の基板２５および第２の基板３５の板厚方向、あるいは取り付け方向）からみて、第１のインバータ２３におけるＵ相レグの電源側のＦＥＴ２３_ＨＵと、第２のインバータ３３におけるＵ相レグのグランド側のＦＥＴ３３_ＬＵとは互いに一致する位置に設けられている。また、第１の基板２５および第２の基板３５に直交する方向からみて、第１のインバータ２３におけるＵ相レグのグランド側のＦＥＴ２３_ＬＵと第２のインバータ３３におけるＵ相レグの電源側のＦＥＴ３３_ＨＵとは互いに一致する位置に設けられている。第１のインバータ２３および第２のインバータ３３におけるＶ相レグおよびＷ相レグについても、Ｕ相レグと同様に設けられる。

ちなみに、第１のインバータ２３を含む第１の巻線群１４に対する配線パターンなどの電流の経路、および第２のインバータ３３を含む第２の巻線群１５に対する配線パターンなどの電流の経路についても互いに対向するように設けられる。

そして、このように設けられた第１のインバータ２３および第２のインバータ３３を前提として、第１のインバータ２３の出力電圧と第２のインバータ３３の出力電圧とが互いに逆位相（互いに１８０°だけ位相がずれた状態）となるように、第１のインバータ２３および第２のインバータ３３のスイッチングを制御する。

図４のグラフに示すように、第１のマイクロコンピュータ２１は、三角波であるキャリア信号（変調波）Ｖ１と各相の電圧指令値（信号波）Ｖ２とを比較することによりＰＷＭ信号を生成する。すなわち、第１のマイクロコンピュータ２１は、キャリア信号Ｖ１と電圧指令値Ｖ２とを比較し、キャリア信号Ｖ１の値よりも電圧指令値Ｖ２が高ければハイレベルの電圧を、キャリア信号Ｖ１の値よりも電圧指令値Ｖ２が低ければローレベルの電圧を生成する。このため、ＰＷＭ信号、ひいては第１のインバータ２３から出力される各相の電圧波形はキャリア信号Ｖ１の周波数でスイッチングされるパルス状の波形となる。キャリア信号Ｖ１の周波数が高くなるほど、第１のインバータ２３の各ＦＥＴがオンオフされる頻度が高くなる。

第１のプリドライバ２２は、第１のマイクロコンピュータ２１により生成される指令信号Ｓ_１１（ＰＷＭ信号）に基づき、第１のインバータ２３の各ＦＥＴに対する駆動信号Ｓ_１２（ゲート信号）を生成する。

たとえばＵ相においては、電源側のＦＥＴ２３_ＨＵに対する駆動信号Ｓ_１２がハイレベルの電圧（ＯＮ）となるとき、グランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_１２はローレベルの電圧（ＯＦＦ）となる。逆に、電源側のＦＥＴ２３_ＨＵに対する駆動信号Ｓ_１２がローレベルの電圧となるとき、グランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_１２はハイレベルの電圧となる。Ｖ相およびＷ相についても同様である。

図４のグラフに示すように、第２のマイクロコンピュータ３１も、三角波であるキャリア信号（変調波）Ｖ１と各相の電圧指令値（信号波）Ｖ２とを比較することによりＰＷＭ信号を生成する。ただし、第２のマイクロコンピュータ３１は、第１のマイクロコンピュータ２１により生成されるＰＷＭ信号に対して逆位相のＰＷＭ信号を生成する。すなわち、第２のマイクロコンピュータ３１は、キャリア信号Ｖ１の値よりも電圧指令値Ｖ２が高ければローレベルの電圧を、キャリア信号Ｖ１の値よりも電圧指令値Ｖ２が低ければハイレベルの電圧を生成する。

第２のプリドライバ３２は、第２のマイクロコンピュータ３１により生成される指令信号Ｓ_２１（ＰＷＭ信号）に基づき、第２のインバータ３３の各ＦＥＴに対する駆動信号Ｓ_２２（ゲート信号）を生成する。ただし、第２のプリドライバ３２は、第１のプリドライバ２２により生成される駆動信号Ｓ_１２に対して位相を反転させた駆動信号Ｓ_２２、すなわち第１のプリドライバ２２により生成される駆動信号Ｓ_１２に対して逆位相の駆動信号Ｓ_２２を生成する。

たとえばＵ相においては、第１のインバータ２３における電源側のＦＥＴ２３_ＨＵに対する駆動信号Ｓ_１２がハイレベルの電圧となるとき、第２のインバータ３３における電源側のＦＥＴ３３_ＨＵに対する駆動信号Ｓ_２２はローレベルの電圧となる。逆に、第１のインバータ２３における電源側のＦＥＴ２３_ＨＵに対する駆動信号Ｓ_１２がローレベルの電圧となるとき、第２のインバータ３３における電源側のＦＥＴ３３_ＨＵに対する駆動信号Ｓ_２２はハイレベルの電圧となる。

また、第１のインバータ２３におけるグランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_１２がローレベルの電圧となるとき、第２のインバータ３３におけるグランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_２２はハイレベルの電圧となる。逆に、第１のインバータ２３におけるグランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_１２がハイレベルの電圧となるとき、第２のインバータ３３におけるグランド側のＦＥＴ２３_ＬＵに対する駆動信号Ｓ_２２はローレベルの電圧となる。Ｖ相およびＷ相についても同様である。

＜第１の実施の形態の作用および効果＞
したがって、第１の実施の形態によれば、下記（１）〜（４）の作用および効果を得ることができる。

（１）第１のインバータ２３の各ＦＥＴと、第２のインバータ３３のＦＥＴとが、互いに逆位相の駆動信号Ｓ_１２，Ｓ_２２に基づきスイッチングする。これにより、第１のインバータ２３の三相各相の出力電圧と、第２のインバータ３３の三相各相の出力電圧とは、互いに逆位相となる。このため、第１のインバータ２３から第１の巻線群１４へ供給される三相各相の電流の向き、および第２のインバータ３３から第２の巻線群１５へ供給される三相各相の電流の向きについても、互いに逆方向になる。

ここでは図５に示すように、第１のインバータ２３のＵ相レグにおける電源側のＦＥＴ２３_ＨＵ、および第２のインバータ３３のＵ相レグにおけるグランド側のＦＥＴ３３_ＬＵがそれぞれオンした場合を例に挙げる。

この場合、第１のインバータ２３のＵ相レグにおける電源側のＦＥＴ２３_ＨＵから第１の巻線群１４のＵ相コイル１４_Ｕへ供給される電流Ｉ_Ｕ１の向きと、第２の巻線群１５のＵ相コイル１５_Ｕから第２のインバータ３３のＵ相レグにおけるグランド側のＦＥＴ３３_ＬＵへ供給される電流Ｉ_Ｕ２の向きとは、互いに逆方向になる。このため、第１の巻線群１４のＵ相コイル１４_Ｕへの電流Ｉ_Ｕ１に起因して発生する磁界φ_Ｕ１の方向、および第２の巻線群１５のＵ相コイル１５_Ｕからの電流Ｉ_Ｕ２に起因して発生する磁界φ_Ｕ２の方向についても、互いに逆方向となる（右ねじの法則）。

ここで、第１のインバータ２３（Ｕ相レグ）と第２のインバータ３３（Ｕ相レグ）とは、それらの給電経路を含め、第１の基板２５、ヒートシンク４１および第２の基板３５を介して対向して配置されていることにより互いに近接している。このため、互いに逆向きで隣り合う磁界φ_Ｕ１および磁界φ_Ｕ２は、互いに打ち消し合う。この磁界φ_Ｕ１と磁界φ_Ｕ２とが打ち消し合う分だけ、第１の基板２５および第２の基板３５における配線インダクタンス（給電経路のインダクタンス）も減少する。したがって、第１のインバータ２３のＵ相レグを構成するＦＥＴ２３_ＨＵ，２３_ＬＵのスイッチングに起因して発生するサージ、および第２のインバータ３３のＵ相レグを構成するＦＥＴ３３_ＨＵ，３３_ＬＵのスイッチングに起因して発生するサージが抑制される。

またこのとき、グランドからのコモンモード電流Ｉ_ｃｏｍ１が、第１のインバータ２３のＵ相レグにおけるグランド側のＦＥＴ２３_ＬＵに寄生する還流ダイオード２４を通じて、第１の巻線群１４のＵ相コイル１４_Ｕ側へ向けて流れることがある。また、グランドからのコモンモード電流Ｉ_ｃｏｍ２が、第２の巻線群１５のＵ相コイル１５_Ｕ側から第２のインバータ３３のＵ相レグにおける電源側のＦＥＴ３３_ＨＵに寄生する還流ダイオード３４を通じて、直流電源５０側へ向けて流れることがある。これらコモンモード電流Ｉ_ｃｏｍ１，Ｉ_ｃｏｍ２の向きは、互いに逆方向となる。したがって、これらコモンモード電流Ｉ_ｃｏｍ１，Ｉ_ｃｏｍ２に起因して発生する磁界φ_ｃｏｍ１，φ_ｃｏｍ２は、互いに打ち消し合う。したがって、コモンモード電流Ｉ_ｃｏｍ１，Ｉ_ｃｏｍ２が第１のインバータ２３および第２のインバータ３３へ及ぼす影響が抑制される。

ちなみに、第１のインバータ２３および第２のインバータ３３のＵ相における作用は、Ｖ相およびＷ相においても同様に生じる。
（２）また、第１のインバータ２３の各ＦＥＴと、第２のインバータ３３のＦＥＴとが、互いに逆位相の駆動信号Ｓ_１２，Ｓ_２２に基づきスイッチングすることにより、第１のインバータ２３の三相各相の出力電圧と、第２のインバータ３３の三相各相の出力電圧とは、互いに逆位相となる。このため、第１の巻線群１４の各コイルの電位および第２の巻線群１５の各コイルの電位も逆になる。たとえば、第１の巻線群１４におけるＵ相コイル１４_Ｕの電位が直流電源５０の電圧Ｖ_ｐｉｇと同じになる場合、第２の巻線群１５におけるＵ相コイル１５_Ｕの電位は０（グランド電位）となる。逆に、第１の巻線群１４におけるＵ相コイル１４_Ｕの電位が０となる場合、第２の巻線群１５におけるＵ相コイル１５_Ｕの電位は直流電源５０の電圧Ｖ_ｐｉｇと同じになる。すなわち、第１の巻線群１４のコイル電位、および第２の巻線群１５のコイル電位は、交互に電圧Ｖ_ｐｉｇと０とを繰り返すことによってトータル０になる。このため、第１の巻線群１４とグランドとの間に発生するコモンモード電流と、第２の巻線群１５とグランドとの間に発生するコモンモード電流とが相殺される。したがって、コモンモード電流を低減させることができる。また、コモンモードコイルを設けるなどのノイズ対策が不要となるため、製品コストを低減することも可能である。

（３）モータ１２は、２系統の巻線群（１４，１５）を有し、これら巻線群に対して系統ごとに給電される。この構成によれば、一方系統の巻線群が失陥した場合であれ、他方系統の巻線群への給電を通じてモータ１２を回転させることができる。このため、モータ１２の動作に対する信頼性を高めることができる。

（４）第１の基板２５および第２の基板３５は、それらのＦＥＴが設けられていない側の面が互いに対向するように設けられている。このため、第１の基板２５と第２の基板３５との間隔を調整することにより、磁界を打ち消すために効果的な第１の基板２５と第２の基板３５との配置を実現することができる。

＜第２の実施の形態＞
つぎに、モータ駆動装置の第２の実施の形態を説明する。本実施の形態は、基本的には図１〜図３に示される第１の実施の形態と同様の構成を有している。

第１のインバータ２３および第２のインバータ３３において、各ＦＥＴの短絡故障などの異常が発生したとき、モータ１２は自身の誘起電圧による回生ブレーキによって回転がロックされた状態となる。このため、第１のインバータ２３および第２のインバータ３３における何らかの異常が検出されるとき、第１の相開放リレー群５２あるいは第２の相開放リレー群６２をオンからオフへ切り替えることにより、第１の巻線群１４と第１のインバータ２３との間、あるいはモータ１２と第２のインバータ３３との間を電気的に切断する。これにより、相間短絡状態が開放される。

しかし、モータ１２への通電中において、ノイズあるいは接触不良などに起因して第１の相開放リレー群５２あるいは第２の相開放リレー群６２が意図せずオフしたとき、モータ１２のインダクタンスに蓄積されたエネルギーによってサージ電圧が発生する。このサージ電圧によって、第１のインバータ２３あるいは第２のインバータ３３のＦＥＴに異常が発生するおそれがある。

そこで本実施の形態では、このようなサージ電圧から第１のインバータ２３および第２のインバータ３３を保護するための保護回路を設けている。
図６に示すように、第１のインバータ２３から第１の巻線群１４への給電経路において、第１の相開放リレー群５２と第１の巻線群１４との間には、第１の三相ダイオードブリッジ回路７１が設けられている。第２のインバータ３３から第２の巻線群１５への給電経路において、第２の相開放リレー群６２と第２の巻線群１５との間には、第２の三相ダイオードブリッジ回路７２が設けられている。

第１の三相ダイオードブリッジ回路７１は、直列に接続された２つのダイオードＤ１，Ｄ２からなるＵ相ハーフブリッジ、直列に接続された２つのダイオードＤ３，Ｄ４からなるＶ相ハーフブリッジ、および直列に接続された２つのダイオードＤ５，Ｄ６からなるＷ相ハーフブリッジを有している。これら３つのハーフブリッジは、それぞれ直流電源５０の＋端子と−端子（グランド）との間に並列に接続されてなる。２つのダイオードＤ１，Ｄ２の接続点はＵ相コイル１４_Ｕに、２つのダイオードＤ３，Ｄ４の接続点はＶ相コイル１４_Ｖに、２つのダイオードＤ５，Ｄ６の接続点はＷ相コイル１４_Ｗに接続されている。第２の三相ダイオードブリッジ回路７２は、第１の三相ダイオードブリッジ回路７１と同様の構成を有している。

ちなみに、第１の三相ダイオードブリッジ回路７１は、第１のインバータ２３から第１の巻線群１４への給電経路において、第１のインバータ２３と第１の相開放リレー群５２との間に設けてもよい。また、第２の三相ダイオードブリッジ回路７２は、第２のインバータ３３から第２の巻線群１５への給電経路において、第２のインバータ３３と第２の相開放リレー群６２との間に設けてもよい。

＜第２の実施の形態の作用および効果＞
したがって、第２の実施の形態によれば、第１の実施の形態の（１）〜（４）の効果に加え、下記（５），（６）の作用および効果を得ることができる。

（５）モータ１２（１４，１５）への通電中において、ノイズなどに起因して第１の相開放リレー群５２あるいは第２の相開放リレー群６２がオフされることがある。この場合、発生するモータ１２からのサージ電圧は、第１の三相ダイオードブリッジ回路７１および第２の三相ダイオードブリッジ回路７２を通じて直流電源５０に回生される。このため、モータ１２のサージ電圧から第１のインバータ２３および第２のインバータ３３の各ＦＥＴを保護することができる。また、ノイズによる第１のプリドライバ２２あるいは第２のプリドライバ３２、ひいては第１のマイクロコンピュータ２１あるいは第２のマイクロコンピュータ３１の誤動作などを抑制することもできる。逆に、第１のインバータ２３および第２のインバータ３３のスイッチングに起因して発生するサージからモータ１２（１４，１５）を保護することもできる。

ちなみに、サージの抑制方法としては、第１の三相ダイオードブリッジ回路７１および第２の三相ダイオードブリッジ回路７２に代えて、出力リアクトルあるいはサージ抑制フィルタを組み込むことも考えられるものの、これらは三相ダイオードブリッジ回路に比べて高価で体格も大きい。

（６）また、第１のインバータ２３および第２のインバータ３３のいずれか一において、各ＦＥＴの短絡故障などの異常が発生したとき、異常が発生した系統における第１の相開放リレー群５２または第２の相開放リレー群６２がオフされる。この場合、異常が発生した系統の巻線群（１４，１５）からサージが発生するところ、このサージは正常な系統における三相ダイオードブリッジ回路（７１，７２）によって回生される。このため、異常が発生した系統に生じたサージが正常な系統におけるインバータ、プリドライバあるいはマイクロコンピュータに波及することを抑制することができる。したがって、一方系統が失陥した場合であれ、正常な他方系統の巻線群への給電を通じてモータ１２（ロータ１６）を回転させることができる。

＜他の実施の形態＞
なお、第１および第２の実施の形態は、つぎのように変更して実施してもよい。
・第１および第２の実施の形態において、第１のインバータ２３および第２のインバータ３３のスイッチング素子として、ＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を採用してもよい。

・第１および第２の実施の形態において、製品仕様などに応じて、制御装置１１として第１の相開放リレー群５２および第２の相開放リレー群６２を割愛した構成を採用してもよい。

・第１および第２の実施の形態において、第１のフィルタ回路５１（コンデンサ５１ａおよびチョークコイル５１ｂ）と第２のフィルタ回路６１（コンデンサ６１ａおよびチョークコイル６１ｂ）とを、第１の基板２５および第２の基板３５に直交する方向において、互いに対向するように設けてもよい。

・第１および第２の実施の形態において、図３（ｂ）に示すように、第１のインバータ２３の各ＦＥＴ、および第２のインバータ３３の各ＦＥＴは、単一の基板２６に設けてもよい。第１のインバータ２３の各ＦＥＴ（ここでは、ＦＥＴ２３_ＨＵ，２３_ＬＵのみ例示する。）は、基板２６の第１の面（図３（ｂ）中の右側面）に設けられている。第２のインバータ３３の各ＦＥＴ（ここでは、ＦＥＴ２３_ＨＵ，２３_ＬＵのみ例示する。）は、基板２６の第２の面（図３（ｂ）中の左側面）に設けられている。第１のインバータ２３の各ＦＥＴと、第２のインバータ３３の各ＦＥＴとの位置関係は、図３（ａ）に示される第１の実施の形態と同様である。この場合、基板２６の第１の面、および第２の面にそれぞれ対向するように、かつ各ＦＥＴに接するようにヒートシンク４１ａ，４１ｂを設ける。このようにすれば、第１のインバータ２３と第２のインバータ３３との間の距離がより短くなるため、第１の巻線群１４への給電に伴い発生する磁界と、第２の巻線群１５への給電に伴い発生する磁界とは、より好適に打ち消し合う。

・第１および第２の実施の形態において、第１のインバータ２３（第１の系統）および第２のインバータ３３（第２の系統）を単一の基板における同一の面上に設けてもよい。この場合、たとえばＵ相レグを例に挙げると、第１のインバータ２３におけるＵ相レグの電源側のＦＥＴ２３_ＨＵ、および第２のインバータ３３におけるＵ相レグのランド側のＦＥＴ３３_ＬＵは、電流の流れる方向に対して交わる方向において互いに対向するように（隣り合うように）設ける。また、第１のインバータ２３におけるＵ相レグのグランド側のＦＥＴ２３_ＬＵ、および第２のインバータ３３におけるＵ相レグの電源側のＦＥＴ３３_ＨＵは、電流の流れる方向に対して交わる方向において互いに対向するように（隣り合うように）設ける。第１のインバータ２３および第２のインバータ３３におけるＶ相レグおよびＷ相レグについても、Ｕ相レグと同様に設ける。このようにしても、第１の実施の形態における（１）〜（３）と同様の効果を得ることができる。

・第１および第２の実施の形態において、第１のインバータ２３および第２のインバータ３３における各相レグの電源側のＦＥＴ同士ならびにグランド側のＦＥＴ同士が、第１の基板２５および第２の基板３５に直交する方向において互いに対向するように設けてもよい。少なくとも互いに逆位相でスイッチングする第１のインバータ２３および第２のインバータ３３、あるいはこれら２系統のインバータの各相レグ同士が互いに対向、あるいは互いに近接して設けられていればよい。このようにしてもノイズ低減の効果が得られる。

・第２の実施の形態において、保護回路として、第１の三相ダイオードブリッジ回路７１および第２の三相ダイオードブリッジ回路７２に代えて、ＲＣスナバ回路を採用してもよい。

図７に示すように、第１の相開放リレー群５２の各リレー（５２_Ｕ，５２_Ｖ，５２_Ｗ）、および第２の相開放リレー群６２の各リレー（６２_Ｕ，６２_Ｖ，６２_Ｗ）に対して、ＲＣスナバ回路８１が並列に設けられている。ＲＣスナバ回路８１は、コンデンサ８１ａと抵抗器８１ｂとが直列に接続されてなる。このようにすれば、第１の相開放リレー群５２あるいは第２の相開放リレー群６２がオフされた場合に発生するモータ１２（１４，１５）からのサージ電圧は、ＲＣスナバ回路８１により吸収される。したがって、モータ１２のサージ電圧から第１のインバータ２３および第２のインバータ３３の各ＦＥＴを保護することができる。

１１…制御装置（モータ駆動装置）、１２…モータ、１４…第１の巻線群、１５…第２の巻線群、２３…第１のインバータ、２３_ＨＵ，２３_ＬＵ，２３_ＨＶ，２３_ＬＶ，２３_ＨＷ，２３_ＬＷ…ＦＥＴ（スイッチング素子）、２５…第１の基板、２６…基板（単一基板）、３３…第２のインバータ、３３_ＨＵ，３３_ＬＵ，３３_ＨＶ，３３_ＬＶ，３３_ＨＷ，３３_ＬＷ…ＦＥＴ（スイッチング素子）３５…第２の基板、５２…第１の相開放リレー群（第１のスイッチ群）、６２…第２の相開放リレー群（第２のスイッチ群）、７１…第１の三相ダイオードブリッジ回路（保護回路）、７２…第２の三相ダイオードブリッジ回路（保護回路）、８１…ＲＣスナバ回路（保護回路）。

Claims (6)

1. モータにおける複数系統の巻線群に対して系統ごとに給電する当該系統の数と同数のインバータを有し、前記インバータは、電源側のスイッチング素子とグランド側のスイッチング素子とが直列に接続されたハーフブリッジが前記モータの相数分だけ並列に接続されてなるモータ駆動装置において、
   異なる系統の前記ハーフブリッジのスイッチング素子は、互いに対向して設けられるとともに、当該対向するスイッチング素子に流れる電流の方向が互いに逆方向となるようにスイッチングするモータ駆動装置。
2. 請求項１に記載のモータ駆動装置において、
   前記モータは第１の巻線群および第２の巻線群を有する一方、前記インバータは第１のインバータおよび第２のインバータを有することを前提とし、
   前記第１のインバータの各スイッチング素子と、前記第２のインバータの各スイッチング素子とは、互いに逆位相の駆動信号に基づきスイッチングするモータ駆動装置。
3. 請求項２に記載のモータ駆動装置において、
   前記第１のインバータの各スイッチング素子が設けられる第１の基板と、前記第２のインバータの各スイッチング素子が設けられる第２の基板と、を有し、
   前記第１の基板および前記第２の基板は、それらの前記スイッチング素子が設けられていない側の面が互いに対向するように設けられているモータ駆動装置。
4. 請求項２に記載のモータ駆動装置において、
   前記第１のインバータの各スイッチング素子が設けられる第１の面と、前記第２のインバータの各スイッチング素子が設けられる第２の面とを有する単一基板を有するモータ駆動装置。
5. 請求項２〜請求項４のうちいずれか一項に記載のモータ駆動装置において、
   前記第１のインバータを含む前記第１の巻線群に対する電流の経路、および前記第２のインバータを含む前記第２の巻線群に対する電流の経路についても互いに対向しているモータ駆動装置。
6. 請求項２〜請求項５のうちいずれか一項に記載のモータ駆動装置において、
   前記第１のインバータと前記第１の巻線群との間の給電経路を遮断する第１のスイッチ群と、前記第２のインバータと前記第２の巻線群との間の給電経路を遮断する第２のスイッチ群と、を有し、
   前記第１のインバータと前記第１の巻線群との間の給電経路、および前記第２のインバータと前記第２の巻線群との間の給電経路には、それぞれ前記モータにおいて発生するサージから前記第１のインバータおよび前記第２のインバータを保護するための保護回路が設けられているモータ駆動装置。