JP2019165548A - スイッチング素子駆動装置 - Google Patents
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Abstract
【課題】並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とを可能とするスイッチング素子駆動装置を得ること。【解決手段】スイッチング素子駆動装置1は、並列に接続された複数のスイッチング素子11,12を駆動する。スイッチング素子駆動装置1は、パルス信号を出力するパルス信号出力部であるPWM回路2と、パルス信号を遅延させて複数のスイッチング素子11,12へ個別に出力可能とする遅延部である遅延回路3,4と、を備える。複数のスイッチング素子11,12のそれぞれに対応する複数のパルス信号のうちの少なくとも2つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも2つでオンの期間が重なっている。【選択図】図1
Description
本発明は、複数のスイッチング素子を駆動するスイッチング素子駆動装置に関する。
並列に接続された複数のスイッチング素子を駆動するスイッチング素子駆動装置が知られている。並列に接続された複数のスイッチング素子では、スイッチング素子ごとのオンおよびオフの動作のタイミングのばらつきにより、スイッチング素子同士におけるスイッチング損失の偏りが生じることがある。スイッチング損失は、スイッチング素子のオンおよびオフに伴う電力損失である。スイッチング損失が集中したスイッチング素子は、過熱による不具合を生じ得る。動作のタイミングのばらつきの要因の1つがスイッチング素子の個体差であることから、各スイッチング素子の駆動のためのパルス信号を同期させたとしても、オン動作のタイミングのばらつきとオフ動作のタイミングのばらつきとが生じることになる。この場合、各スイッチング素子へ分散されるはずの電流が、最も早いタイミングでオン動作を行うスイッチング素子と、最も遅いタイミングでオフ動作を行うスイッチング素子とに流れることで、特定のスイッチング素子にスイッチング損失が集中することになる。
特許文献1には、スイッチング素子を順次選択することにより、スイッチング素子を1つずつ動作させる並列駆動回路が開示されている。特許文献1の技術によると、スイッチング素子の順次駆動により、オン動作におけるスイッチング損失とオフ動作におけるスイッチング損失とが特定のスイッチング素子に集中することを低減させる。
上記の特許文献1の技術によると、各スイッチング素子におけるオン状態の期間を重ならせずに各スイッチング素子を動作させる。各スイッチング素子におけるオン状態の期間が分散されることで、スイッチング素子全体では、スイッチング素子がオン状態である間に生じる導通損失が増大することになる。導通損失は、スイッチング素子の内部抵抗に起因して発生する電力損失である。そのため、特許文献1の技術では、スイッチング損失の偏りを低減するとともに導通損失を低減することが困難であるという問題があった。
本発明は、上記に鑑みてなされたものであって、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とを可能とするスイッチング素子駆動装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかるスイッチング素子駆動装置は、並列に接続された複数のスイッチング素子を駆動する。本発明にかかるスイッチング素子駆動装置は、パルス信号を出力するパルス信号出力部と、パルス信号を遅延させて複数のスイッチング素子へ個別に出力可能とする遅延部と、を備える。複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも2つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも2つでオンの期間が重なっている。
本発明によれば、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とが可能となるという効果を奏する。
以下に、本発明の実施の形態にかかるスイッチング素子駆動装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
図1は、本発明の実施の形態1にかかるスイッチング素子駆動装置1の概略構成を示す図である。スイッチング素子駆動装置1は、並列に接続された複数のスイッチング素子を駆動する。実施の形態1では、複数のスイッチング素子は、2つのスイッチング素子11,12とする。
図1は、本発明の実施の形態1にかかるスイッチング素子駆動装置1の概略構成を示す図である。スイッチング素子駆動装置1は、並列に接続された複数のスイッチング素子を駆動する。実施の形態1では、複数のスイッチング素子は、2つのスイッチング素子11,12とする。
スイッチング素子11,12は、スイッチング機能を備える半導体素子であるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)あるいはIGBT(Insulated Gate Bipolar Transistor)である。スイッチング素子11,12は、電力変換装置に搭載される。電力変換装置は、スイッチング素子11,12のオンとオフとを繰り返すことにより、直流から交流、または交流から直流への電力変換を行う。
スイッチング素子駆動装置1は、パルス信号を出力するパルス信号出力部であるパルス幅変調(Pulse Width Modulation,PWM)回路2と、PWM回路2に接続された遅延部である遅延回路3,4とを備える。遅延回路3と遅延回路4とは、並列に接続されている。遅延回路3,4は、入力されたパルス信号を遅延させて、スイッチング素子11,12へ個別に出力可能とする。遅延回路3は、スイッチング素子11の駆動のためのパルス信号を出力する。遅延回路4は、スイッチング素子12の駆動のためのパルス信号を出力する。
スイッチング素子駆動装置1は、遅延回路3からのパルス信号をスイッチング素子11へ出力する。スイッチング素子11は、遅延回路3からのパルス信号にしたがって動作する。スイッチング素子駆動装置1は、遅延回路4からのパルス信号をスイッチング素子12へ出力する。スイッチング素子12は、遅延回路4からのパルス信号にしたがって動作する。
図2は、図1に示すスイッチング素子駆動装置1の動作を説明する図である。図2には、PWM回路2から出力されるパルス信号P0と、遅延回路3から出力されるパルス信号P1と、遅延回路4から出力されるパルス信号P2とのタイムチャートを示している。
図2に示すように、パルス信号P0におけるある単発のパルスの立ち上がりが時刻t1かつ立ち下がりが時刻t3であって、その次の単発のパルスの立ち上がりが時刻t5かつ立ち下がりが時刻t7であるとする。かかる2つのパルスのうち先のパルスを第1のパルス、後のパルスを第2のパルス、と称する。
遅延回路3は、第1のパルスがPWM回路2から入力されると、第1のパルスを遅延させずに出力する。パルス信号P1の立ち上がりは時刻t1かつ立ち下がりは時刻t3となる。一方、遅延回路4は、第1のパルスがPWM回路2から入力されると、第1のパルスの立ち上がりを遅延させる。遅延回路4は、第1のパルスの立ち下がりも、立ち上がりと同様に遅延させる。パルス信号P2の立ち上がりは、遅延回路4による遅延量だけ時刻t1よりも後の時刻t2となる。パルス信号P2の立ち下がりは、遅延回路4による遅延量だけ時刻t3よりも後の時刻t4となる。
パルス信号P1の立ち上がりのタイミングである時刻t1からパルス信号P2の立ち下がりのタイミングである時刻t4までの1サイクルの期間T1のうち、時刻t2から時刻t3までの期間は、パルス信号P1とパルス信号P2とがオンである期間である。また、期間T1では、パルス信号P1の遅延量はゼロであり、パルス信号P2の遅延量はゼロ以外とされており、パルス信号P1とパルス信号P2との2つにおける遅延量が互いに異なっている。これにより、パルス信号P1とパルス信号P2との立ち上がりのタイミングが異なり、かつ立ち下がりのタイミングが異なる。なお、2つにおける遅延量が異なるとは、一方の遅延量がゼロである場合を含むものとする。
次に、遅延回路3は、第2のパルスがPWM回路2から入力されると、第2のパルスの立ち上がりを遅延させる。遅延回路3は、第2のパルスの立ち下がりも、立ち上がりと同様に遅延させる。パルス信号P1の立ち上がりは、遅延回路3による遅延時間分だけ時刻t5よりも後の時刻t6となる。パルス信号P1の立ち下がりは、遅延回路3による遅延時間分だけ時刻t7よりも後の時刻t8となる。一方、遅延回路4は、第2のパルスがPWM回路2から入力されると、第2のパルスを遅延させずに出力する。パルス信号P2の立ち上がりは時刻t5かつ立ち下がりは時刻t7となる。
パルス信号P2の立ち上がりのタイミングである時刻t5からパルス信号P1の立ち下がりのタイミングである時刻t8までの1サイクルの期間T2のうち、時刻t6から時刻t7までの期間は、パルス信号P1とパルス信号P2とがオンである期間である。また、期間T2では、パルス信号P2の遅延量はゼロであり、パルス信号P1の遅延量はゼロ以外とされており、パルス信号P1とパルス信号P2との2つにおける遅延量が互いに異なっている。これにより、パルス信号P1とパルス信号P2との立ち上がりのタイミングが異なり、かつ立ち下がりのタイミングが異なる。
このように、スイッチング素子駆動装置1は、スイッチング素子11,12へ出力される各パルス信号P1,P2についての遅延の有無の切り換えにより、各パルス信号P1,P2がいずれもオンである期間を含めるとともに、各パルス信号P1,P2の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせる。スイッチング素子駆動装置1は、期間T1および期間T2と同様の動作を、期間T2よりも後の期間においても繰り返す。
各パルス信号P1,P2がいずれもオンである期間が含まれることにより、スイッチング素子駆動装置1は、各スイッチング素子11,12のオン状態の期間が重なりを持つように各スイッチング素子11,12を駆動する。このため、スイッチング素子11,12全体では、各スイッチング素子11,12のオン状態の期間が重なりを持たないように各スイッチング素子11,12を動作させる場合に比べて、導通損失を低減することができる。
各パルス信号P1,P2の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせることにより、スイッチング素子駆動装置1は、パルス信号P1,P2を同期させることによって生じ得るスイッチング損失の偏りを低減することができる。
スイッチング素子駆動装置1は、期間T1ではパルス信号P2を遅延させ、期間T2ではパルス信号P1を遅延させる。スイッチング素子駆動装置1は、期間T1および期間T2と同様の動作を繰り返すことで、パルス信号P1とパルス信号P2とを交互に遅延させる。すなわち、スイッチング素子駆動装置1は、各パルス信号P1,P2において、遅延させるパルス信号を順次異ならせる。
期間T1においては、パルス信号P2の遅延により、スイッチング素子11がスイッチング素子12よりも先にオン動作を行うとともに、スイッチング素子12がスイッチング素子11よりも後にオフ動作を行う。次の期間T2においては、パルス信号P1の遅延により、スイッチング素子12がスイッチング素子11よりも先にオン動作を行うとともに、スイッチング素子11がスイッチング素子12よりも後にオフ動作を行う。このように、遅延させるパルス信号を順次異ならせることで、スイッチング素子駆動装置1は、オン動作におけるスイッチング損失とオフ動作におけるスイッチング損失とが特定のスイッチング素子に集中することを低減させる。
なお、パルス信号出力部は、PWM回路2に限られず、パルス信号を出力するものであれば良い。パルス信号出力部は、変調機能を持たないパルス発生器であっても良く、一定の間隔のパルス信号を出力するクロック等であっても良い。スイッチング素子駆動装置1は、2つよりも多くのスイッチング素子を駆動するものであっても良い。2つよりも多くのスイッチング素子を駆動する場合も、複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも2つの遅延量が異なっていて、かつ複数のパルス信号のうちの少なくとも2つでオンの期間が重なっていることで、導通損失の低減とスイッチング損失の偏りの低減とが可能となる。
実施の形態1によると、スイッチング素子駆動装置1は、複数のスイッチング素子へ出力される各パルス信号についての遅延の有無の切り換えにより、各パルス信号がいずれもオンである期間を含めるとともに、各パルス信号の立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせる。スイッチング素子駆動装置1は、いずれもオンである期間を含む各パルス信号により各スイッチング素子を駆動することで、導通損失を低減することができる。スイッチング素子駆動装置1は、立ち上がりのタイミングおよび立ち下がりのタイミングの双方を異ならせた各パルス信号により各スイッチング素子を駆動することで、スイッチング損失の偏りを低減することができる。これにより、スイッチング素子駆動装置1は、並列に接続された複数のスイッチング素子の駆動において、導通損失の低減とスイッチング損失の偏りの低減とが可能となるという効果を奏する。
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
1 スイッチング素子駆動装置、2 PWM回路、3,4 遅延回路、11,12 スイッチング素子。
Claims (2)
- 並列に接続された複数のスイッチング素子を駆動する駆動装置であって、
パルス信号を出力するパルス信号出力部と、
前記パルス信号を遅延させて前記複数のスイッチング素子へ個別に出力可能とする遅延部と、
を備え、
前記複数のスイッチング素子のそれぞれに対応する複数のパルス信号のうちの少なくとも2つの遅延量が異なっていて、かつ前記複数のパルス信号のうちの少なくとも2つでオンの期間が重なっていることを特徴とするスイッチング素子駆動装置。 - 前記複数のパルス信号において、遅延させるパルス信号を順次異ならせることを特徴とする請求項1に記載のスイッチング素子駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018051317A JP2019165548A (ja) | 2018-03-19 | 2018-03-19 | スイッチング素子駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018051317A JP2019165548A (ja) | 2018-03-19 | 2018-03-19 | スイッチング素子駆動装置 |
Publications (1)
Publication Number | Publication Date |
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JP2019165548A true JP2019165548A (ja) | 2019-09-26 |
Family
ID=68066389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018051317A Pending JP2019165548A (ja) | 2018-03-19 | 2018-03-19 | スイッチング素子駆動装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2019165548A (ja) |
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2018
- 2018-03-19 JP JP2018051317A patent/JP2019165548A/ja active Pending
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