JP2019145913A - フロントエンド回路 - Google Patents

フロントエンド回路 Download PDF

Info

Publication number
JP2019145913A
JP2019145913A JP2018026276A JP2018026276A JP2019145913A JP 2019145913 A JP2019145913 A JP 2019145913A JP 2018026276 A JP2018026276 A JP 2018026276A JP 2018026276 A JP2018026276 A JP 2018026276A JP 2019145913 A JP2019145913 A JP 2019145913A
Authority
JP
Japan
Prior art keywords
switch
control signal
voltage
input
end circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018026276A
Other languages
English (en)
Other versions
JP6835005B2 (ja
Inventor
山本　道代
Michiyo Yamamoto
道代 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2018026276A priority Critical patent/JP6835005B2/ja
Priority to US16/243,157 priority patent/US10924109B2/en
Publication of JP2019145913A publication Critical patent/JP2019145913A/ja
Application granted granted Critical
Publication of JP6835005B2 publication Critical patent/JP6835005B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/005—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges
    • H04B1/0053—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges with common antenna for more than one band
    • H04B1/006—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges with common antenna for more than one band using switches for selecting the desired band
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Transceivers (AREA)

Abstract

【課題】通信に必要な信号の損失を抑制できるフロントエンド回路を提供する。【解決手段】フロントエンド回路１は、共通端子１１と入出力端子１２ａとを結ぶ経路上に配置されたフィルタ１０ａと、共通端子１１と入出力端子１２ｂとを結ぶ経路上に配置されたフィルタ１０ｂと、共通端子１１と入出力端子１２ａとを結ぶ経路上に配置されたスイッチＳＷ１と、を備え、スイッチＳＷ１には、第１制御信号および第２制御信号の少なくとも一方が入力され、第１制御信号は、スイッチＳＷ１を非導通状態とするためにスイッチＳＷ１に印加される第１電圧と、スイッチＳＷ１が導通状態となるか否かの閾値電圧との差を大きくするための信号であり、第２制御信号は、スイッチＳＷ１を導通状態とするためにスイッチＳＷ１に印加される第２電圧と、上記閾値電圧との差を大きくするための信号である。【選択図】図１

Description

本発明は、複数の周波数帯域に対応可能なフロントエンド回路に関する。
従来、携帯電話端末等の通信装置において、１つの端末で複数の周波数帯域の高周波信号を送受信する、マルチバンド化に対応することが要求されている。これに対して、通過帯域が互いに異なる複数のフィルタのそれぞれの一方の入出力端子が、例えばアンテナ側で共通接続された回路（マルチプレクサ）が開示されている（例えば、特許文献１）。これにより、マルチバンド化を実現できる。
特開２０１７−１５２８９６号公報
例えば、複数の周波数帯域のうち、ある周波数帯域（第１周波数帯域と呼ぶ）を使用して、他の周波数帯域（第２周波数帯域と呼ぶ）を使用しない場合に、第２周波数帯域に対応する通過帯域を有するフィルタが設けられた経路にスイッチが設けられ、当該スイッチを非導通状態とすることで、当該フィルタに信号が通過しないようにすることができる。しかしながら、複数のフィルタのそれぞれの一方の入出力端子が共通接続されているために、当該スイッチの非導通時の抵抗が小さいと、第１周波数帯域に対応するフィルタが設けられた経路に通過させる信号が、第２周波数帯域に対応するフィルタが設けられた経路に漏れてしまい、第１周波数帯域の信号に損失が発生してしまう。また、当該スイッチを導通状態とすることで、第２周波数帯域を使用することができるが、当該スイッチの導通時の抵抗が大きいと、第２周波数帯域の信号に損失が発生してしまう。このように、通信に必要な信号の損失が発生してしまう問題があった。
そこで、本発明は、通信に必要な信号の損失を抑制できるフロントエンド回路を提供することを目的とする。
本発明の一態様に係るフロントエンド回路は、共通端子と第１入出力端子とを結ぶ経路上に配置された第１フィルタと、前記共通端子と第２入出力端子とを結ぶ経路上に配置された第２フィルタと、前記共通端子と前記第１入出力端子とを結ぶ経路上に配置された第１スイッチと、を備え、前記第１スイッチには、第１制御信号および第２制御信号の少なくとも一方が入力され、前記第１制御信号は、前記第１スイッチを非導通状態とするために前記第１スイッチに印加される第１電圧と、前記第１スイッチが導通状態となるか否かの閾値電圧との差を大きくするための信号であり、前記第２制御信号は、前記第１スイッチを導通状態とするために前記第１スイッチに印加される第２電圧と、前記閾値電圧との差を大きくするための信号である。
これによれば、第２フィルタに対応する周波数帯域を用いた通信を行うために第１スイッチが非導通状態とされる場合（つまり、共通端子と第１入出力端子とが非導通とされる場合）に、第１制御信号が第１スイッチに入力されれば、第１電圧と閾値電圧との差が大きくなる。第１スイッチの非導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、第１スイッチの非導通時の抵抗は大きくなる。このため、第２フィルタが配置された経路から、第１フィルタが配置された経路に信号が漏れにくくなる。また、第１フィルタに対応する周波数帯域を用いた通信を行うために第１スイッチが導通状態とされる場合（つまり、共通端子と第１入出力端子とが導通とされる場合）に、第２制御信号が第１スイッチに入力されれば、第２電圧と閾値電圧との差が大きくなる。第１スイッチの導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、第１スイッチの導通時の抵抗は小さくなる。このため、第１フィルタが配置された経路において、第１スイッチによる導通時の抵抗による損失を抑制できる。このように、本発明のフロントエンド回路によれば、通信に必要な信号の損失を抑制できる。
また、前記第１スイッチには、前記第１スイッチが非導通状態とされる場合に、前記第１制御信号が入力されてもよい。
これによれば、第１スイッチが非導通状態とされる場合に、第１スイッチの非導通時の抵抗は大きくなり、第２フィルタが配置された経路から、第１フィルタが配置された経路に信号が漏れにくくなり、通信に必要な信号の損失を抑制できる。
また、前記第１スイッチには、前記第１スイッチが導通状態とされる場合に、前記第２制御信号が入力されてもよい。
これによれば、第１スイッチが導通状態とされる場合に、第１スイッチの導通時の抵抗は小さくなり、第１フィルタが配置された経路において、第１スイッチによる導通時の抵抗による損失を抑制でき、通信に必要な信号の損失を抑制できる。
また、前記第１スイッチは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成され、前記第１制御信号および前記第２制御信号は、前記第１スイッチのバックゲートに印加されるバックゲート電圧であってもよい。
これによれば、第１スイッチのバックゲートに印加されるバックゲート電圧によって、閾値電圧と第１電圧または第２電圧との差を大きくすることができる。
例えば、第１スイッチがＮチャネルＭＯＳＦＥＴの場合に第１スイッチを非導通状態で使用するときには、閾値電圧よりも低い第１電圧がゲートに印加される。このとき、第１制御信号として、正のバックゲート電圧がバックゲートに印加されることで、閾値電圧を高くすることができる。これにより、第１電圧と閾値電圧との差が大きくなり、第１スイッチの非導通時の抵抗は大きくなる。また、第１スイッチがＮチャネルＭＯＳＦＥＴの場合に第１スイッチを導通状態で使用するときには、閾値電圧よりも高い第２電圧がゲートに印加される。このとき、第２制御信号として、負のバックゲート電圧がバックゲートに印加されることで、閾値電圧を低くすることができる。これにより、第２電圧と閾値電圧との差が大きくなり、第１スイッチの導通時の抵抗は小さくなる。
また、例えば、第１スイッチがＰチャネルＭＯＳＦＥＴの場合に第１スイッチを非導通状態で使用するときには、閾値電圧よりも高い第１電圧がゲートに印加される。このとき、第１制御信号として、負のバックゲート電圧がバックゲートに印加されることで、閾値電圧を低くすることができる。これにより、第１電圧と閾値電圧との差が大きくなり、第１スイッチの非導通時の抵抗は大きくなる。また、第１スイッチがＰチャネルＭＯＳＦＥＴの場合に第１スイッチを導通状態で使用するときには、閾値電圧よりも低い第２電圧がゲートに印加される。このとき、第２制御信号として、正のバックゲート電圧がバックゲートに印加されることで、閾値電圧を高くすることができる。これにより、第２電圧と閾値電圧との差が大きくなり、第１スイッチの導通時の抵抗は小さくなる。
また、前記第１スイッチは、バイポーラトランジスタにより構成され、前記第１制御信号および前記第２制御信号は、前記第１スイッチのベースに流れるベース電流であってもよい。
これによれば、第１スイッチのベースに流れるベース電流によって、閾値電圧と第１電圧または第２電圧との差を大きくすることができる。
例えば、第１スイッチがＮＰＮバイポーラトランジスタの場合に第１スイッチを非導通状態で使用するときには、閾値電圧よりも低い第１電圧がベースに印加される。このとき、第１制御信号として、負のベース電流がベースに入力されることで、第１電圧を低くすることができる。これにより、第１電圧と閾値電圧との差が大きくなり、第１スイッチの非導通時の抵抗は大きくなる。また、第１スイッチがＮＰＮバイポーラトランジスタの場合に第１スイッチを導通状態で使用するときには、閾値電圧よりも高い第２電圧がベースに印加される。このとき、第２制御信号として、正のベース電流がベースに入力されることで、第２電圧を高くすることができる。これにより、第２電圧と閾値電圧との差が大きくなり、第１スイッチの導通時の抵抗は小さくなる。
また、例えば、第１スイッチがＰＮＰバイポーラトランジスタの場合に第１スイッチを非導通状態で使用するときには、閾値電圧よりも高い第１電圧がベースに印加される。このとき、第１制御信号として、正のベース電流がベースに入力されることで、第１電圧を高くすることができる。これにより、第１電圧と閾値電圧との差が大きくなり、第１スイッチの非導通時の抵抗は大きくなる。また、第１スイッチがＰＮＰバイポーラトランジスタの場合に第１スイッチを導通状態で使用するときには、閾値電圧よりも低い第２電圧がベースに印加される。このとき、第２制御信号として、負のベース電流がベースに入力されることで、第２電圧を低くすることができる。これにより、第２電圧と閾値電圧との差が大きくなり、第１スイッチの導通時の抵抗は小さくなる。
また、前記第１電圧が印加されるタイミングと、前記第１制御信号が入力されるタイミングとは同期しており、前記第２電圧が印加されるタイミングと、前記第２制御信号が入力されるタイミングとは同期していてもよい。
これによれば、第１電圧、第２電圧、第１制御信号および第２制御信号を生成する信号源（電源）を共用できるため、シンプルな回路構成を実現でき、ノイズの発生を抑制できる。
また、前記フロントエンド回路は、さらに、前記共通端子と前記第１入出力端子とを結ぶ経路上に配置された第２スイッチを備えていてもよい。
これによれば、第１スイッチおよび第２スイッチの特性を、温度、製造、電源によるばらつきやフロントエンド回路の用途等を考慮して選択することができ、各スイッチの組み合わせによって、最適なフロントエンド回路の構成を実現できる。
例えば、前記第１スイッチおよび前記第２スイッチは、異なる種類のトランジスタにより構成されていてもよい。
これによれば、例えば、バイポーラトランジスタは、ＭＯＳＦＥＴよりも歪み特性に優れているというメリットがある。一方で、ＭＯＳＦＥＴは、バイポーラトランジスタにおけるベース電流に対応する入力電流（ゲート電流）が不要なので、低消費電力化が可能というメリットや、低コストで小面積というメリットがある。このため、第１入出力端子側のスイッチをＭＯＳＦＥＴにより構成することで、低消費電力化、低コスト、小面積化を実現でき、共通端子側（アンテナ素子側）のスイッチをバイポーラトランジスタにより構成することで歪みを抑制することができる。
また、例えば、前記第１スイッチおよび前記第２スイッチは、同じ種類のトランジスタにより構成されていてもよい。
これによれば、第１スイッチおよび第２スイッチを例えば１つのチップで形成することができるため、小面積化、低コスト化が可能となる。
本発明に係るフロントエンド回路によれば、通信に必要な信号の損失を抑制できる。
図１は、実施の形態１におけるフロントエンド回路を示す構成図である。 図２Ａは、スイッチの一例を示す図である。 図２Ｂは、スイッチの他の一例を示す図である。 図３Ａは、複数のトランジスタにより構成されたスイッチの一例を示す図である。 図３Ｂは、複数のトランジスタにより構成されたスイッチの他の一例を示す図である。 図４は、スイッチがＮチャネルＭＯＳＦＥＴの場合の第１制御信号を説明するための図である。 図５は、スイッチがＮチャネルＭＯＳＦＥＴの場合の第２制御信号を説明するための図である。 図６は、スイッチがＮＰＮバイポーラトランジスタの場合の第１制御信号を説明するための図である。 図７は、スイッチがＮＰＮバイポーラトランジスタの場合の第２制御信号を説明するための図である。 図８は、スイッチに印加される電圧および入力される制御信号のタイミングチャートである。 図９は、実施の形態２におけるフロントエンド回路を示す構成図である。 図１０は、実施の形態３におけるフロントエンド回路を示す構成図である。 図１１は、実施の形態３の変形例におけるフロントエンド回路を示す構成図である。 図１２は、実施の形態４におけるフロントエンド回路を示す構成図である。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。また、以下の実施の形態において、「接続される」とは、直接接続される場合だけでなく、他の素子等を介して電気的に接続される場合も含まれる。
（実施の形態１）
［１．フロントエンド回路の構成］
まず、実施の形態１に係るフロントエンド回路の構成について図１を用いて説明する。
図１は、実施の形態１におけるフロントエンド回路１を示す構成図である。
フロントエンド回路１は、フィルタ１０ａと、フィルタ１０ｂとを備える。フィルタ１０ａは、共通端子１１と入出力端子１２ａ（第１入出力端子）とを結ぶ経路上に配置された第１フィルタである。フィルタ１０ｂは、共通端子１１と入出力端子１２ｂ（第２入出力端子）とを結ぶ経路上に配置された第２フィルタである。フィルタ１０ａおよび１０ｂは、例えば、弾性波フィルタまたはＬＣフィルタ等であるが、その種類は特に限定されない。フィルタ１０ａおよび１０ｂの通過帯域は、例えば、互いに異なる。共通端子１１には、例えば、アンテナ素子が接続され、入出力端子１２ａおよび１２ｂには、アンプ回路または後述するスイッチＳＷ１とは異なるスイッチ等を介してＲＦ信号処理回路が接続される。
また、フロントエンド回路１は、スイッチＳＷ１を備える。スイッチＳＷ１は、共通端子１１と入出力端子１２ａとを結ぶ経路上に配置された第１スイッチである。図１に示されるように、スイッチＳＷ１は、共通端子１１とフィルタ１０ａとの間に接続されているが、フィルタ１０ａと入出力端子１２ａとの間に接続されていてもよい。スイッチＳＷ１が導通状態とされる場合、共通端子１１と入出力端子１２ａとは導通となり、スイッチＳＷ１が非導通状態とされる場合、共通端子１１と入出力端子１２ａとは非導通となる。スイッチＳＷ１が導通状態とされる場合、フィルタ１０ａの通過帯域に対応する周波数帯域での通信を行うことができ、スイッチＳＷ１が非導通状態とされる場合、フィルタ１０ａの通過帯域に対応する周波数帯域での通信を行うことができない。したがって、スイッチＳＷ１が導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信およびフィルタ１０ｂの通過帯域に対応する周波数帯域での通信を同時に行うキャリアアグリゲーション（ＣＡ）に対応できる。一方、スイッチＳＷ１が非導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信が行われず、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信を行うことができる。
スイッチＳＷ１は、例えば、ＳＰＳＴ（ｓｉｎｇｌｅ ｐｏｌｅ ｓｉｎｇｌｅ ｔｈｒｏｗ）スイッチである。スイッチＳＷ１は、例えば、ＭＯＳＦＥＴまたはバイポーラトランジスタにより構成される。また、スイッチＳＷ１は、例えば、外部（例えばＲＦ信号処理回路）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。
スイッチＳＷ１には、第１制御信号および第２制御信号の少なくとも一方が入力される。第１制御信号は、スイッチＳＷ１を非導通状態とするためにスイッチＳＷ１に印加される第１電圧と、スイッチＳＷ１が導通状態となるか否かの閾値電圧との差を大きくするための信号である。第２制御信号は、スイッチＳＷ１を導通状態とするためにスイッチＳＷ１に印加される第２電圧と、閾値電圧との差を大きくするための信号である。第１電圧および第２電圧は、スイッチＳＷ１がＭＯＳＦＥＴの場合にはゲートに印加される電圧（ゲートソース間電圧ＶＧＳ）となり、バイポーラトランジスタの場合にはベースに印加される電圧（ベースエミッタ間ＶＢＥ）となる。本実施の形態では、スイッチＳＷ１には、スイッチＳＷ１が非導通状態とされる場合に第１制御信号が入力され、スイッチＳＷ１が導通状態とされる場合に第２制御信号が入力される。
［２．スイッチの具体的な構成］
次に、スイッチＳＷ１の具体的な構成について、図２Ａおよび図２Ｂを用いて説明する。
図２Ａは、スイッチＳＷ１の一例を示す図である。図２Ｂは、スイッチＳＷ１の他の一例を示す図である。
図２Ａに示されるように、スイッチＳＷ１は、例えば、ＭＯＳＦＥＴ（ここでは、ＮチャネルＭＯＳＦＥＴ）により構成される。この場合、スイッチＳＷ１は、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）およびバックゲート（Ｂ）を有する。ゲートには、スイッチＳＷ１を非導通状態とするための第１電圧またはスイッチＳＷ１を導通状態とするための第２電圧が印加される。ソースおよびドレインは、例えば、一方が共通端子１１に接続され、他方がフィルタ１０ａに接続される。バックゲートには、第１制御信号または第２制御信号が入力（印加）される。つまり、スイッチＳＷ１がＭＯＳＦＥＴの場合、第１制御信号および第２制御信号は、スイッチＳＷ１のバックゲートに印加されるバックゲート電圧である。スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、正のバックゲート電圧が印加され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として負のバックゲート電圧が印加される。
なお、図示しないが、スイッチＳＷ１は、例えば、ＰチャネルＭＯＳＦＥＴにより構成されてもよい。この場合、スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、負のバックゲート電圧が印加され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として正のバックゲート電圧が印加される。
また、図２Ｂに示されるように、スイッチＳＷ１は、例えば、バイポーラトランジスタ（ここでは、ＮＰＮバイポーラトランジスタ）により構成される。この場合、スイッチＳＷ１は、ベース（Ｂ）、エミッタ（Ｅ）およびコレクタ（Ｃ）を有する。ベースには、スイッチＳＷ１を非導通状態とするための第１電圧またはスイッチＳＷ１を導通状態とするための第２電圧が印加される。エミッタおよびコレクタは、例えば、一方が共通端子１１に接続され、他方がフィルタ１０ａに接続される。また、ベースには、第１制御信号または第２制御信号が入力される。つまり、スイッチＳＷ１がバイポーラトランジスタの場合、第１制御信号および第２制御信号は、スイッチＳＷ１のベースに入力されるベース電流である。スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、負のベース電流が入力され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として正のベース電流が入力される。
なお、図示しないが、スイッチＳＷ１は、例えば、ＰＮＰバイポーラトランジスタにより構成されてもよい。この場合、スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、正のベース電流が入力され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として負のベース電流が入力される。
また、スイッチＳＷ１は、複数のトランジスタにより構成されてもよい。これについて、図３Ａおよび図３Ｂを用いて説明する。
図３Ａは、複数のトランジスタにより構成されたスイッチＳＷ１の一例を示す図である。図３Ｂは、複数のトランジスタにより構成されたスイッチＳＷ１の他の一例を示す図である。
図３Ａに示されるように、スイッチＳＷ１は、例えば、並列接続されたＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴにより構成される。この場合、スイッチＳＷ１を構成する各ＭＯＳＦＥＴのゲートには、スイッチＳＷ１を非導通状態とするための第１電圧またはスイッチＳＷ１を導通状態とするための第２電圧が印加され、バックゲートには、第１制御信号または第２制御信号が入力（印加）される。スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、ＮＭＯＳＦＥＴには正のバックゲート電圧が印加され、ＰＭＯＳＦＥＴには負のバックゲート電圧が印加され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として、ＮＭＯＳＦＥＴには負のバックゲート電圧が印加され、ＰＭＯＳＦＥＴには正のバックゲート電圧が印加される。
また、図３Ｂに示されるように、スイッチＳＷ１は、例えば、並列接続されたＮＰＮバイポーラトランジスタおよびＰＮＰバイポーラトランジスタにより構成される。この場合、スイッチＳＷ１を構成する各バイポーラトランジスタのベースには、スイッチＳＷ１を非導通状態とするための第１電圧またはスイッチＳＷ１を導通状態とするための第２電圧が印加される。また、ベースには、第１制御信号または第２制御信号が入力される。スイッチＳＷ１が非導通状態とされる場合に、第１制御信号として、ＮＰＮバイポーラトランジスタには負のベース電流が入力され、ＰＮＰバイポーラトランジスタには正のベース電流が入力され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号として、ＮＰＮバイポーラトランジスタには正のベース電流が入力され、ＰＮＰバイポーラトランジスタには負のベース電流が入力される。
以上説明したように、能動素子であるＭＯＳＦＥＴを用いることで、集積回路に対応できる。また、ＭＯＳＦＥＴは、電圧駆動型であるため、駆動電流が不要となる低消費電力化することができる。また、ＭＯＳＦＥＴを並列に接続することで、導通時の抵抗を小さくすることができる。また、ドレイン電圧、ソース電圧によっては、ＰチャネルＭＯＳＦＥＴがＯＮ／ＯＦＦ動作しづらい領域またはＮチャネルＭＯＳＦＥＴがＯＮ／ＯＦＦ動作しづらい領域があるが、ＭＯＳＦＥＴを並列に接続した場合、各ＭＯＳＦＥＴを相補的に動作させることができる。
また、能動素子であるバイポーラトランジスタを用いることで、集積回路に対応できる。また、バイポーラトランジスタを並列に接続することで、導通時の抵抗を小さくすることができる。また、エミッタ電圧、コレクタ電圧によっては、ＰＮＰバイポーラトランジスタがＯＮ／ＯＦＦ動作しづらい領域またはＮＰＮバイポーラトランジスタがＯＮ／ＯＦＦ動作しづらい領域があるが、バイポーラトランジスタを並列に接続した場合、各バイポーラトランジスタを相補的に動作させることができる。
［３．第１制御信号および第２制御信号］
次に、第１制御信号及び第２制御信号の詳細について図４から図７を用いて説明する。
図４は、スイッチＳＷ１がＮチャネルＭＯＳＦＥＴにより構成される場合の第１制御信号を説明するための図である。具体的には、図４は、スイッチＳＷ１が非導通状態となるときの、閾値電圧と第１電圧との関係を示している。スイッチＳＷ１のゲートに、閾値電圧よりも低い第１電圧（ゲートソース間電圧ＶＧＳ）が印加されることで、スイッチＳＷ１は非導通状態となる。このとき、スイッチＳＷ１のバックゲートに第１制御信号として、正のバックゲート電圧が印加されることで、閾値電圧は高くなり、第１電圧と閾値電圧との差が大きくなる。スイッチＳＷ１の非導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、スイッチＳＷ１の非導通時の抵抗は大きくなるため、スイッチＳＷ１の非導通時の抵抗を大きくすることができる。例えば、スイッチＳＷ１の非導通時の抵抗を数ＭΩから数ＧΩへと大きくすることができる。
図５は、スイッチＳＷ１がＮチャネルＭＯＳＦＥＴにより構成される場合の第２制御信号を説明するための図である。具体的には、図５は、スイッチＳＷ１が導通状態となるときの、閾値電圧と第２電圧との関係を示している。スイッチＳＷ１のゲートに、閾値電圧よりも高い第２電圧（ゲートソース間電圧ＶＧＳ）が印加されることで、スイッチＳＷ１は導通状態となる。このとき、スイッチＳＷ１のバックゲートに第２制御信号として、負のバックゲート電圧が印加されることで、閾値電圧は低くなり、第２電圧と閾値電圧との差が大きくなる。スイッチＳＷ１の導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、第１スイッチの導通時の抵抗は小さくなるため、スイッチＳＷ１の導通時の抵抗を小さくすることができる。例えば、スイッチＳＷ１の導通時の抵抗を数Ωから数ｍΩへと小さくすることができる。
なお、図示しないが、スイッチＳＷ１がＰチャネルＭＯＳＦＥＴにより構成される場合、スイッチＳＷ１のゲートに、閾値電圧よりも高い第１電圧（ゲートソース間電圧ＶＧＳ）が印加されることで、スイッチＳＷ１は非導通状態となる。このとき、スイッチＳＷ１のバックゲートに第１制御信号として、負のバックゲート電圧が印加されることで、閾値電圧は低くなり、第１電圧と閾値電圧との差が大きくなる。このため、スイッチＳＷ１の非導通時の抵抗を大きくすることができる。
また、図示しないが、スイッチＳＷ１がＰチャネルＭＯＳＦＥＴにより構成される場合、スイッチＳＷ１のゲートに、閾値電圧よりも低い第２電圧（ゲートソース間電圧ＶＧＳ）が印加されることで、スイッチＳＷ１は導通状態となる。このとき、スイッチＳＷ１のバックゲートに第２制御信号として、正のバックゲート電圧が印加されることで、閾値電圧は高くなり、第２電圧と閾値電圧との差が大きくなる。このため、スイッチＳＷ１の導通時の抵抗を小さくすることができる。
なお、バックゲートに第１制御信号または第２制御信号を入力しなくても、第１電圧または第２電圧自体を変化させることで、第１電圧または第２電圧と閾値電圧との差を大きくすることができるようにも考えられる。しかし、一般的に、ＭＯＳＦＥＴのバックゲートは、グランド、電源、ドレインまたはソースとショートされ、一定の電圧が印加されており、その状態で、ＭＯＳＦＥＴの非導通時の抵抗が最も大きくなる第１電圧および導通時の抵抗が最も小さくなる第２電圧が印加されている。つまり、一般的には、第１電圧および第２電圧をこれ以上変化させられない状態になっており、非導通時の抵抗および導通時の抵抗はこれ以上変化させられない状態になっている。本発明では、閾値電圧を変化させるため、さらにこれらの抵抗を変化させることができる。
図６は、スイッチＳＷ１がＮＰＮバイポーラトランジスタにより構成される場合の第１制御信号を説明するための図である。具体的には、図６は、スイッチＳＷ１が非導通状態となるときの、閾値電圧と第１電圧との関係を示している。スイッチＳＷ１のベースに、閾値電圧（例えば０．６〜０．７Ｖ）よりも低い第１電圧（ベースエミッタ間電圧ＶＢＥ）が印加されることで、スイッチＳＷ１は非導通状態となる。このとき、スイッチＳＷ１のベースに第１制御信号として、負のベース電流が入力されることで、第１電圧は低くなり、第１電圧と閾値電圧との差が大きくなる。このため、ＶＢＥの変化に対してスイッチＳＷ１の出力電流の変化が小さくなり、スイッチＳＷ１の非導通時の抵抗があたかも大きくなったかのようにみせることができる。
図７は、スイッチＳＷ１がＮＰＮバイポーラトランジスタにより構成される場合の第２制御信号を説明するための図である。具体的には、図７は、スイッチＳＷ１が導通状態となるときの、閾値電圧と第２電圧との関係を示している。スイッチＳＷ１のベースに、閾値電圧（例えば０．６〜０．７Ｖ）よりも高い第２電圧（ベースエミッタ間電圧ＶＢＥ）が印加されることで、スイッチＳＷ１は導通状態となる。このとき、スイッチＳＷ１のベースに第２制御信号として、正のベース電流が入力されることで、第２電圧は高くなり、第２電圧と閾値電圧との差が大きくなる。このため、ＶＢＥの変化に対してスイッチＳＷ１の出力電流の変化が大きくなり、スイッチＳＷ１の導通時の抵抗があたかも小さくなったかのようにみせることができる。
なお、図示しないが、スイッチＳＷ１がＰＮＰバイポーラトランジスタにより構成される場合、スイッチＳＷ１のベースには、閾値電圧よりも高い第１電圧（ベースエミッタ間電圧ＶＢＥ）が印加されることで、スイッチＳＷ１は非導通状態となる。このとき、スイッチＳＷ１のベースに第１制御信号として、正のベース電流が入力されることで、第１電圧は高くなり、第１電圧と閾値電圧との差が大きくなる。このため、スイッチＳＷ１の非導通時の抵抗があたかも大きくなったかのようにみせることができる。
また、図示しないが、スイッチＳＷ１がＰＮＰバイポーラトランジスタにより構成される場合、スイッチＳＷ１のベースには、閾値電圧よりも低い第２電圧（ベースエミッタ間電圧ＶＢＥ）が印加されることで、スイッチＳＷ１は導通状態となる。このとき、スイッチＳＷ１のベースに第２制御信号として、負のベース電流が入力されることで、第２電圧は低くなり、第２電圧と閾値電圧との差が大きくなる。このため、スイッチＳＷ１の導通時の抵抗があたかも小さくなったかのようにみせることができる。
次に、第１電圧、第２電圧、第１制御信号および第２制御信号が入力されるタイミングについて、図８を用いて説明する。
図８は、スイッチＳＷ１に印加される電圧（第１電圧および第２電圧）、および、入力される制御信号（第１制御信号および第２制御信号）のタイミングチャートである。以下では、スイッチＳＷ１がＮチャネルＭＯＳＦＥＴにより構成される場合について説明する。
図８に示されるように、第１電圧が印加されるタイミングと、第１制御信号が入力されるタイミングとは同期しており、第２電圧が印加されるタイミングと、第２制御信号が入力されるタイミングとは同期している。例えば、第１電圧、第２電圧、第１制御信号および第２制御信号を生成する信号源（電源）を共通にすることでこれらのタイミングを同期させることができる。スイッチＳＷ１がＭＯＳＦＥＴの場合、当該信号源は例えばＤＣＤＣコンバータ等であり、当該信号源はゲートとバックゲートに接続される。このとき、ゲートに印加されるゲート電圧とバックゲートに印加されるバックゲート電圧とを異ならせるために、分圧回路等が用いられてもよい。例えば、信号源から第１電圧が出力されてゲートに印加される場合に、当該第１電圧を分圧回路等で分圧することで第１制御信号をバックゲートに印加することができる。
このように、信号源を共用できてシンプルな回路構成を実現でき、ノイズの発生源を少なくすることができるため、ノイズの発生を抑制できる。
［４．まとめ］
以上説明したように、フィルタ１０ｂに対応する周波数帯域を用いた通信を行うためにスイッチＳＷ１が非導通状態とされる場合（つまり、共通端子１１と入出力端子１２ａとが非導通とされる場合）に、第１制御信号がスイッチＳＷ１に入力されれば、第１電圧と閾値電圧との差が大きくなる。スイッチＳＷ１の非導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、スイッチＳＷ１の非導通時の抵抗は大きくなる。このため、フィルタ１０ｂが配置された経路から、フィルタ１０ａが配置された経路に信号が漏れにくくなる。また、フィルタ１０ａに対応する周波数帯域を用いた通信を行うためにスイッチＳＷ１が導通状態とされる場合（つまり、共通端子１１と入出力端子１２ａとが導通とされる場合）に、第２制御信号がスイッチＳＷ１に入力されれば、第２電圧と閾値電圧との差が大きくなる。スイッチＳＷ１の導通時の抵抗は、当該差に起因して変化し、当該差が大きくなるほど、スイッチＳＷ１の導通時の抵抗は小さくなる。このため、フィルタ１０ａが配置された経路において、スイッチＳＷ１による導通時の抵抗による損失を抑制できる。このように、本発明のフロントエンド回路１によれば、通信に必要な信号の損失を抑制できる。
（実施の形態２）
次に、実施の形態２に係るフロントエンド回路の構成について図９を用いて説明する。
図９は、実施の形態２におけるフロントエンド回路２を示す構成図である。本実施の形態に係るフロントエンド回路２は、さらに、スイッチＳＷ２を備える点が実施の形態１に係るフロントエンド回路１と異なる。その他の点は、実施の形態１に係るフロントエンド回路１と同じであるため説明を省略する。
スイッチＳＷ２は、共通端子１１と入出力端子１２ａとを結ぶ経路上に配置された第２スイッチである。図９に示されるように、スイッチＳＷ２は、フィルタ１０ａと入出力端子１２ａとの間に接続されているが、スイッチＳＷ１とフィルタ１０ａとの間に接続されていてもよい。スイッチＳＷ１およびＳＷ２が導通状態とされる場合、共通端子１１と入出力端子１２ａとは導通となり、スイッチＳＷ１およびＳＷ２が非導通状態とされる場合、共通端子１１と入出力端子１２ａとは非導通となる。スイッチＳＷ１およびＳＷ２が導通状態とされる場合、フィルタ１０ａの通過帯域に対応する周波数帯域での通信を行うことができ、スイッチＳＷ１およびＳＷ２が非導通状態とされる場合、フィルタ１０ａの通過帯域に対応する周波数帯域での通信を行うことができない。したがって、スイッチＳＷ１およびＳＷ２が導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信およびフィルタ１０ｂの通過帯域に対応する周波数帯域での通信を同時に行うＣＡに対応できる。一方、スイッチＳＷ１およびＳＷ２が非導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信が行われず、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信を行うことができる。
スイッチＳＷ２は、例えば、ＳＰＳＴスイッチである。スイッチＳＷ２は、例えば、ＭＯＳＦＥＴまたはバイポーラトランジスタである。また、スイッチＳＷ２は、例えば、外部（例えばＲＦ信号処理回路）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。例えば、スイッチＳＷ２についても、スイッチＳＷ１と同じように、第１制御信号および第２制御信号の少なくとも一方が入力されてもよい。これにより、第１制御信号によってスイッチＳＷ２の非導通時の抵抗を大きくすることができ、また、第２制御信号によって導通時の抵抗を小さくすることができる。なお、スイッチＳＷ２については、第１制御信号および第２制御信号の少なくとも一方が入力されなくてもよい。
このように、本実施の形態では、フロントエンド回路２を複数のスイッチ（ここでは２つのスイッチＳＷ１およびＳＷ２）の組み合わせによって構成する。これにより、各スイッチ（ここではスイッチＳＷ１およびＳＷ２）の特性を、温度、製造、電源によるばらつきやフロントエンド回路の用途等を考慮して選択することができ、各スイッチの組み合わせによって、最適なフロントエンド回路の構成を実現できる。
携帯電話などのフロントエンド回路の制御のインタフェースにＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）規格に準拠したロジック制御が用いられることが標準規格で定められている。しかし、当該ロジック制御をバイポーラトランジスタ単体では受けることができないため、少なくともＭＯＳＦＥＴが用いられる。ただし、バイポーラトランジスタおよびＭＯＳＦＥＴにはそれぞれメリットがある。例えば、バイポーラトランジスタは、ＭＯＳＦＥＴよりも歪み特性に優れているというメリットがある。一方で、ＭＯＳＦＥＴは、バイポーラトランジスタにおけるベース電流に対応する入力電流（ゲート電流）が不要なので、低消費電力化が可能というメリットや、低コストで小面積というメリットがある。そこで、スイッチＳＷ１およびＳＷ２は、異なる種類のトランジスタにより構成されていてもよい。具体的には、スイッチＳＷ１およびＳＷ２は、ＭＯＳＦＥＴおよびバイポーラトランジスタにより構成されていてもよい。これにより、第１入出力端子側のスイッチをＭＯＳＦＥＴにより構成することで、低消費電力化、低コスト、小面積化を実現でき、共通端子側（アンテナ素子側）のスイッチをバイポーラトランジスタにより構成することで歪みを抑制することができる。
また、例えば、スイッチＳＷ１およびＳＷ２は、同じ種類のトランジスタにより構成されていてもよい。これにより、スイッチＳＷ１およびＳＷ２を例えば１つのチップで形成することができるため、小面積化、低コスト化が可能となる。
（実施の形態３）
次に、実施の形態３に係るフロントエンド回路の構成について図１０を用いて説明する。
図１０は、実施の形態３におけるフロントエンド回路３を示す構成図である。本実施の形態に係るフロントエンド回路３は、さらに、スイッチＳＷ３を備える点が実施の形態１に係るフロントエンド回路１と異なる。その他の点は、実施の形態１に係るフロントエンド回路１と同じであるため説明を省略する。
スイッチＳＷ３は、共通端子１１と入出力端子１２ａとを結ぶ経路上に配置されたスイッチである。図１０に示されるように、スイッチＳＷ３は、共通端子１１とフィルタ１０ｂとの間に接続されているが、フィルタ１０ｂと入出力端子１２ｂとの間に接続されていてもよい。スイッチＳＷ３が導通状態とされる場合、共通端子１１と入出力端子１２ｂとは導通となり、スイッチＳＷ３が非導通状態とされる場合、共通端子１１と入出力端子１２ｂとは非導通となる。スイッチＳＷ３が導通状態とされる場合、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信を行うことができ、スイッチＳＷ３が非導通状態とされる場合、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信を行うことができない。したがって、スイッチＳＷ１およびＳＷ３が導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信およびフィルタ１０ｂの通過帯域に対応する周波数帯域での通信を同時に行うＣＡに対応できる。スイッチＳＷ１が非導通状態とされ、スイッチＳＷ３が導通状態とされる場合には、フィルタ１０ａの通過帯域に対応する周波数帯域での通信が行われず、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信を行うことができる。また、スイッチＳＷ１が導通状態とされ、スイッチＳＷ３が非導通状態とされる場合には、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信が行われず、フィルタ１０ａの通過帯域に対応する周波数帯域での通信を行うことができる。
スイッチＳＷ３は、例えば、ＳＰＳＴスイッチである。スイッチＳＷ３は、例えば、ＭＯＳＦＥＴまたはバイポーラトランジスタにより構成される。また、スイッチＳＷ３は、例えば、外部（例えばＲＦ信号処理回路）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。スイッチＳＷ３についても、スイッチＳＷ１と同じように、第１制御信号および第２制御信号の少なくとも一方が入力される。これにより、第１制御信号によってスイッチＳＷ３の非導通時の抵抗を大きくすることができ、第２制御信号によって導通時の抵抗を小さくすることができる。
このように、各径路にそれぞれスイッチが設けられることで、フィルタ１０ａの通過帯域に対応する周波数帯域での通信と、フィルタ１０ｂの通過帯域に対応する周波数帯域での通信とを選択して行うことができる。
なお、スイッチＳＷ１およびＳＷ３は、それぞれＳＰＳＴスイッチであったが、これらのスイッチがまとめられたＳＰＤＴ（ｓｉｎｇｌｅ ｐｏｌｅ ｄｏｕｂｌｅ ｔｈｒｏｗ）スイッチであってもよい。
図１１は、実施の形態３の変形例におけるフロントエンド回路３ａを示す構成図である。この場合、ＳＰＤＴのスイッチ１ａにおいて、共通端子１１と入出力端子１２ａとの導通および非導通を切り替えるスイッチが、共通端子１１と入出力端子１２ａとを結ぶ経路に配置されたスイッチＳＷ１に対応する。また、スイッチ１ａは、共通端子１１および入出力端子１２ａ、ならびに、共通端子１１および入出力端子１２ｂを同時に導通とすることができるスイッチであってもよい。これにより、フィルタ１０ａの通過帯域に対応する周波数帯域での通信およびフィルタ１０ｂの通過帯域に対応する周波数帯域での通信を同時に行うＣＡに対応できる。
（実施の形態４）
次に、実施の形態４に係るフロントエンド回路の構成について図１２を用いて説明する。
図１２は、実施の形態４におけるフロントエンド回路４を示す構成図である。本実施の形態では、フロントエンド回路４は、３つ以上の入出力端子１２ａ〜１２ｎを備え、共通端子１１と各入出力端子とを結ぶ経路上にフィルタが配置されている。なお、すべての経路にフィルタが配置されていなくてもよい。また、フロントエンド回路４は、当該経路上に配置された３つ以上のスイッチＳＷ１〜ＳＷｎを備える。その他の点は、実施の形態３に係るフロントエンド回路３と同じであるため説明を省略する。
フロントエンド回路４が備える各スイッチは、スイッチＳＷ１と同じように、配置された経路に接続された共通端子１１と入出力端子との導通および非導通を切り替えるスイッチであり、例えば、ＭＯＳＦＥＴまたはバイポーラトランジスタにより構成される。また、各スイッチは、スイッチＳＷ１と同じように、第１制御信号および第２制御信号の少なくとも一方が入力される。これにより、第１制御信号によって各スイッチの非導通時の抵抗を大きくすることができ、第２制御信号によって導通時の抵抗を小さくすることができる。
このように、フロントエンド回路４は、３つ以上の周波数帯域に対応しており、所望の周波数帯域での通信を行うことができる。なお、それぞれＳＰＳＴスイッチであるスイッチＳＷ１〜ＳＷｎの代わりにＳＰｎＴ（ｓｉｎｇｌｅ ｐｏｌｅ ｄｏｕｂｌｅ ｔｈｒｏｗ：ｎは３以上の整数）スイッチが用いられてもよい。
（その他の実施の形態）
以上、本発明に係るフロントエンド回路について、実施の形態を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るフロントエンド回路を内蔵した各種機器も本発明に含まれる。
例えば、上記実施の形態では、スイッチＳＷ１には、スイッチＳＷ１が非導通状態とされる場合に、第１制御信号が入力され、スイッチＳＷ１が導通状態とされる場合に、第２制御信号が入力されたが、これに限らない。例えば、スイッチＳＷ１には、第１制御信号および第２制御信号の一方のみが入力されてもよい。つまり、スイッチＳＷ１に、スイッチＳＷ１が非導通状態とされる場合であっても第１制御信号が入力されず、スイッチＳＷ１が導通状態とされる場合には、第２制御信号が入力されてもよい。もしくは、スイッチＳＷ１に、スイッチＳＷ１が非導通状態とされる場合に、第１制御信号が入力され、スイッチＳＷ１が導通状態とされる場合であっても第２制御信号が入力されなくてもよい。
また、例えば、上記実施の形態では、第１電圧が印加されるタイミングと、第１制御信号が入力されるタイミングとは同期しており、第２電圧が印加されるタイミングと、第２制御信号が入力されるタイミングとは同期していたが、これに限らない。例えば、これらのタイミングは同期していなくてもよい。
また、例えば、実施の形態１、３および４において、実施の形態２と同じように、共通端子１１と各入出力端子とを結ぶ経路上に、他のスイッチが配置されていてもよい。また、例えば、当該経路上には、上記実施の形態で説明したスイッチおよびフィルタ以外に他の構成要素が配置されていてもよい。
本発明は、マルチバンドシステムに適用できるフロントエンド回路として、携帯電話などの通信機器に広く利用できる。
１、２、３、３ａ、４ フロントエンド回路
１０ａ フィルタ（第１フィルタ）
１０ｂ フィルタ（第２フィルタ）
１０ｎ フィルタ
１１ 共通端子
１２ａ 入出力端子（第１入出力端子）
１２ｂ 入出力端子（第２入出力端子）
１２ｎ 入出力端子
ＳＷ１ スイッチ（第１スイッチ）
ＳＷ２ スイッチ（第２スイッチ）
ＳＷ１ａ、ＳＷ３、ＳＷｎ スイッチ

Claims (9)

  1. 共通端子と第１入出力端子とを結ぶ経路上に配置された第１フィルタと、
    前記共通端子と第２入出力端子とを結ぶ経路上に配置された第２フィルタと、
    前記共通端子と前記第１入出力端子とを結ぶ経路上に配置された第１スイッチと、を備え、
    前記第１スイッチには、第１制御信号および第２制御信号の少なくとも一方が入力され、
    前記第１制御信号は、前記第１スイッチを非導通状態とするために前記第１スイッチに印加される第１電圧と、前記第１スイッチが導通状態となるか否かの閾値電圧との差を大きくするための信号であり、
    前記第２制御信号は、前記第１スイッチを導通状態とするために前記第１スイッチに印加される第２電圧と、前記閾値電圧との差を大きくするための信号である、
    フロントエンド回路。
  2. 前記第１スイッチには、前記第１スイッチが非導通状態とされる場合に、前記第１制御信号が入力される、
    請求項１に記載のフロントエンド回路。
  3. 前記第１スイッチには、前記第１スイッチが導通状態とされる場合に、前記第２制御信号が入力される、
    請求項１または２に記載のフロントエンド回路。
  4. 前記第１スイッチは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成され、
    前記第１制御信号および前記第２制御信号は、前記第１スイッチのバックゲートに印加されるバックゲート電圧である、
    請求項１〜３のいずれか１項に記載のフロントエンド回路。
  5. 前記第１スイッチは、バイポーラトランジスタにより構成され、
    前記第１制御信号および前記第２制御信号は、前記第１スイッチのベースに流れるベース電流である、
    請求項１〜３のいずれか１項に記載のフロントエンド回路。
  6. 前記第１電圧が印加されるタイミングと、前記第１制御信号が入力されるタイミングとは同期しており、
    前記第２電圧が印加されるタイミングと、前記第２制御信号が入力されるタイミングとは同期している、
    請求項１〜５のいずれか１項に記載のフロントエンド回路。
  7. さらに、前記共通端子と前記第１入出力端子とを結ぶ経路上に配置された第２スイッチを備える、
    請求項１〜６のいずれか１項に記載のフロントエンド回路。
  8. 前記第１スイッチおよび前記第２スイッチは、異なる種類のトランジスタにより構成される、
    請求項７に記載のフロントエンド回路。
  9. 前記第１スイッチおよび前記第２スイッチは、同じ種類のトランジスタにより構成される、
    請求項７に記載のフロントエンド回路。
JP2018026276A 2018-02-16 2018-02-16 フロントエンド回路 Active JP6835005B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018026276A JP6835005B2 (ja) 2018-02-16 2018-02-16 フロントエンド回路
US16/243,157 US10924109B2 (en) 2018-02-16 2019-01-09 Front-end circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018026276A JP6835005B2 (ja) 2018-02-16 2018-02-16 フロントエンド回路

Publications (2)

Publication Number Publication Date
JP2019145913A true JP2019145913A (ja) 2019-08-29
JP6835005B2 JP6835005B2 (ja) 2021-02-24

Family

ID=67617071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018026276A Active JP6835005B2 (ja) 2018-02-16 2018-02-16 フロントエンド回路

Country Status (2)

Country Link
US (1) US10924109B2 (ja)
JP (1) JP6835005B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10917090B1 (en) * 2019-12-02 2021-02-09 Texas Instruments Incorporated Multi-channel multiplexer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012044637A (ja) * 2010-07-02 2012-03-01 Renesas Electronics Corp スイッチ回路装置
WO2017217197A1 (ja) * 2016-06-14 2017-12-21 株式会社村田製作所 マルチプレクサ、高周波フロントエンド回路および通信装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212801A (ja) 2009-03-06 2010-09-24 Renesas Electronics Corp スイッチ回路
TWI580185B (zh) * 2015-03-05 2017-04-21 瑞昱半導體股份有限公司 類比開關電路
US10128872B2 (en) * 2015-08-26 2018-11-13 Intel IP Corporation Enabling radio frequency multiplexing in a wireless system
US10547336B2 (en) * 2015-10-23 2020-01-28 Qorvo Us, Inc. Radio frequency circuitry for carrier aggregation
US10141958B2 (en) * 2016-02-19 2018-11-27 Psemi Corporation Adaptive tuning network for combinable filters
JP2017152896A (ja) 2016-02-24 2017-08-31 ソニー株式会社 半導体装置、アンテナスイッチ回路、モジュール装置、及び無線通信装置
JP6790447B2 (ja) * 2016-05-12 2020-11-25 株式会社村田製作所 スイッチモジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012044637A (ja) * 2010-07-02 2012-03-01 Renesas Electronics Corp スイッチ回路装置
WO2017217197A1 (ja) * 2016-06-14 2017-12-21 株式会社村田製作所 マルチプレクサ、高周波フロントエンド回路および通信装置

Also Published As

Publication number Publication date
US20190260378A1 (en) 2019-08-22
US10924109B2 (en) 2021-02-16
JP6835005B2 (ja) 2021-02-24

Similar Documents

Publication Publication Date Title
JP5677930B2 (ja) 半導体スイッチ及び無線機器
US8587361B2 (en) RF switch circuit including a series connection of a plurality of transistors, RF switch including an RF switch circuit and method for switching RF signals
KR101952857B1 (ko) 스위칭 회로 및 이를 포함하는 고주파 스위치
CN103595380A (zh) 互补式开关射频切换器
US9077392B2 (en) High-frequency switching assembly, transmitter and method
KR20110068585A (ko) 고주파 대역 스위칭용 에스피디티 스위치 및 스위칭 격리도 강화방법
JP2007096609A (ja) 半導体スイッチ回路装置
US20140312979A1 (en) Amplifying circuit including active inductor
US20150094116A1 (en) Radio-frequency switch
KR102004799B1 (ko) 고주파 스위치 회로 및 이의 제어 방법
JP6835005B2 (ja) フロントエンド回路
JP2007531402A (ja) 低静止電流ラジオ周波数スイッチデコーダ
JP2012065185A (ja) レベルシフト回路
KR101616597B1 (ko) 고주파 스위치
JP5743983B2 (ja) 送受切替回路、無線装置および送受切替方法
KR20150096938A (ko) 고주파 스위치 회로
JP5114226B2 (ja) 半導体スイッチ回路
JP6466872B2 (ja) 通信回路
JP5192900B2 (ja) スイッチ半導体集積回路
KR20140086487A (ko) 고주파 스위치 회로
JP2007067751A (ja) 高周波スイッチ回路
KR101539909B1 (ko) 고주파 스위치
JP2006094206A (ja) 高周波スイッチ回路及び半導体装置
JP2007509562A (ja) スイッチ
KR20230022011A (ko) 전원 스위치 회로 및 그 동작 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210118

R150 Certificate of patent or registration of utility model

Ref document number: 6835005

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150