JP2019086286A

JP2019086286A - 半導体集積回路及びその経年劣化判定方法

Info

Publication number: JP2019086286A
Application number: JP2017211551A
Authority: JP
Inventors: 俊哉鈴木; Toshiya Suzuki; 翼櫻井; Tsubasa Sakurai; 信介佐野; Shinsuke Sano
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2017-11-01
Filing date: 2017-11-01
Publication date: 2019-06-06

Abstract

【課題】安定的に且つ正確にＬＯＧＩＣ制御回路の経年劣化を判定することが可能な半導体集積回路及びその経年劣化判定方法を提供する。【解決手段】半導体集積回路１０は、ＬＯＧＩＣセル１１と、ＬＯＧＩＣセル１１と同じ構成のダミー回路であり、ＬＯＧＩＣセル１１に印加される電圧よりも高い電圧が印加されるＬＯＧＩＣセル１４と、ＬＯＧＩＣセル１１から出力される出力信号とＬＯＧＩＣセル１４から出力される出力信号とに基づいてＬＯＧＩＣセル１１の経年劣化を判定する判定回路１５とを備える。【選択図】図３

Description

本実施の形態は、半導体集積回路及びその経年劣化判定方法に関する。

近年、半導体集積回路の高集積化及びデータ処理の高速化が進められているが、ＬＯＧＩＣ（ロジック）制御回路の経年劣化による制御不良の問題がある。

例えば、特許文献１には、連系インバータの運転制御に用いる検出信号の入力電流・電圧及び出力電流・電圧を演算して、連系インバータの入出力電力比を求め、その入出力電力比の増加により連系インバータの回路劣化を予測する経年劣化予測方法が開示されている。また、特許文献２には、ユーザの使用頻度及び使用環境に依存して経時劣化する回路要素の故障発生時期を予測する半導体装置が開示されている。

特開平０８−１８１３４３号公報特開平７−１２８３８４号公報

近年、自動車に搭載されるあらゆる部品のための安全機能（例えば、フェールセーフ、異常検出、安全停止などの機能）の規格が見直されつつある。特に、車載用の機器の多くは、電気的／電子的に制御されており、高性能化・高機能化だけでなく、安全性の確保も重要なニーズとなっている。そのため、今まで以上に安定的に且つ正確にＬＯＧＩＣ制御回路の経年劣化を判定することが望まれている。

本実施の形態は、安定的に且つ正確にＬＯＧＩＣ制御回路の経年劣化を判定することが可能な半導体集積回路及びその経年劣化判定方法を提供する。

本実施の形態の一態様によれば、第１のロジック制御回路と、前記第１のロジック制御回路と同じ構成のダミー回路であり、前記第１のロジック制御回路に印加される電圧よりも高い電圧が印加される第２のロジック制御回路と、前記第１のロジック制御回路から出力される出力信号と前記第２のロジック制御回路から出力される出力信号とに基づいて前記第１のロジック制御回路の経年劣化を判定する判定回路とを備える半導体集積回路が提供される。

本実施の形態の他の態様によれば、第１のロジック制御回路において処理を実行するステップと、前記第１のロジック制御回路と同じ構成のダミー回路であり、前記第１のロジック制御回路に印加される電圧よりも高い電圧が印加される第２のロジック制御回路において処理を実行するステップと、前記第１のロジック制御回路から出力される出力信号と前記第２のロジック制御回路から出力される出力信号とに基づいて前記第１のロジック制御回路の経年劣化を判定する判定ステップとを含む半導体集積回路の経年劣化判定方法が提供される。

本実施の形態によれば、安定的に且つ正確にＬＯＧＩＣ制御回路の経年劣化を判定することが可能な半導体集積回路及びその経年劣化判定方法を提供することができる。

比較例に係る半導体集積回路の構成例を示す概略ブロック構成図である。比較例に係る半導体集積回路の故障率曲線を示すグラフである。実施の形態に係る半導体集積回路の構成例を示す概略ブロック構成図である。図３に示される判定回路の動作を示すフローチャートである。図３に示される判定回路の動作の具体例を示すフローチャートである。図３に示される判定回路の概略ブロック構成図である。図３に示される判定回路により処理される信号の波形図である。図３に示される判定回路により処理される信号の波形図である。通常動作電圧の説明図である。実施例に係る半導体集積回路の構成例を示す概略ブロック構成図である。図１０に示されるデジタルＩＣの構成例を示す概略ブロック構成図である。図１１に示される駆動回路Ｄｕ，Ｄｖ，Ｄｗの回路ブロック構成図であり、（ａ）駆動回路Ｄｕ、（ｂ）駆動回路Ｄｖ、（ｃ）駆動回路Ｄｗ。図１０に示されるデジタルＩＣの構成例を示す概略ブロック構成図である。図１３に示される第２のロジック制御回路に含まれるＬＯＧＩＣセルの説明図である。図１０に示されるデジタルＩＣの構成例を示す概略ブロック構成図である。実施例に係る半導体集積回路の構成例を示す概略ブロック構成図である。実施の形態に係る半導体集積回路を適用したモータを自動車に応用した場合の説明図である。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[比較例]
図１は、比較例に係る半導体集積回路１０の構成例を示す概略ブロック構成図である。図１に示すように、比較例に係る半導体集積回路１０は、ＬＯＧＩＣセル１１と、駆動回路１２と、出力段Ｔｒ１３とを備える。ＬＯＧＩＣセル１１が通常動作電圧で動作して駆動回路１２を制御し、駆動回路１２が出力段Ｔｒ１３を介して外部の回路を駆動するようになっている。

図２は、比較例に係る半導体集積回路１０の故障率曲線を示すグラフである。故障率曲線は、時間経過に伴う故障率の変化を示す曲線であり、その形からバスタブ曲線と呼ばれている。具体的には、図２に示すように、時間の経過により、(i)初期故障モード、(ii)偶発故障モード、(iii)摩耗故障モードの３つに分けられる。(iii)摩耗故障モードでは、ＬＯＧＩＣセル１１の経年劣化により、故障率が時間の経過とともに増加する。すなわち、ＬＯＧＩＣ制御ブロックを搭載しているＩＣをＬＯＧＩＣセル１１の通常動作電圧で長期間使用していくと、ＬＯＧＩＣセル１１の経年劣化が進行し、タイミング制御の不良に繋がる可能性がある。ＬＯＧＩＣセル１１の経年劣化は使用頻度によるので、動作開始後、劣化度合いを把握（予測）することは困難である。

[実施の形態]
以下、比較例と異なる点を中心に実施の形態を説明する。

（概要）
実施の形態に係る半導体集積回路１０は、図３に示すように、ＬＯＧＩＣセル１１と、ＬＯＧＩＣセル１１と同じ構成のダミー回路であり、ＬＯＧＩＣセル１１に印加される電圧よりも高い電圧が印加されるＬＯＧＩＣセル１４と、ＬＯＧＩＣセル１１から出力される出力信号とＬＯＧＩＣセル１４から出力される出力信号とに基づいてＬＯＧＩＣセル１１の経年劣化を判定する判定回路１５とを備える。

例えば、判定回路１５は、ＬＯＧＩＣセル１１から出力信号が出力されるタイミングとＬＯＧＩＣセル１４から出力信号が出力されるタイミングとのズレに基づいて経年劣化を判定してもよい。

また、判定回路１５は、ＬＯＧＩＣセル１１から出力される出力信号の値とＬＯＧＩＣセル１４から出力される出力信号の値とに基づいて経年劣化を判定してもよい。

また、判定回路１５は、経年劣化を検出すると、その旨を示すダイアグ信号を出力してもよい。

また、判定回路１５は、経年劣化を検出すると、ＬＯＧＩＣセル１１の後段の出力段をオフしてもよい。

また、判定回路１５は、ＬＯＧＩＣセル１１及びＬＯＧＩＣセル１４による最終的な演算結果に基づいて経年劣化を判定してもよい。

また、判定回路１５は、ＬＯＧＩＣセル１１及びＬＯＧＩＣセル１４による途中経過の演算結果に基づいて経年劣化を判定してもよい。

また、ＬＯＧＩＣセル１１は、駆動回路を制御する回路であってもよい。

また、ＬＯＧＩＣセル１１とＬＯＧＩＣセル１４とが同じ発振回路からのクロック信号をトリガとして動作してもよい。

また、ＬＯＧＩＣセル１１の動作最大電圧がＬＯＧＩＣセル１４に印加されてもよい。

（半導体集積回路）
図３は、実施の形態に係る半導体集積回路１０の構成例を示す概略ブロック構成図である。図３に示すように、実施の形態に係る半導体集積回路１０は、例えば、三相モータの駆動制御を行うモータドライバＩＣ等であって、ＬＯＧＩＣセル１１と、駆動回路１２と、出力段Ｔｒ１３と、ＬＯＧＩＣセル１４と、判定回路１５とを備える。

ＬＯＧＩＣセル１１は、通常使用のＬＯＧＩＣセルであり、例えば、駆動回路１２を制御する。ＬＯＧＩＣセル１１には通常動作電圧が印加される。

駆動回路１２は、対象に電力を供給して動かしたり、遮断して止めたりする回路である。例えば、各相（Ｕ相、Ｖ相、Ｗ相）のモータコイルを駆動するドライバである。

出力段Ｔｒ１３は、外部に接続する回路（例えばトランジスタ）であり、出力レベルを合わせる役目を持つ。

ＬＯＧＩＣセル１４は、ダミーのＬＯＧＩＣセルである。ＬＯＧＩＣセル１４には動作最大電圧が印加される。動作最大電圧が印加されることを除けば、ＬＯＧＩＣセル１１と同じ条件である。すなわち、ＬＯＧＩＣセル１１と同じＩＣに搭載され、ＬＯＧＩＣセル１１と同じ回路構成であり、ＬＯＧＩＣセル１１と同じトリガで動作し、ＬＯＧＩＣセル１１と同じ期待値を出力するようになっている。

判定回路１５は、ＬＯＧＩＣセル１１の経年劣化を判定する回路である。例えば、両方のＬＯＧＩＣセル１１，１４の出力のタイミングのズレを検出すると、出力制御信号により出力段Ｔｒ１３をＯＦＦにしたり、ダイアグ信号を後段のマイコン等に送信したりするようになっている。

このように、実施の形態に係る半導体集積回路１０は、ＬＯＧＩＣ制御ブロック内において通常動作電圧駆動のＬＯＧＩＣセル１１とは別に、最大動作電圧駆動のＬＯＧＩＣセル１４を備え、次段の判定回路１５によりタイミングを計る。通常、最大動作電圧駆動のＬＯＧＩＣセル１４は、通常動作電圧駆動のＬＯＧＩＣセル１１より経年劣化が早く反応速度などの遅延が発生するため、通常動作電圧駆動のＬＯＧＩＣセル１１とのタイミング異常が発生する。このタイミング異常を次段の判定回路１５により検出し、ダイアグ信号に変換して出力する。出力段Ｔｒ１３を持つ場合は、出力段Ｔｒ１３をＯＦＦにしてもよい。これにより、通常動作電圧駆動のＬＯＧＩＣセル１１の経年劣化による誤動作を未然に防止することが可能となる。

（判定処理）
図４は、図３に示される判定回路１５の動作を示すフローチャートである。

まず、判定回路１５は、判定タイミングが到来すると、ＬＯＧＩＣセル１１の経年劣化を判定する（Ｓ１→Ｓ２）。ここで、経年劣化が生じていないと判定した場合は、判定処理を通常終了し、次の判定タイミングが到来するまで待つ（Ｓ２→Ｓ３→Ｓ１）。一方、経年劣化が生じていると判定した場合は、駆動回路１２へ出力ＯＦＦ信号を出力し、判定処理を終了する（Ｓ２→Ｓ４）。出力ＯＦＦ信号とは、出力段Ｔｒ１３をＯＦＦにするための出力制御信号である。このとき、ダイアグ信号を後段のマイコン等に送信するようにしてもよい（Ｓ４）。

以下、判定回路１５による判定処理の内容を具体的に説明する。もちろん、以下に説明する判定処理の内容は単なる一例であり、これに限定されるものではない。

図５は、図３に示される判定回路１５の動作の具体例を示すフローチャートである。

まず、判定回路１５は、通常動作電圧駆動のＬＯＧＩＣセル１１から出力される出力信号ｄａｔａ１のハイエッジが到来した後、通常動作電圧駆動のＬＯＧＩＣセル１１に入力されるクロック信号ｃｌｋ１のハイエッジが到来すると、そのクロック信号ｃｌｋ１に同期して、最大動作電圧駆動のＬＯＧＩＣセル１４から出力される出力信号ｄａｔａ１を取り込み、取り込んだ出力信号ｄａｔａ１の値を判定する（Ｓ２１→Ｓ２２→Ｓ２３→Ｓ２４）。ここで、取り込んだ出力信号ｄａｔａ１の値がハイである場合は、判定処理を通常終了し、通常動作電圧駆動のＬＯＧＩＣセル１１から出力される出力信号ｄａｔａ１のハイエッジが到来するまで待つ（Ｓ２４→Ｓ２５→Ｓ２１）。一方、取り込んだ出力信号ｄａｔａ１の値がローである場合は、駆動回路１２へ出力ＯＦＦ信号を出力し、判定処理を終了する（Ｓ２４→Ｓ２６）。このとき、ダイアグ信号を後段のマイコン等に送信するようにしてもよい（Ｓ２６）。

図６は、図３に示される判定回路１５の概略ブロック構成図である。図６に示すように、ＬＯＧＩＣセル１１，１４は、フリップフロップ１５Ａと、ラッチ回路１５Ｂとを備えてもよい。フリップフロップ１５Ａは、出力信号ｄａｔａ１をクロック信号ｃｌｋ１に同期して読み込み、一時的に保持し、出力信号ｏｕｔ１を出力する回路である。ラッチ回路１５Ｂは、出力信号ｏｕｔ１を保持する回路である。

図７は、図３に示される判定回路１５により処理される信号の波形図である。ここでは、正常時（経年劣化していない場合）の波形を例示している。図７に示すように、正常時は、出力信号ｄａｔａ１のハイエッジが到来した後、クロック信号ｃｌｋ１のハイエッジが到来すると、出力信号ｏｕｔ１がハイになり、次のクロック信号ｃｌｋ１のハイエッジが到来すると、出力信号ｏｕｔ１がローになる。すなわち、出力信号ｏｕｔ１の値がハイである場合は、経年劣化が発生していないと判定することが可能である。

図８は、図３に示される判定回路１５により処理される信号の波形図である。ここでは、経年劣化によるタイミング遅延が発生している場合の波形を例示している。図８に示すように、経年劣化が発生している場合は、出力信号ｏｕｔ１がローのままである。すなわち、出力信号ｏｕｔ１の値がローである場合は、経年劣化が発生していると判定することが可能である。

以上のように、実施の形態に係る半導体集積回路１０は、ＬＯＧＩＣ制御ブロックのダブルセル機構を備え、一方のダミーのＬＯＧＩＣセル１４の動作電圧として動作最大電圧を印可し、経年劣化を加速させる。これにより、両方のＬＯＧＩＣセル１１，１４の出力のタイミングのズレを検出することで、通常使用のＬＯＧＩＣセル１１の素子劣化を未然に検出することができる。その結果、出力制御信号により出力段Ｔｒ１３をＯＦＦにしたり、ダイアグ信号を後段のマイコン等に送信したりすることができるため、経年劣化が近いことを提示し、致命的な破壊を防ぐことが可能となる。

なお、上記の説明では、通常使用のＬＯＧＩＣセル１１に通常動作電圧を印加し、ダミーのＬＯＧＩＣセル１４に最大動作電圧を印加することとしているが、これに限定されるものではない。すなわち、図９に示すように、通常使用のＬＯＧＩＣセル１１に印加される電圧は、動作電圧として許容される最小動作電圧Ｍｉｎ〜最大動作電圧Ｍａｘの範囲内であればよい。また、ダミーのＬＯＧＩＣセル１４に印加される電圧は、最小動作電圧Ｍｉｎ〜最大動作電圧Ｍａｘの範囲内であって、且つ通常使用のＬＯＧＩＣセル１１に印加される電圧よりも相対的に高ければよい。以下、通常使用のＬＯＧＩＣセル１１に印加される電圧よりもダミーのＬＯＧＩＣセル１４に印加される電圧の方がΔだけ高いものとして説明する。

[実施例]
以下、模式的な図面を用いて幾つかの半導体集積回路の実施例を示す。これら半導体集積回路のレイアウト等は適宜変更したり組み合わせたりすることが可能である。

図１０は、実施例に係る半導体集積回路２０の構成例を示す概略ブロック構成図である。図１０に示すように、実施例に係る半導体集積回路２０は、アナログＩＣ２１と、デジタルＩＣ２２と、ＯＳＣ２３とを備える。デジタルＩＣ２２には、多数のＬＯＧＩＣセルＣが含まれる。これらのＬＯＧＩＣセルＣは、通常使用のＬＯＧＩＣセルＣとダミーのＬＯＧＩＣセルＣのダブルセル機構であり、同じ発振回路（ＯＳＣ）２３からのクロック信号をトリガとして動作する。通常使用のＬＯＧＩＣセルＣには電圧Ｖｃｃが印加され、ダミーのＬＯＧＩＣセルＣには電圧Ｖｃｃ＋Δが印加されている。

図１１は、図１０に示されるデジタルＩＣ２２の構成例を示す概略ブロック構成図である。図１１に示すように、デジタルＩＣ２２は、Ａ／Ｄコンバータ２２Ｃと、第１のロジック制御回路２２Ａと、第２のロジック制御回路２２Ｂと、駆動回路Ｄｕ，Ｄｖ，Ｄｗとを備える。ここでは図示を省略しているが、第１のロジック制御回路２２Ａと第２のロジック制御回路２２Ｂの次段には判定回路が設けられる。

Ａ／Ｄコンバータ２２Ｃは、アナログ信号をデジタル信号に変換する変換回路である。第１のロジック制御回路２２Ａは、通常使用のＬＯＧＩＣセルが配置されるロジック制御ブロックであり、電圧Ｖｃｃが印加されている。第２のロジック制御回路２２Ｂは、ダミーのＬＯＧＩＣセルが配置されるロジック制御ブロックであり、電圧Ｖｃｃ＋Δが印加されている。駆動回路Ｄｕ，Ｄｖ，Ｄｗは、各相（Ｕ相、Ｖ相、Ｗ相）のモータコイルを駆動するドライバである。駆動回路Ｄｕ，Ｄｖ，Ｄｗには、第１のロジック制御回路２２Ａからの制御信号が入力されるようになっている。

図１２は、図１１に示される駆動回路Ｄｕ，Ｄｖ，Ｄｗの回路ブロック構成図であり、（ａ）は駆動回路Ｄｕ、（ｂ）は駆動回路Ｄｖ、（ｃ）は駆動回路Ｄｗを示す。図１２に示すように、駆動回路Ｄｕ，Ｄｖ，Ｄｗは、トランジスタを含むプッシュプル形式で構成され、各相（Ｕ相、Ｖ相、Ｗ相）のモータコイルそれぞれの一端に駆動電圧を印加するようになっている。

図１３は、図１０に示されるデジタルＩＣ２２の構成例を示す概略ブロック構成図である。図１３に示すように、第１のロジック制御回路２２Ａと第２のロジック制御回路２２Ｂの次段には判定回路２２Ｄが設けられる。第１のロジック制御回路２２Ａには電圧Ｖｃｃが印加され、第２のロジック制御回路２２Ｂには電圧Ｖｃｃ＋Δが印加されている。第１のロジック制御回路２２Ａと第２のロジック制御回路２２Ｂは、Ｉ２Ｃ（Inter-Integrated Circuit）バス等のシリアルインタフェースを介して外部と通信可能であってもよい。

図１４は、図１３に示される第２のロジック制御回路２２Ｂに含まれるＬＯＧＩＣセルの説明図である。図１４に示すように、第２のロジック制御回路２２Ｂが備える多数のＬＯＧＩＣセルＣ１，・・・，Ｃｍ，Ｃｎ，・・・Ｃ_ＤＭ，Ｃ_Ｄの中には、経年劣化によりダメージを受けたＬＯＧＩＣセルＣ_ＤＭ，Ｃ_Ｄが含まれる場合もある。ダメージを受けたＬＯＧＩＣセルＣ_ＤＭ，Ｃ_Ｄが含まれる場合、反応速度などの遅延が発生することは既に説明した通りである。このようなタイミング異常を検出する際の検出対象となる信号は特に限定されるものではない。例えば、駆動回路Ｄｕ，Ｄｖ，Ｄｗを制御するための制御信号や、ホールセンサの位置検出信号等、様々な信号を検出対象とすることができる。また、第１のロジック制御回路２２Ａ及び第２のロジック制御回路２２Ｂから最終的に出力される信号を検出対象とすることも可能であるし、あるいは、第１のロジック制御回路２２Ａ及び第２のロジック制御回路２２Ｂにおける途中経過の信号を検出対象とすることも可能である。

図１５は、図１０に示されるデジタルＩＣ２２の構成例を示す概略ブロック構成図である。図１５に示すように、デジタルＩＣ２２とは別の電源を第１のロジック制御回路２２Ａと第２のロジック制御回路２２Ｂに供給してもよい。具体的には、デジタルＩＣ２２には電圧Ｖｃｃ（例えば５Ｖ）を印加し、第１のロジック制御回路２２Ａには電圧Ｖｄｄ（例えば２Ｖ）を印加し、第２のロジック制御回路２２Ｂには電圧Ｖｄｄ＋Δ（例えば２．５Ｖ）を印加してもよい。この場合、デジタルＩＣ２２に印加する電圧Ｖｃｃを５Ｖから３Ｖに変更しても、電圧Ｖｄｄは変わらない。そのため、第１のロジック制御回路２２Ａには継続して２Ｖを印加することができ、また、第２のロジック制御回路２２Ｂには継続して２．５Ｖを印加することができる。

図１６は、実施例に係る半導体集積回路３０の構成例を示す概略ブロック構成図である。図１６に示すように、実施例に係る半導体集積回路３０は、アナログＩＣ３１と、自動配置配線３２とを備えてもよい。アナログＩＣ３１には、多数のＬＯＧＩＣセルＣが含まれる。自動配置配線３２は、多数のＬＯＧＩＣセルＣについて自動配線処理を実行する。これらのＬＯＧＩＣセルＣも、通常使用のＬＯＧＩＣセルＣとダミーのＬＯＧＩＣセルＣのダブルセル機構としてもよい。

[応用例]
以下、応用例を挙げて更に詳しく説明する。

図１７は、実施の形態に係る半導体集積回路１０を適用したモータを自動車に応用した場合の説明図である。すなわち、実施の形態に係る半導体集積回路１０は、ＬＯＧＩＣ制御ブロックを搭載したドライバ全般に適用することができ、このようなドライバは、自動車に搭載されるモータドライバなどに応用することができる。具体的には、図１７に示すように、エンジンを始動するスタータモータ、燃料をエンジンに送る燃料ポンプモータ、エアコン用送風ブロワモータ、ワイパ駆動用モータ、パワー・ウィンドー・モータ、ラジエータ冷却ファンモータ、パワー・ステアリング・モータ、パワー・シート・モータなどに応用することが可能である。

もちろん、実施の形態に係る半導体集積回路１０の応用例は、このようなモータドライバに限定されるものではない。例えば、ホール素子などの位置検出センサを搭載したドライバに応用することも可能である。

以上説明したように、本実施の形態によれば、安定的に且つ正確にＬＯＧＩＣ制御回路の経年劣化を判定することが可能な半導体集積回路及びその経年劣化判定方法を提供することができる。

[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本実施の形態に係る半導体集積回路は、ＬＯＧＩＣ制御ブロックを搭載したドライバ全般に適用することができ、このようなドライバは、自動車に搭載されるモータドライバや、ホール素子などの位置検出センサを搭載したドライバなどに応用することができる。

１０，２０，３０…半導体集積回路
１１…通常使用のＬＯＧＩＣセル（第１のロジック制御回路）
１２，Ｄｕ，Ｄｖ，Ｄｗ…駆動回路
１３…出力段Ｔｒ
１４…ダミーのＬＯＧＩＣセル（第２のロジック制御回路）
１５…判定回路

Claims

第１のロジック制御回路と、
前記第１のロジック制御回路と同じ構成のダミー回路であり、前記第１のロジック制御回路に印加される電圧よりも高い電圧が印加される第２のロジック制御回路と、
前記第１のロジック制御回路から出力される出力信号と前記第２のロジック制御回路から出力される出力信号とに基づいて前記第１のロジック制御回路の経年劣化を判定する判定回路と
を備えることを特徴とする半導体集積回路。
前記判定回路は、前記第１のロジック制御回路から出力信号が出力されるタイミングと前記第２のロジック制御回路から出力信号が出力されるタイミングとのズレに基づいて前記経年劣化を判定することを特徴とする請求項１に記載の半導体集積回路。
前記判定回路は、前記第１のロジック制御回路から出力される出力信号の値と前記第２のロジック制御回路から出力される出力信号の値とに基づいて前記経年劣化を判定することを特徴とする請求項１に記載の半導体集積回路。
前記判定回路は、前記経年劣化を検出すると、その旨を示すダイアグ信号を出力することを特徴とする請求項１に記載の半導体集積回路。
前記判定回路は、前記経年劣化を検出すると、前記第１のロジック制御回路の後段の出力段をオフすることを特徴とする請求項１に記載の半導体集積回路。
前記判定回路は、前記第１のロジック制御回路及び前記第２のロジック制御回路による最終的な演算結果に基づいて前記経年劣化を判定することを特徴とする請求項１に記載の半導体集積回路。
前記判定回路は、前記第１のロジック制御回路及び前記第２のロジック制御回路による途中経過の演算結果に基づいて前記経年劣化を判定することを特徴とする請求項１に記載の半導体集積回路。
前記第１のロジック制御回路は、駆動回路を制御する回路であることを特徴とする請求項１に記載の半導体集積回路。
前記第１のロジック制御回路と前記第２のロジック制御回路とが同じ発振回路からのクロック信号をトリガとして動作することを特徴とする請求項１に記載の半導体集積回路。
前記第１のロジック制御回路の動作最大電圧が前記第２のロジック制御回路に印加されることを特徴とする請求項１に記載の半導体集積回路。
第１のロジック制御回路において処理を実行するステップと、
前記第１のロジック制御回路と同じ構成のダミー回路であり、前記第１のロジック制御回路に印加される電圧よりも高い電圧が印加される第２のロジック制御回路において処理を実行するステップと、
前記第１のロジック制御回路から出力される出力信号と前記第２のロジック制御回路から出力される出力信号とに基づいて前記第１のロジック制御回路の経年劣化を判定する判定ステップと
を含むことを特徴とする半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記第１のロジック制御回路から出力信号が出力されるタイミングと前記第２のロジック制御回路から出力信号が出力されるタイミングとのズレに基づいて前記経年劣化を判定することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記第１のロジック制御回路から出力される出力信号の値と前記第２のロジック制御回路から出力される出力信号の値とに基づいて前記経年劣化を判定することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記経年劣化を検出すると、その旨を示すダイアグ信号を出力することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記経年劣化を検出すると、前記第１のロジック制御回路の後段の出力段をオフすることを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記第１のロジック制御回路及び前記第２のロジック制御回路による最終的な演算結果に基づいて前記経年劣化を判定することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記判定ステップにおいて、前記第１のロジック制御回路及び前記第２のロジック制御回路による途中経過の演算結果に基づいて前記経年劣化を判定することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記第１のロジック制御回路は、駆動回路を制御する回路であることを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記第１のロジック制御回路と前記第２のロジック制御回路とが同じ発振回路からのクロック信号をトリガとして動作することを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。
前記第１のロジック制御回路の動作最大電圧が前記第２のロジック制御回路に印加されることを特徴とする請求項１１に記載の半導体集積回路の経年劣化判定方法。