JP2019079987A - Electronic element mounting substrate, electronic device, and electronic module - Google Patents

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明彦 舟橋
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Abstract

To provide an electronic element mounting substrate that reduces the occurrence of cracks in the substrate from a portion of a gap of an internal conductor due to external stress, and can improve the rigidity of the electronic element mounting substrate.SOLUTION: An electronic element mounting substrate 1 includes a first insulating layer 2a, a second insulating layer 2b located on the lower surface of the first insulating layer 2a, and a third insulating layer 2c located on the lower surface of the second insulating layer 2b. The electronic element mounting substrate 1 further includes a first conductor layer 5a located between the first insulating layer 2a and the second insulating layer 2b and a second conductor layer 5b located between the second insulating layer 2b and the third insulating layer 2c. The first conductor layer 5a has a first gap 5ag. The second conductor layer 5b has a second gap 5bg. In a plan view, the first gap 5ag overlaps with the second conductor layer 5b, and the second gap 5bg overlaps with the first conductor layer 5a.SELECTED DRAWING: Figure 1

Description

本発明は、電子素子、例えばCCD(Charge Coupled Device)型またはCMOS(Complementary Metal Oxide Semiconductor)型等の撮像素子、LED(Light Emitting Diode)等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。   The present invention relates to an electronic device mounted with an electronic device, for example, an imaging device such as a charge coupled device (CCD) type or a complementary metal oxide semiconductor (CMOS) type, a light emitting element such as a light emitting diode (LED), or an integrated circuit. The present invention relates to a substrate, an electronic device, and an electronic module.

従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている(特許文献1参照)。   Conventionally, a substrate for mounting an electronic element provided with a wiring substrate made of an insulating layer has been known. There is also known an electronic device in which an electronic element is mounted on such an electronic element mounting substrate (see Patent Document 1).

特開2011―165992号公報JP, 2011-165992, A

特許文献1の電子素子実装用基板は、複数の絶縁層の間に内部導体が設けられている。内部導体は同一層に複数設けられており、複数電極を取る等の電極の都合上、複数の内部導体間は隙間が設けられている。このとき、一般的に、電子素子実装用基板は電気特性の向上が要求されている。そのため、内部導体の厚みは電気抵抗を低減させる為により厚くする傾向にあった。内部導体の厚みが厚くなると、各層の隙間も大きくなる傾向にあり、各層の隙間が重なると、外部からの応力等により、基板にクラックや割れ等が生じるおそれがあった。   In the electronic device mounting substrate of Patent Document 1, an internal conductor is provided between a plurality of insulating layers. A plurality of internal conductors are provided in the same layer, and a gap is provided between the plurality of internal conductors for the convenience of electrodes such as taking a plurality of electrodes. At this time, in general, the electronic element mounting substrate is required to have improved electrical characteristics. Therefore, the thickness of the inner conductor tends to be increased in order to reduce the electrical resistance. When the thickness of the internal conductor increases, the gaps between the layers also tend to increase. When the gaps between the layers overlap, there is a possibility that the substrate may be cracked or broken due to external stress or the like.

本発明の1つの態様に係る電子素子実装用基板は、第1絶縁層と、第2絶縁層と、第3絶縁層と、第1導体層と、第2導体層とを備えている。第1絶縁層は、上方または下方に電子素子が位置する。第2絶縁層は、第1絶縁層の下面に位置する。第3絶縁層は、第2絶縁層の下面に位置する。第1導体層は、第1絶縁層と、第2絶縁層との間に位置した、第1の間を有する。第2導体層は、第2絶縁層と、第3絶縁層との間に位置した、第2の間を有する。平面視において、第1の間は第2導体層と重なって位置しており、第2の間は、第1導体層と重なって位置していることを特徴とする。   A substrate for mounting an electronic element according to one aspect of the present invention includes a first insulating layer, a second insulating layer, a third insulating layer, a first conductor layer, and a second conductor layer. The electronic device is located above or below the first insulating layer. The second insulating layer is located on the lower surface of the first insulating layer. The third insulating layer is located on the lower surface of the second insulating layer. The first conductor layer has a first space located between the first insulating layer and the second insulating layer. The second conductor layer has a second gap located between the second insulating layer and the third insulating layer. In a plan view, the first conductor layer is positioned overlapping with the second conductor layer, and the second segment is positioned overlapping with the first conductor layer.

本発明の1つの態様に係る電子装置は、電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。   An electronic device according to an aspect of the present invention includes an electronic element mounting substrate and an electronic element mounted on the electronic element mounting substrate.

本発明の1つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで位置した筐体と、を備えている。   An electronic module according to one aspect of the present invention includes a top surface of the electronic device or a housing positioned surrounding the electronic device.

本発明の1つの態様に係る電子素子実装用基板は、上記のような構成により、電子素子実装用基板のクラックや割れが発生する事が低減することができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、剛性を向上させることが可能な電子装置および電子モジュールを提供することができる。   The substrate for mounting an electronic element according to one aspect of the present invention can be reduced in the occurrence of a crack or a crack of the substrate for mounting an electronic element by the above-described configuration. Furthermore, by using the electronic device provided with the above-described electronic element mounting substrate, it is possible to provide an electronic device and an electronic module which can improve rigidity.

図1(a)は本発明の第1の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図1(b)は図1(a)のX1−X1線に対応する縦断面図である。1 (a) is a top view showing the appearance of the electronic device mounting substrate and the electronic device according to the first embodiment of the present invention, and FIG. 1 (b) is taken along line X1-X1 in FIG. 1 (a). FIG. 図2(a)は本発明の第1の実施形態に係る電子モジュールの外観を示す上面図であり、図2(b)は図2(a)のX2−X2線に対応する縦断面図である。Fig.2 (a) is a top view which shows the external appearance of the electronic module based on the 1st Embodiment of this invention, FIG.2 (b) is a longitudinal cross-sectional view corresponding to the X2-X2 line of FIG. 2 (a). is there. 図3(a)は本発明の第1の実施形態に係る電子素子実装用基板の要部Aの拡大した概要図であり、図3(b)は本発明の第1の実施形態に係る電子素子実装用基板の要部Aの拡大したその他の実施例の概要図である。FIG. 3 (a) is an enlarged schematic view of the main part A of the electronic element mounting substrate according to the first embodiment of the present invention, and FIG. 3 (b) is an electron according to the first embodiment of the present invention FIG. 6 is a schematic view of another enlarged example of the main part A of the element mounting substrate. 図4(a)図4(b)は本発明の第1の実施形態に係る電子素子実装用基板の一部を示す概要図である。FIG. 4A and FIG. 4B are schematic views showing a part of the electronic device mounting board according to the first embodiment of the present invention. 図5(a)図5(b)は本発明の第1の実施形態に係る電子素子実装用基板の一部を示す概要図である。FIG. 5A and FIG. 5B are schematic views showing a part of the electronic device mounting board according to the first embodiment of the present invention. 図6(a)図6(b)は本発明の第1の実施形態電子素子実装用基板に係る電子素子実装用基板の一部を示す概要図である。6A and 6B are schematic views showing a part of the electronic element mounting substrate according to the first embodiment of the present invention. 図7(a)は本発明の第2の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図7(b)は図7(a)のX7−X7線に対応する縦断面図である。7 (a) is a top view showing the appearance of the electronic device mounting substrate and the electronic device according to the second embodiment of the present invention, and FIG. 7 (b) is taken along line X7-X7 of FIG. 7 (a). FIG. 図8(a)は本発明の第2の実施形態に係る電子素子実装用基板の要部Aの拡大した概要図であり、図8(b)は本発明の第2の実施形態に係る電子素子実装用基板の要部Aの拡大したその他の実施例の概要図である。FIG. 8A is an enlarged schematic view of the main part A of the electronic device mounting substrate according to the second embodiment of the present invention, and FIG. 8B is an electron according to the second embodiment of the present invention FIG. 6 is a schematic view of another enlarged example of the main part A of the element mounting substrate. 図9(a)は本発明の第3の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図9(b)は図9(a)のX9−X9線に対応する縦断面図である。FIG. 9 (a) is a top view showing the appearance of the electronic device mounting substrate and the electronic device according to the third embodiment of the present invention, and FIG. 9 (b) is taken along line X9-X9 of FIG. 9 (a). FIG. 図10(a)は本発明の第3の他の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図10(b)は図10(a)のX10−X10線に対応する縦断面図である。FIG. 10 (a) is a top view showing an appearance of a substrate for mounting an electronic device and an electronic device according to a third other embodiment of the present invention, and FIG. 10 (b) is an X10-X10 of FIG. It is a longitudinal cross-sectional view corresponding to a line.

<電子素子実装用基板および電子装置の構成>
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系xyzを定義するとともに、z方向の正側を上方とする。
<Configuration of Electronic Device Mounting Substrate and Electronic Device>
Hereinafter, some exemplary embodiments of the present invention will be described with reference to the drawings. In the following description, a configuration in which an electronic element is mounted on a substrate for mounting an electronic element is referred to as an electronic device. Further, a configuration having a housing or a member provided on the upper surface side of the electronic element mounting substrate or surrounding the electronic device is referred to as an electronic module. The electronic element mounting substrate, the electronic device, and the electronic module may have any direction upward or downward, but for convenience, the orthogonal coordinate system xyz is defined, and the positive side in the z direction is upward.

(第1の実施形態)
図1〜図2を参照して本発明の第1の実施形態における電子モジュール31、電子装置21、および電子素子実装用基板1について説明する。図3を参照して要部Aについて説明する。図4〜図6を参照して、第1絶縁層2aと第2絶縁層2bとの間に位置した第1の間5agを有する第1導体層5aと、第2絶縁層2bと第3絶縁層2cとの間に位置した第2の間5bgを有する第2導体層5bについて説明する。また図4〜図6では第1導体5a第2導体5bをドットおよび実線で示している。
First Embodiment
An electronic module 31, an electronic device 21 and an electronic element mounting substrate 1 according to a first embodiment of the present invention will be described with reference to FIGS. The main part A will be described with reference to FIG. 4 to 6, the first conductor layer 5a having the first gap 5ag located between the first insulating layer 2a and the second insulating layer 2b, the second insulating layer 2b, and the third insulating layer. The second conductor layer 5b having the second gap 5bg located between the layer 2c and the layer 2c will be described. Further, in FIG. 4 to FIG. 6, the first conductor 5a and the second conductor 5b are shown by dots and solid lines.

電子素子実装用基板1は、第1絶縁層2aと、第1絶縁層2aの下面に位置する第2絶縁層2bと、第2絶縁層2bの下面に位置する第3絶縁層2cを有している。電子素子実装用基板1は第1絶縁層2aと、第2絶縁層2bとの間に位置する第1導体層5aと、第2絶縁層2bと第3絶縁層2cとの間に位置する第2導体層5bとを備えている。第1導体層5aは、第1の間5agを有している。第2導体層5bは、第2の間5bgを有している。平面視において、第1の間5agは第2導体層5bと重なって位置しており、第2
の間5bgは、第1導体層5aと重なって位置している。
The electronic element mounting substrate 1 has a first insulating layer 2a, a second insulating layer 2b located on the lower surface of the first insulating layer 2a, and a third insulating layer 2c located on the lower surface of the second insulating layer 2b. ing. The electronic element mounting substrate 1 has a first conductor layer 5a located between the first insulating layer 2a and the second insulating layer 2b, and a third located between the second insulating layer 2b and the third insulating layer 2c. And 2 conductor layers 5b. The first conductor layer 5a has a first gap 5ag. The second conductor layer 5b has a second portion 5bg. In plan view, the first 5ag overlaps with the second conductor layer 5b, and the second
5bg is located overlapping with the first conductor layer 5a.

電子素子実装用基板1は、第1絶縁層2aと、第1絶縁層2aの下面に位置する第2絶縁層2bと、第2絶縁層2bの下面に位置する第3絶縁層2cを有している。ここで、図1に示す例の様に、電子素子実装用基板1は第1絶縁層2a、第2絶縁層2bと第3絶縁層2cの他にその他の絶縁層2eを有していてもよい。   The electronic element mounting substrate 1 has a first insulating layer 2a, a second insulating layer 2b located on the lower surface of the first insulating layer 2a, and a third insulating layer 2c located on the lower surface of the second insulating layer 2b. ing. Here, as in the example shown in FIG. 1, the electronic element mounting substrate 1 may have other insulating layers 2e in addition to the first insulating layer 2a, the second insulating layer 2b and the third insulating layer 2c. Good.

第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2eを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂などがある。なお以下、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2eからなる絶縁基体を基体2と称する。   The material of the insulating layer constituting the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and the other insulating layer 2e is, for example, an electrically insulating ceramic or a resin. Hereinafter, the insulating base formed of the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c, and the other insulating layer 2e is referred to as a base 2.

第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2eを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等がある。   Examples of electrically insulating ceramics used as materials of the insulating layer forming the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c, and the other insulating layer 2e include, for example, aluminum oxide sintered body, mullite And sintered silicon carbide, sintered aluminum nitride, sintered silicon nitride or sintered glass ceramic.

第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2eを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等がある。フッ素系樹脂としては例えば、四フッ化エチレン樹脂等がある。   As a resin used as a material of the insulating layer which forms the 1st insulating layer 2a, the 2nd insulating layer 2b, the 3rd insulating layer 2c, and other insulating layers 2e, thermoplastic resin, an epoxy resin, a polyimide resin, There are acrylic resin, phenol resin or fluorine resin. Examples of the fluorine-based resin include tetrafluoroethylene resin and the like.

第1絶縁層2aの上面または/および第3絶縁層2cの下面にはその他の絶縁層2eを複数上下に積層して形成されていてもよい。第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその他の絶縁層2eから成る基体2は、図1に示すように6層の絶縁層から形成されていてもよいし、5層以下または7層以上の絶縁層から形成されていてもよい。絶縁層が5層以下の場合には、電子素子実装用基板1の薄型化を図ることができる。また、絶縁層が6層以上の場合には、電子素子実装用基板1の剛性を高めることができる。また、図1〜図2に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド3が段差部に設けられていてもよい。   A plurality of other insulating layers 2e may be stacked vertically on the upper surface of the first insulating layer 2a and / or the lower surface of the third insulating layer 2c. The base 2 comprising the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and / or the other insulating layer 2e may be formed of six insulating layers as shown in FIG. , 5 or less or 7 or more layers of insulating layers. When the number of insulating layers is five or less, thinning of the electronic element mounting substrate 1 can be achieved. When the number of insulating layers is six or more, the rigidity of the electronic element mounting substrate 1 can be increased. In addition, as in the example shown in FIGS. 1 to 2, an opening may be provided in each insulating layer, and a stepped portion may be formed on the upper surface where the sizes of the provided openings are different. 3 may be provided in the step portion.

電子素子実装用基板1は例えば、最外周の1辺の大きさは0.3mm〜10cmであり、平面視において電子素子実装用基板1が矩形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板1の厚みは0.2mm以上である。   For example, the size of one side of the outermost periphery of the electronic element mounting substrate 1 is 0.3 mm to 10 cm, and may be square or rectangular when the electronic element mounting substrate 1 has a rectangular shape in plan view It may be. Further, for example, the thickness of the electronic element mounting substrate 1 is 0.2 mm or more.

電子素子実装用基板1は、第1絶縁層2aと第2絶縁層2bとの間に位置する第1導体層5aと、第2絶縁層2bと第3絶縁層2cとの間に位置する第2導体層5bを有している。また、電子素子実装用基板1の第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2cからなる基体2は表面に電極パッド3を有していてもよい。ここで電極パッド3は上面視において第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその他の絶縁層2cの何れかの表面に設けられていればよく、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその他の絶縁層2cの何れかの表面のいずれか、またはすべての絶縁層に設けられていてもよい。   The electronic element mounting substrate 1 is provided between the first conductor layer 5a located between the first insulating layer 2a and the second insulating layer 2b, and between the second insulating layer 2b and the third insulating layer 2c. It has two conductor layers 5b. Further, the base 2 composed of the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and the other insulating layer 2c of the electronic element mounting substrate 1 may have the electrode pad 3 on the surface. Here, the electrode pad 3 may be provided on the surface of any of the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c, and / or the other insulating layer 2c in top view, and the first insulating layer It may be provided on any or all of the surfaces of any of the layer 2a, the second insulating layer 2b, the third insulating layer 2c and / or the other insulating layer 2c.

基体2の上面、側面または下面には、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、基体2と外部回路基板、あるいは電子装置21と外部回路基板とを電気的に接続するものである。   Electrodes for external circuit connection may be provided on the upper surface, the side surface, or the lower surface of the base 2. The electrode for external circuit connection electrically connects the base 2 with the external circuit board or the electronic device 21 with the external circuit board.

さらに基体2の第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその
他の絶縁層2cの上面または下面には、電極パッド3、第1導体層5a、第2導体層5bおよびその他の内部導体層と、内部導体同士を上下に接続する貫通導体が設けられていてもよい。これら内部導体層または貫通導体は、基体2の表面に露出していてもよい。この内部導体層または貫通導体によって、電極パッド3、第1導体層5a、第2導体層5b、それ以外の内部導体層と外部回路接続用の電極はそれぞれ電気的に接続されていてもよい。
Furthermore, on the upper surface or the lower surface of the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and / or the other insulating layer 2c of the substrate 2, the electrode pad 3, the first conductor layer 5a, the second conductor layer A through conductor may be provided to connect the inner conductors with each other and the inner conductor layers 5 b and the other inner conductor layers. These inner conductor layers or through conductors may be exposed on the surface of the base 2. The electrode pad 3, the first conductor layer 5 a, the second conductor layer 5 b, and the other internal conductor layers may be electrically connected to the electrodes for external circuit connection by the internal conductor layers or the through conductors.

電極パッド3、第1導体層5a、第2導体層5b、外部回路接続用の電極、内部導体層および貫通導体は、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cおよびその他の絶縁層2eが電気絶縁性セラミックスから成る場合には、タングステン(W)、モリブデン(Mo)、マンガン(Mn)、銀(Ag)若しくは銅(Cu)またはこれらから選ばれる少なくとも1種以上の金属材料を含有する合金等から成る。また、電極パッド3、第1導体層5a、第2導体層5b、外部回路接続用の電極、内部導体および貫通導体は、第1絶縁層2a、第2絶縁層2b、第2絶縁層2cおよびその他の絶縁層2eが樹脂から成る場合には、銅(Cu)、金(Au)、アルミニウム(Al)、ニッケル(Ni)、モリブデン(Mo)若しくはチタン(Ti)またはこれらから選ばれる少なくとも1種以上の金属材料を含有する合金等がある。   The electrode pad 3, the first conductor layer 5a, the second conductor layer 5b, the electrode for connecting an external circuit, the inner conductor layer and the through conductor are the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and others When the insulating layer 2e is made of an electrically insulating ceramic, tungsten (W), molybdenum (Mo), manganese (Mn), silver (Ag) or copper (Cu) or at least one metal selected from these It consists of an alloy etc. which contain material. The electrode pad 3, the first conductor layer 5a, the second conductor layer 5b, the electrode for connecting an external circuit, the inner conductor and the through conductor are the first insulating layer 2a, the second insulating layer 2b, the second insulating layer 2c and When the other insulating layer 2e is made of resin, copper (Cu), gold (Au), aluminum (Al), nickel (Ni), molybdenum (Mo) or titanium (Ti), or at least one selected from these. There are alloys etc. containing the above metal materials.

電極パッド3、外部回路接続用の電極、内部導体および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部導体および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド3と電子素子10とをワイヤボンディング等の電子素子接続材13を介して良好に電気的接続することができる。めっき層は、例えば、厚さ0.5μm〜10μmのNiめっき層を被着させるか、またはこのNiめっき層および厚さ0.5μm〜3μmの金(Au)めっき層を順次被着させてもよい。   A plated layer may be provided on the exposed surfaces of the electrode pad 3, the electrode for external circuit connection, the internal conductor, and the through conductor. According to this configuration, the exposed surface of the electrode for connecting the external circuit, the internal conductor and the through conductor can be protected to suppress oxidation. Moreover, according to this configuration, the electrode pad 3 and the electronic element 10 can be electrically connected favorably through the electronic element connection material 13 such as wire bonding. The plating layer may be, for example, a Ni plating layer having a thickness of 0.5 μm to 10 μm, or the Ni plating layer and a gold (Au) plating layer having a thickness of 0.5 μm to 3 μm in sequence. Good.

第1導体層5aは、第1の間5agを有している。また、第1導体層5aは、第1導体5aaと第2導体5abを有している。第1の間5agは、第1導体5aaと第2導体5abとの間に位置している。この第1の間5agにより、第1導体5aaと第2導体5abとは電気的に絶縁する事ができる。第1導体5aaと第2導体5abを絶縁する場合は第1導体5aaと第2導体5abとは異なる電源電位や異なるシグナル信号線となり、第1導体5aaと第2導体5abを絶縁しない場合は第3導体5baと第4導体5bbとは同じ電源電位や同じシグナル信号線となる。同じ電源電位や同じシグナル信号線の場合、たとえば別の部分例えば上層または下層で導通していてもよい。第1導体5aaと第2導体5abとの第1の間5agは、例えば20μm以上もしくは、基体2の1辺の1%以上であればよい。   The first conductor layer 5a has a first gap 5ag. Further, the first conductor layer 5a has a first conductor 5aa and a second conductor 5ab. During the first period 5ag is located between the first conductor 5aa and the second conductor 5ab. The first conductor 5aa and the second conductor 5ab can be electrically isolated by the first gap 5ag. When the first conductor 5aa and the second conductor 5ab are insulated, the first conductor 5aa and the second conductor 5ab have different power supply potentials and different signal signal lines, and when the first conductor 5aa and the second conductor 5ab are not insulated, the first The three conductors 5ba and the fourth conductor 5bb have the same power supply potential and the same signal signal line. In the case of the same power supply potential and the same signal signal line, for example, conduction may be performed in another part such as the upper layer or the lower layer. The first interval 5ag between the first conductor 5aa and the second conductor 5ab may be, for example, 20 μm or more or 1% or more of one side of the base 2.

第1導体5aaと第2導体5abは、グランドまたは電源電位に用いられる、べた状、つまりワイドプレーン状の導体であってもよい。また、第1導体5aaと第2導体5abとがグランドまたは電源電位に用いられるワイドプレーン状の導体であるとき、第1導体5aaと第2導体5abと第1の間5agに例えば信号導体が設けられていてもよい。例えば、ワイドプレーンは、そのワイドプレーンの1辺が150μm以上であればよい。   The first conductors 5aa and the second conductors 5ab may be solid, that is, wide plane conductors used for the ground or power supply potential. When the first conductor 5aa and the second conductor 5ab are wide plane conductors used for the ground or power supply potential, for example, a signal conductor is provided between the first conductor 5aa and the second conductor 5ab and the first 5ag. It may be done. For example, in the wide plane, one side of the wide plane may be 150 μm or more.

第2導体層5bは、第2の間5bgを有している。また、第2導体層5bは、第3導体5baと第4導体5bbを有している。第2の間5bgは、第3導体5baと第4導体5bbとの間に位置している。この第2の間5bgにより、第3導体5baと第4導体5bbとは電気的に絶縁する事ができる。第3導体5baと第4導体5bbを絶縁する場合は、第3導体5baと第4導体5bbとは異なる電源電位や異なるシグナル信号線となり、第3導体5baと第4導体5bbを絶縁しない場合は、第3導体5baと第4導体5bbとは同じ電源電位や同じシグナル信号線となる。同じ電源電位や同じシグナル信号線の場合、別の部分例えば上層または下層で導通していてもよい。第3導体5baと第4導体5bbとの第2の間5bgは、例えば20μm以上もしくは、基体2の1辺の1%以上であればよい。   The second conductor layer 5b has a second portion 5bg. The second conductor layer 5b has a third conductor 5ba and a fourth conductor 5bb. During the second period 5bg is located between the third conductor 5ba and the fourth conductor 5bb. The third conductor 5ba and the fourth conductor 5bb can be electrically isolated by the second portion 5bg. When the third conductor 5ba and the fourth conductor 5bb are insulated, the third conductor 5ba and the fourth conductor 5bb have different power supply potentials and different signal signal lines, and when the third conductor 5ba and the fourth conductor 5bb are not insulated The third conductor 5ba and the fourth conductor 5bb have the same power supply potential and the same signal signal line. In the case of the same power supply potential and the same signal signal line, it may be conducted in another part such as the upper layer or the lower layer. The second interval 5bg between the third conductor 5ba and the fourth conductor 5bb may be, for example, 20 μm or more or 1% or more of one side of the base 2.

第3導体5baと第4導体5bbは、グランドまたは電源電位に用いられるワイドプレーン状の導体であってもよい。また、第3導体5baと第4導体5bbとがグランドまたは電源電位に用いられるワイドプレーン状の導体であるとき、第3導体5baと第4導体5bbと第2の間5bgに例えば信号導体が設けられていてもよい。例えば、ワイドプレーンは、そのワイドプレーンの1辺が150μm以上であればよい。平面視において、第1の間5agは第2導体層5bと重なって位置しており、第2の間5bgは、第1導体層5aと重なって位置している。   The third conductor 5ba and the fourth conductor 5bb may be wide plane conductors used for the ground or the power supply potential. In addition, when the third conductor 5ba and the fourth conductor 5bb are wide plane conductors used for the ground or power supply potential, for example, a signal conductor is provided between the third conductor 5ba, the fourth conductor 5bb, and the second 5bg. It may be done. For example, in the wide plane, one side of the wide plane may be 150 μm or more. In a plan view, the first interval 5ag overlaps with the second conductor layer 5b, and the second interval 5bg overlaps with the first conductor layer 5a.

内部導体(第1導体層5aおよび第2導体層5b)の厚みは電気抵抗を低減させる為により厚くする傾向にある。さらに、電子素子実装用基板1は薄型化の要求があり、各絶縁層(第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその他の絶縁層2e)は薄くなっている。つまり、絶縁層の厚みに比べて、隙間の高さが高くなる傾向にある。言い換えると、内部導体がもつ隙間、つまり第1の間5agおよび第2の間5bgが上面視で複数層重なることになり、外部からの応力により基体2にクラックや割れが発生するおそれが高くなる。このような傾向から、外部からの応力により内部導体の隙間が上面視で複数重なる部分から基体2にクラックや割れが発生する事が懸念されていた。   The thickness of the internal conductors (the first conductor layer 5a and the second conductor layer 5b) tends to be thicker in order to reduce the electrical resistance. Furthermore, there is a demand for thinning of the electronic element mounting substrate 1, and the respective insulating layers (the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c and / or the other insulating layers 2e) become thinner. There is. That is, the height of the gap tends to be higher than the thickness of the insulating layer. In other words, the gap of the internal conductor, that is, the first interval 5ag and the second interval 5bg overlap in a plurality of layers in top view, and there is a high possibility that a crack or a crack may occur in the base 2 due to external stress. . From such a tendency, it has been feared that a crack or a crack may be generated in the base 2 from a portion where a plurality of gaps of the inner conductor overlap in a top view due to an external stress.

これに対し、本実施形態では第1の間5agは第2導体層5bと重なって位置しており、第2の間5bgは、第1導体層5aと重なって位置する。このことで外部からの応力により内部導体の隙間が上面視で複数重なる部分から基板にクラックや割れが発生するおそれを低減する事が可能となる。   On the other hand, in the present embodiment, the first interval 5ag overlaps with the second conductor layer 5b, and the second interval 5bg overlaps with the first conductor layer 5a. As a result, it is possible to reduce the possibility of the occurrence of cracks or cracks in the substrate from the portion where the gaps of the internal conductors overlap in a top view due to external stress.

このとき、第1導体層5aと第2導体層5bは、別の金属材料でもよく、同一の金属材料でもよい。別の金属もしくはその組成が異なる場合は、各導体層の平面形状と導体強度から最適な金属材料を第1導体層5aと第2導体層5bに使用することで基体2の靱性強度を向上することができる。同一の金属もしくはその組成が同じ場合は、基板2の製造時に発生する不具合を軽減することが可能となる。   At this time, the first conductor layer 5a and the second conductor layer 5b may be different metal materials or may be the same metal material. When different metals or their compositions are different, the toughness strength of the substrate 2 is improved by using a metal material optimum for the planar shape and conductor strength of each conductor layer for the first conductor layer 5a and the second conductor layer 5b. be able to. In the case where the same metal or the composition thereof is the same, it is possible to reduce the problems occurring at the time of manufacturing the substrate 2.

第1導体層5aと第2導体層5bは、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cに、断面視で厚み方向の一部が埋め込まれていてもよい。第1導体層5aと第2導体層5bの一部が埋め込まれている場合、導体層と絶縁層の接合強度が向上することができる。そのため結果的に、基体2の靱性強度を向上することにつながる。同様に、第1導体層5aと第2導体層5bは、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cは、断面視で厚み方向の全体が埋め込まれていてもよい。全体が埋め込まれている場合、導体層と絶縁層の接合強度が更に向上することができる。そのため結果的に、基体2の靱性強度を向上することにつながる。また、第1導体層5aと第2導体層5bの端部の断面形状は、図1、図2〜図3(a)に示す例の様に片刃形状、台形形状でもよく、図3(b)に示す例のレンズ形状の様に他の形状でも構わない。例えばレンズ形状の場合は、第1導体層5a/第2導体層5bの端部の断面形状がよりなめらかになる。このことで例えば第1導体層5aと第2導体層5bの形状が表面に現れた場合でも基体2の表面形状がなだらかになることで、電子素子10や蓋体12などの接合不良や傾き不良などの実装の不具体の低減を図ることができる。   The first conductor layer 5a and the second conductor layer 5b may be partially embedded in the first insulating layer 2a, the second insulating layer 2b, and the third insulating layer 2c in the thickness direction in a cross-sectional view. When part of the first conductor layer 5a and the second conductor layer 5b is embedded, the bonding strength between the conductor layer and the insulating layer can be improved. As a result, this leads to the improvement of the toughness and strength of the substrate 2. Similarly, in the first conductor layer 5a and the second conductor layer 5b, the whole of the first insulating layer 2a, the second insulating layer 2b, and the third insulating layer 2c in the thickness direction may be embedded in a cross sectional view. When the whole is embedded, the bonding strength between the conductor layer and the insulating layer can be further improved. As a result, this leads to the improvement of the toughness and strength of the substrate 2. The cross-sectional shapes of the end portions of the first conductor layer 5a and the second conductor layer 5b may be a single-edged or trapezoidal shape as in the example shown in FIG. 1 and FIGS. Other shapes may be used as in the lens shape of the example shown in 2.). For example, in the case of a lens shape, the cross-sectional shape of the end of the first conductor layer 5a / the second conductor layer 5b is smoother. As a result, for example, even when the shapes of the first conductor layer 5a and the second conductor layer 5b appear on the surface, the surface shape of the base 2 becomes smooth, whereby bonding defects or tilt defects of the electronic element 10, the lid 12, etc. Etc. can be reduced.

図3に要部Aを示す。図3(a)の様に、第1の間5agと、第2の間5bgとは一部が重なっていてもよい。このような場合においても、第1の間5agと第2の間5bgの重なっている部分を小さくすることができるので、基体2の靱性強度を向上することが可
能となり、クラックや割れの発生の懸念を低減することが可能となる。また、第1の間5agと、第2の間5bgの重なっている部分を小さくすることで、基体2の表面形状がなめらかになり、電子素子10や蓋体12などの実装の不具合の低減を図ることができる。
The main part A is shown in FIG. As shown in FIG. 3A, the first interval 5ag and the second interval 5bg may partially overlap. Even in such a case, the overlapping portion between the first 5ag and the second 5bg can be made smaller, so that the toughness strength of the base 2 can be improved, and generation of cracks and cracks can be achieved. It is possible to reduce concerns. Further, by reducing the overlapping portion of the first 5ag and the second 5bg, the surface shape of the base 2 becomes smooth, and the reduction of defects in mounting of the electronic element 10, the lid 12 and the like is reduced. Can be

さらに、図3(b)の様に第1の間5agと第2の間5bgとが離れていてもよい。例えば、第1の間5agと第2の間5bgの幅の狭い隙間以上に離れているとよい。第1の間5agと、第2の間5bgとが重ならないことで、さらに基体2の靱性強度を向上することが可能となる。クラックや割れが発生することの懸念を低減することが可能となる。また、第1の間5agと、第2の間5bgとが重ならないことで、基体2の表面形状が更になめらかになり、電子素子10や蓋体12などの実装の不具合を更に低減するができる。   Furthermore, as shown in FIG. 3 (b), the first interval 5ag and the second interval 5bg may be separated. For example, it is preferable that the first gap 5ag be separated from the second gap 5bg by a narrow gap. The toughness strength of the substrate 2 can be further improved by not overlapping the first interval 5ag and the second interval 5bg. It becomes possible to reduce the concern about the occurrence of a crack or a crack. In addition, the surface shape of the base 2 is further smoothed by not overlapping the first period 5ag and the second period 5bg, thereby further reducing defects in the mounting of the electronic element 10, the lid 12 and the like. .

図4〜図6を参照して第1導体層5a、第2導体層5bの形状について説明する。図4(a)は、第2絶縁層2b上に第1導体層5aが配置されていることを示しており、図4(b)は、第3絶縁層2c上に第2導体層5bが配置されていることを示している。また、α1は基体2の中心を通りX軸に平行な仮想線を、α2は基体2の中心を通りY軸に変更な仮想線を表している。基体2の仮想線α1、α2を図4〜図6中に2点鎖線で示す。   The shapes of the first conductor layer 5 a and the second conductor layer 5 b will be described with reference to FIGS. 4 to 6. FIG. 4 (a) shows that the first conductor layer 5a is disposed on the second insulating layer 2b, and FIG. 4 (b) shows that the second conductor layer 5b is on the third insulating layer 2c. It shows that it is arranged. Further, α1 represents a virtual line passing through the center of the base 2 and parallel to the X-axis, and α2 passing through the center of the base 2 represents a virtual line changed to the Y-axis. The phantom lines α1 and α2 of the base 2 are shown by the two-dot chain lines in FIGS.

図4に示す例では第1の間5agの位置する部分の第1導体5aaの外縁と第2導体5abの外縁の導体形状は直線状になっている。第2の間5bgの位置する部分の第3導体5baと第4導体5bbの導体形状も直線状になっている。また、第1の間5agは、上面視で第3導体5baと重なっており、第2の間5bgは第2導体5abと重なっている。   In the example shown in FIG. 4, the conductor shapes of the outer edge of the first conductor 5aa and the outer edge of the second conductor 5ab in the portion where the first gap 5ag is located are linear. The conductor shapes of the third conductor 5ba and the fourth conductor 5bb in the portion where the second portion 5bg is located are also linear. Further, the first interval 5ag overlaps the third conductor 5ba in top view, and the second interval 5bg overlaps the second conductor 5ab.

このような場合でも、第1の間5agと、第2の間5bgの重なっている部分を小さくすることで、基体2の靱性強度を向上することが可能となり、基体2にクラックや割れの発生の懸念を低減することが可能となる。   Even in such a case, it is possible to improve the toughness and strength of the base 2 by reducing the overlapping portion of the first 5ag and the second 5bg, and generation of cracks and cracks in the base 2 It is possible to reduce the concern of

図4では、上面視で第1の間5agと第3導体5ba、第2の間5bgと第2導体5abが重なっているが、上面視で第1の間5agと第4導体5bb、第2の間5bgと第1導体5aaと重なっても第1の間5agと、第2の間5bgの重なっている部分を小さくすることで、基体2の靱性強度を向上することが可能となり、基体2にクラックや割れの発生の懸念を低減することが可能となる。   In FIG. 4, the first interval 5ag and third conductor 5ba overlap the second interval 5bg and the second conductor 5ab in top view, but the first interval 5ag and fourth conductor 5bb, second interval in top view It is possible to improve the toughness strength of the substrate 2 by reducing the overlapping portion of the first interval 5ag and the second interval 5bg even if the interval 5bg overlaps the first conductor 5aa. It is possible to reduce the concern of the occurrence of cracks and cracking.

さらに、図4の様に導体層5aと導体層5bが基体2全体に配置されることで基体2の靱性強度を向上することが可能となり、基体2にクラックや割れの発生の懸念を低減することが可能となる。導体層5aと導体層5bがグランドまたは電源電位に用いられるワイドプレーン状の導体の場合、電源抵抗が低くなり電源ノイズの低減の効果も得られる。   Furthermore, by arranging the conductor layer 5a and the conductor layer 5b on the entire base 2 as shown in FIG. 4, it becomes possible to improve the toughness strength of the base 2 and reduce the concern of the occurrence of cracks or cracks in the base 2. It becomes possible. When the conductor layer 5a and the conductor layer 5b are wide plane conductors used for the ground or power supply potential, the power supply resistance is low, and the effect of reducing the power supply noise can also be obtained.

図5に示す例では、第1の間5agの位置する部分の第1導体5aaの外縁と第2導体5abの外縁の導体形状と第2の間5bgの位置する部分の第3導体5baの外縁と第4導体5bbの外縁の導体形状が、角度をもって直線的に蛇行している。さらに、上面視で第1の間5agと第3導体5baまたは/および第4導体5bb、第2の間5bgと第1
導体5aaまたは/および第2導体5abが重なっている。
In the example shown in FIG. 5, the conductor shape of the outer edge of the first conductor 5aa and the outer edge of the second conductor 5ab in the portion where the first portion 5ag is located and the outer edge of the third conductor 5ba in the portion where the second portion 5bg is located. And the conductor shape of the outer edge of the fourth conductor 5bb meanders linearly at an angle. Furthermore, in a top view, the first interval 5ag and the third conductor 5ba or / and the fourth conductor 5bb, and the second interval 5bg to the first in a top view.
The conductor 5aa or / and the second conductor 5ab overlap.

図5に示すように第1の間5agと第2の間5bgが蛇行することで、第1の間5agと第2の間5bgの重なっている部分を小さくできる。このことから基体2の靱性強度を向上することが可能となり、基体2にクラックや割れの発生の懸念を低減することが可能となる。   As shown in FIG. 5, the meandering of the first interval 5ag and the second interval 5bg makes it possible to reduce the overlapping portion of the first interval 5ag and the second interval 5bg. This makes it possible to improve the toughness and strength of the substrate 2 and to reduce the concern of the occurrence of cracks and cracks in the substrate 2.

なお、ここで蛇行とは、導体の外縁が直線で角度を持って曲がっている形状が連なった形状を指している。つまり、上面視において直線状になっている箇所を有している。このときの角度や、直線部の大きさなどは指定される必要はない。図6に示す例では、第1の間5agの位置する部分の第1導体5aaの外縁と第2導体5abの外縁の導体形状と第2の間5bgの位置する部分の第3導体5baの外縁と第4導体5bbの外縁の導体形状が、曲線でウエーブ形状となっている。   Here, meandering refers to a shape in which the outer edge of the conductor is straight and bent at an angle. That is, it has a portion which is linear in top view. The angle at this time, the size of the straight portion, etc. need not be specified. In the example shown in FIG. 6, the conductor shape of the outer edge of the first conductor 5aa and the outer edge of the second conductor 5ab in the portion where the first portion 5ag is located and the outer edge of the third conductor 5ba in the portion where the second portion 5bg is located. The conductor shape of the outer edge of the fourth conductor 5bb is a curved wave shape.

図6に示す例の様にウエーブ形状になることで、図5の第1の間5agの位置する部分の第1導体5aaの外縁と第2導体5abの外縁の導体形状と第2の間5bgの位置する部分の第3導体5baの外縁と第4導体5bbの外縁の導体形状の鋭角部分をなくすことができる。このことにより第1導体層5aおよび第2導体層5bの角部での応力集中を低減することができる。その為局部的な応力集中のおそれを低減することができ、クラックや割れの発生の懸念を低減することが可能となる。   By forming a wave shape as in the example shown in FIG. 6, the conductor shape between the outer edge of the first conductor 5aa and the outer edge of the second conductor 5ab in the portion where the first gap 5ag in FIG. The acute-angled portions of the conductor shapes of the outer edge of the third conductor 5ba and the outer edge of the fourth conductor 5bb can be eliminated. This can reduce stress concentration at the corners of the first conductor layer 5a and the second conductor layer 5b. Therefore, the possibility of local stress concentration can be reduced, and it becomes possible to reduce the concern of the occurrence of a crack or a crack.

なお、ここでウエーブ形状とは、導体の外縁が曲線で連なった形状を指している。この時の曲線の方向や、曲線の半径の大きさなどは指定される必要はない。   Here, the wave shape refers to a shape in which the outer edge of the conductor is connected by a curve. The direction of the curve at this time, the size of the radius of the curve, etc. need not be specified.

図4〜図6では、第1導体5aa、第2導体5ab、第3導体5baおよび第4導体5bbの外縁形状の一例を説明したが、第1導体5aa、第2導体5ab、第3導体5baおよび第4導体5bbは上記以外の他の形状、例えば1か所だけでなく数カ所の間を配置させることができる。また、上下の導体層間の形状を変えることも可能である。これらの組み合わせで多様な形状であっても、第1の間5agと第2の間5bgが本実施形態の条件を満たすことで、基体2のクラックや割れの発生を低減することが可能となる。   Although an example of the outer edge shape of 1st conductor 5aa, 2nd conductor 5ab, 3rd conductor 5ba, and 4th conductor 5bb was explained in Drawing 4-Drawing 6, 1st conductor 5aa, 2nd conductor 5ab, and 3rd conductor 5ba And the 4th conductor 5bb can be arranged between other places besides the above, for example not only one place but several places. Moreover, it is also possible to change the shape between the upper and lower conductor layers. Even if there are various shapes in these combinations, it is possible to reduce the occurrence of cracks and cracks in the base 2 because the first period 5ag and the second period 5bg satisfy the conditions of the present embodiment. .

<電子装置の構成>
図1〜図2に電子装置21の例を示す。電子装置21は、電子素子実装用基板1と、電子素子実装用基板1に実装された電子素子10を備えている。
<Configuration of Electronic Device>
An example of the electronic device 21 is shown in FIGS. The electronic device 21 includes an electronic element mounting substrate 1 and an electronic element 10 mounted on the electronic element mounting substrate 1.

電子装置21は、電子素子実装用基板1と、電子素子実装用基板1に実装された電子素子10を有している。電子素子10は、例えばCMOS(Complementary Metal Oxide Semiconductor)、CCD(Charge Coupled Device)等の撮像素子、またはLED(Light Emitting Diode)などの発光素子、またはLSI(Large Scale Integrated)等の集積回路等である。なお、電子素子10は、接着材を介して、基体2の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。   The electronic device 21 includes an electronic element mounting substrate 1 and an electronic element 10 mounted on the electronic element mounting substrate 1. The electronic element 10 is, for example, an imaging element such as a complementary metal oxide semiconductor (CMOS) or a charge coupled device (CCD), a light emitting element such as a light emitting diode (LED), or an integrated circuit such as a large scale integrated (LSI). is there. The electronic element 10 may be disposed on the upper surface of the base 2 via an adhesive. As the adhesive, for example, silver epoxy or thermosetting resin is used.

電子装置21は、電子素子10を覆うとともに、電子素子実装用基板1の上面に接合された蓋体12を有していてもよい。ここで、電子素子実装用基板1は基体2枠状部分の上面に蓋体12を接続してもよいし、蓋体12支え、基体2の上面であって電子素子10を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基体2とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。   The electronic device 21 may have a lid 12 that covers the electronic element 10 and is bonded to the upper surface of the electronic element mounting substrate 1. Here, the electronic element mounting substrate 1 may be connected to the lid 12 on the upper surface of the frame 2 of the base 2 or may be supported by the lid 12 and provided on the upper surface of the base 2 so as to surround the electronic element 10. You may provide the frame-like body. Also, the frame body and the base 2 may be made of the same material, or may be made of different materials.

枠状体と基体2と、が同じ材料から成る場合、基体2は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよいし、別に設けるろう材等でそれぞれ接合してもよい。   When the frame body and the base body 2 are made of the same material, the base body 2 may be made integral with the uppermost insulating layer by providing an opening with the frame body, or separately It may be joined with a brazing material or the like to be provided.

また、基体2と枠状体とが別の材料から成る例として枠状体が蓋体12と基体2とを接合する蓋体接合材14と同じ材料から成る場合がある。このとき、蓋体接合材14を厚く設けることで、接着の効果と枠状体(蓋体12を支える部材)としての効果を併せ持つことが可能となる。このときの蓋体接合材14は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体12とが同じ材料から
成る場合もあり、このときは枠状体と蓋体12は同一個体として構成されていてもよい。
Further, as an example in which the base 2 and the frame are made of different materials, the frame may be made of the same material as the lid bonding material 14 for bonding the lid 12 and the base 2. At this time, by providing the lid bonding material 14 thick, it is possible to combine the effect of adhesion and the effect as a frame-like body (member supporting the lid 12). The lid bonding material 14 at this time may be, for example, a thermosetting resin, a low melting glass, or a brazing material made of a metal component. In addition, the frame and the lid 12 may be made of the same material, and in this case, the frame and the lid 12 may be configured as the same individual.

蓋体12は、例えば電子素子10がCMOS、CCD等の撮像素子、またはLEDなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体12は例えば、電子素子10が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。   For example, when the electronic device 10 is an imaging device such as a CMOS or a CCD, or a light emitting device such as an LED, the lid 12 is made of a highly transparent member such as a glass material. Further, for example, when the electronic device 10 is an integrated circuit or the like, a metal material or an organic material may be used for the lid 12.

蓋体12は、蓋体接合材14を介して電子素子実装用基板1と接合している。蓋体接合材14を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。   The lid 12 is bonded to the electronic element mounting substrate 1 via a lid bonding material 14. Examples of the material constituting the lid bonding material 14 include a thermosetting resin, a low melting glass, or a brazing material made of a metal component.

電子装置21は、図1〜図2に示すような電子素子実装用基板1を有する。電子素子実装用基板1に実装される電子素子10や蓋体12などと、第1の間5agと第2の間5bgが上面視で重なる場合は、電子装置21の靱性を向上させることが可能となる。このことから電子素子実装用基板1のクラックや割れの可能性を低減でき、クラックや割れによる電子装置21の誤動作の低減が可能となる。   The electronic device 21 has an electronic element mounting substrate 1 as shown in FIGS. 1 and 2. The toughness of the electronic device 21 can be improved when the electronic element 10 and the lid 12 or the like mounted on the electronic element mounting substrate 1 overlap in a top view between the first 5ag and the second 5bg. It becomes. From this, the possibility of a crack or a crack of the electronic element mounting substrate 1 can be reduced, and a malfunction of the electronic device 21 caused by the crack or the crack can be reduced.

<電子モジュールの構成>
図2に電子素子実装用基板1を用いた電子モジュール31の一例を示す。電子モジュール31は、電子装置21と電子装置21の上面または電子装置21を覆うように設けられた筐体32とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。
<Configuration of electronic module>
An example of the electronic module 31 using the electronic element mounting substrate 1 is shown in FIG. The electronic module 31 has an electronic device 21 and a housing 32 provided to cover the upper surface of the electronic device 21 or the electronic device 21. In the following example, an imaging module is described as an example for the purpose of explanation.

電子モジュール31は筐体32(レンズホルダー)を有している。筐体32を有することでより気密性の向上または外部からの応力が直接電子装置21に加えられることを低減することが可能となる。筐体32は、例えば樹脂または金属材料等から成る。また、筐体32がレンズホルダーであるとき筐体32は、樹脂、液体、ガラスまたは水晶等からなるレンズが1個以上組み込まれていてもよい。また、筐体32は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板1と電気的に接続されていてもよい。   The electronic module 31 has a housing 32 (lens holder). By having the housing 32, it is possible to improve the airtightness or reduce the application of external stress directly to the electronic device 21. The housing 32 is made of, for example, a resin or a metal material. When the housing 32 is a lens holder, the housing 32 may be incorporated with one or more lenses made of resin, liquid, glass, crystal or the like. Further, the housing 32 may be provided with a drive device or the like for driving up, down, left, and right, and may be electrically connected to the electronic element mounting substrate 1.

なお、筐体32は上面視において4方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体32の開口部から外部回路基板が挿入され電子素子実装用基板1と電気的に接続していてもよい。また筐体32の開口部は、外部回路基板が電子素子実装用基板1と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール31の内部が気密されていてもよい。   The housing 32 may be provided with an opening on at least one side in four directions in top view. Then, an external circuit board may be inserted from the opening of the housing 32 and electrically connected to the electronic element mounting board 1. Further, after the external circuit board is electrically connected to the electronic element mounting substrate 1, the opening of the housing 32 is closed with a sealing material such as resin, etc. to close the gap of the opening and the inside of the electronic module 31 is airtight. It may be done.

電子モジュール31は、図2に示すような電子素子実装用基板1を有する。電子素子実装用基板1に実装される電子素子10や蓋体12や筐体32と、第1の間5agと第2の間5bgが上面視で重なる場合は、電子モジュール31の靱性を向上させることが可能となる。このことから電子素子実装用基板1のクラックや割れの可能性を低減でき、クラックや割れによる電子モジュール31の誤動作の低減が可能となる。   The electronic module 31 has an electronic element mounting substrate 1 as shown in FIG. The toughness of the electronic module 31 is improved when the electronic element 10 mounted on the electronic element mounting substrate 1 and the lid 12 and the housing 32 overlap the first space 5ag and the second space 5bg in a top view. It becomes possible. From this, the possibility of a crack or a crack of the electronic element mounting substrate 1 can be reduced, and a malfunction of the electronic module 31 caused by the crack or the crack can be reduced.

<電子素子実装用基板および電子装置の製造方法>
次に、本実施形態の電子素子実装用基板1および電子装置21の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、基体2を多数個取り配線基板を用いた製造方法である。
<A substrate for mounting an electronic device and a method of manufacturing an electronic device>
Next, an example of a method of manufacturing the electronic element mounting substrate 1 and the electronic device 21 of the present embodiment will be described. In addition, an example of the manufacturing method shown below is a manufacturing method using many substrates 2 and a wiring board.

(1)まず、基体2を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム(Al)質焼結体である基体2を得る場合には、Alの粉末に焼結助材としてシリカ(SiO)、マグネシア(MgO)またはカルシア(CaO)等の
粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
(1) First, a ceramic green sheet constituting the substrate 2 is formed. For example, in the case of obtaining the base 2 which is a sintered body of aluminum oxide (Al 2 O 3 ), powder of Al 2 O 3 is mixed with silica (SiO 2 ), magnesia (MgO) or calcia (CaO) as a sintering aid. Etc.), and further adding suitable binders, solvents and plasticizers, and then the mixture is kneaded to form a slurry. Thereafter, a multi-piece ceramic green sheet is obtained by a forming method such as a doctor blade method or a calender roll method.

なお、基体2が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基体2を形成することができる。また、基体2は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基体2を形成できる。   In addition, when the base | substrate 2 consists of resin, for example, the base | substrate 2 can be formed by shape | molding by a transfer mold method, an injection mold method, etc. using the metal mold | die which can be shape | molded in a predetermined shape. Further, the substrate 2 may be a substrate made of glass fibers impregnated with a resin, such as a glass epoxy resin. In this case, the substrate 2 can be formed by impregnating a substrate made of glass fiber with an epoxy resin precursor and thermally curing the epoxy resin precursor at a predetermined temperature.

(2)次に、スクリーン印刷法等によって、上記(1)の工程で得られたセラミックグリーンシートに金属層(第1導体層5aや第2導体層5bなど)、電極パッド3、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基体2との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。   (2) Next, a metal layer (such as the first conductor layer 5a and the second conductor layer 5b), the electrode pad 3, and the external circuit connection are provided on the ceramic green sheet obtained in the above step (1) by screen printing method A metal paste is applied or filled to the portions to be the electrode, the internal wiring and the through conductor. The metal paste is prepared by adjusting the viscosity to an appropriate level by adding a suitable solvent and a binder to the metal powder made of the above-mentioned metal material and kneading. The metal paste may contain glass or ceramics in order to increase the bonding strength with the substrate 2.

例えば、第1の間5agを作成する場合は、第1導体5aaと第2導体5abとの間に所定の隙間を設けて金属ペーストを塗布することで作成することができる。同様に第2の間5bgを作成する場合は、第3導体5baと第4導体5bbとの間に所定の隙間を設けて金属ペーストを塗布することで作成することができる。   For example, in the case of creating the first interval 5ag, it can be created by applying a metal paste by providing a predetermined gap between the first conductor 5aa and the second conductor 5ab. Similarly, in the case of creating the second space 5bg, it can be created by applying a metal paste by providing a predetermined gap between the third conductor 5ba and the fourth conductor 5bb.

(3)次に、前述のグリーンシートを金型等によって加工する。ここで基体2がキャスタレーション、キャビティ等になる凹部またはノッチ等を有する場合、基体2となるグリーンシートの所定の箇所に、凹部(貫通孔)またはノッチ等を形成してもよい。   (3) Next, the above-mentioned green sheet is processed by a mold or the like. Here, when the base 2 has a recess or a notch or the like which becomes castellation, a cavity or the like, a recess (through hole) or a notch or the like may be formed at a predetermined position of the green sheet to be the base 2.

(4)次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基体2(電子素子実装用基板1)となるセラミックグリーンシート積層体を作製してもよい。   (4) Next, the ceramic green sheets to be the respective insulating layers are laminated and pressurized. As a result, green sheets to be the respective insulating layers may be stacked, and a ceramic green sheet laminate to be the base 2 (the electronic element mounting substrate 1) may be produced.

(5)次に、このセラミックグリーンシート積層体を約1500℃〜1800℃の温度で焼成して、基体2(電子素子実装用基板1)が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基体2(電子素子実装用基板1)となるセラミックグリーンシートと同時に焼成され、導体層(第1導体層5aおよび第2導体層5bなど)、電極パッド3、外部回路接続用電極、内部配線および貫通導体となる。   (5) Next, the ceramic green sheet laminate is fired at a temperature of about 1500 ° C. to 1800 ° C. to obtain a multi-cavity wiring board in which a plurality of substrates 2 (electronic device mounting substrates 1) are arranged. In this step, the metal paste described above is fired simultaneously with the ceramic green sheet to be the base 2 (substrate 1 for mounting an electronic element), and conductor layers (such as the first conductor layer 5a and the second conductor layer 5b), electrodes It becomes a pad 3, an electrode for external circuit connection, an internal wiring and a through conductor.

(6)次に、焼成して得られた多数個取り配線基板を複数の基体2(電子素子実装用基板1)に分断する。この分断においては、基体2(電子素子実装用基板1)の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基体2(電子素子実装用基板1)の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基体2(電子素子実装用基板1)に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド3、外部接続用パッドおよび露出した配
線導体にめっきを被着させてもよい。
(6) Next, the multi-cavity wiring board obtained by firing is divided into a plurality of substrates 2 (electronic device mounting substrates 1). In this division, dividing grooves are formed in the multi-cavity wiring board along the locations to be the outer edge of the base 2 (electronic element mounting substrate 1), and the dividing grooves are broken along the dividing grooves or divided. It is possible to use a method of cutting along the location to be the outer edge of the base 2 (substrate 1 for mounting electronic element) by the slicing method or the like. The dividing grooves can be formed by cutting with a slicing apparatus to a thickness smaller than the thickness of the wiring board after firing, but the cutter blade may be pressed against the ceramic green sheet laminate for the wiring board. You may form by cutting less than the thickness of a ceramic green sheet laminated body with a slicing apparatus. Before or after dividing the above-described multi-cavity wiring substrate into a plurality of substrates 2 (substrates 1 for mounting an electronic element), electrode pads 3 and pads for external connection are formed using electrolytic or electroless plating, respectively. And plating may be applied to the exposed wiring conductor.

(7)次に、電子素子実装用基板1の上面または下面に電子素子10を実装する。電子素子10はワイヤボンディング等で電子素子実装用基板1と電気的に接合させる。またこのとき、電子素子10または電子素子実装用基板1に接着材等を設け、電子素子実装用基板1に固定しても構わない。また、電子素子10を電子素子実装用基板1に実装した後、蓋体12を蓋体接合材14で接合してもよい。   (7) Next, the electronic element 10 is mounted on the upper surface or the lower surface of the electronic element mounting substrate 1. The electronic element 10 is electrically bonded to the electronic element mounting substrate 1 by wire bonding or the like. At this time, an adhesive or the like may be provided on the electronic element 10 or the electronic element mounting substrate 1 and fixed to the electronic element mounting substrate 1. In addition, after the electronic element 10 is mounted on the electronic element mounting substrate 1, the lid 12 may be joined by the lid bonding material 14.

以上(1)〜(6)の工程の様にして電子素子実装用基板1を作製し、(7)の工程の様に電子素子10を実装することで、電子装置21を作製することができる。なお、上記(1)〜(7)の工程順番は指定されない。   The electronic device 21 can be manufactured by manufacturing the electronic element mounting substrate 1 in the steps (1) to (6) and mounting the electronic element 10 in the step (7). . In addition, the process order of said (1)-(7) is not designated.

(第2の実施形態)
次に、本発明の第2の実施形態による電子素子実装用基板1について、図7〜図8を参照しつつ説明する。なお、図7は本実施形態における電子素子実装用基板1および電子装置21の形状を示す。図8は要部Bを示す。
Second Embodiment
Next, an electronic element mounting substrate 1 according to a second embodiment of the present invention will be described with reference to FIGS. 7 to 8. FIG. 7 shows the shapes of the electronic element mounting substrate 1 and the electronic device 21 in the present embodiment. FIG. 8 shows the main part B.

本実施形態における電子素子実装用基板1において、第1の実施形態の電子素子実装用基板1と異なる点は、第3絶縁層2cの下面に位置した第4絶縁層2dと、第3絶縁層2cと第4絶縁層2dとの間に位置した、第3の間5cgを有する第3導体層5cとをさらに有している点である。第3の間5cgは、第1導体層5aおよび第2導体層5bと重なって位置しているとともに、第1の間5agおよび第2の間5bgは、第3導体層と重なって位置している点である。   The electronic element mounting substrate 1 in the present embodiment differs from the electronic element mounting substrate 1 of the first embodiment in that a fourth insulating layer 2d located on the lower surface of the third insulating layer 2c, and a third insulating layer. The point further includes a third conductor layer 5c located between the second insulating layer 2c and the fourth insulating layer 2d and having a third gap 5cg. While the third interval 5cg is positioned overlapping the first conductor layer 5a and the second conductor layer 5b, the first interval 5ag and the second interval 5bg are positioned overlapping the third conductor layer. That is the point.

図7に示す例では、第3絶縁層2cの下面に位置した第4絶縁層2dを有している。第3絶縁層2cと第4絶縁層2dとの間に位置した、第3の間5cgを有する第3導体層5cとをさらに有している。   In the example shown in FIG. 7, it has the 4th insulating layer 2d located in the lower surface of the 3rd insulating layer 2c. It further includes a third conductor layer 5c located between the third insulating layer 2c and the fourth insulating layer 2d and having a third gap 5cg.

内部導体(第1導体層5a、第2導体層5bおよび第3導体層5c)の厚みは電気抵抗を低減させる為により厚くする傾向にある。さらに、電子素子実装用基板1は薄型化の要求があり、各絶縁層(第1絶縁層2a、第2絶縁層2b、第3絶縁層2c、第4絶縁層2dまたは/およびその他の絶縁層2e)は薄くなっている。言い換えると、内部導体がもつ隙間、第1の間5ag、第2の間5bgおよび第3の間5cgが上面視で複数層重なることになり、内部導体がもつ隙間が上面視で複数層重なることになり、外部からの応力により基体2にクラックや割れが発生する可能性が高くなる。このような傾向から、外部からの応力により内部導体の隙間が上面視で重なる部分から基体2板にクラックや割れが発生する事が懸念されていた。図8(a)に示す例では、第3の間5cgは、第1導体層5aおよび第2導体層5bと重なって位置し、第1の間5agおよび第2の間5bgは、第3導体層と重なって位置している。このことで外部からの応力による第1導体層5aおよび第2導体層5bの第3の間5cgと第2の間5bgが重なった面積を低減でき、第3の間5cgと第2の間5bgが重なった部分から基体2にクラックや割れが発生する可能性を低減する事が可能となる。   The thickness of the internal conductors (the first conductor layer 5a, the second conductor layer 5b and the third conductor layer 5c) tends to be thicker in order to reduce the electrical resistance. Furthermore, there is a demand for thinning of the electronic element mounting substrate 1, and each insulating layer (the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c, the fourth insulating layer 2d or / and other insulating layers) 2e) is thinner. In other words, the gap between the inner conductors, the first interval 5ag, the second interval 5bg, and the third interval 5cg overlap in multiple layers in top view, and the gap in the inner conductors overlap in multiple layers in top view As a result, there is a high possibility that cracks or cracks may occur in the substrate 2 due to external stress. From such a tendency, it has been feared that a crack or a crack may be generated in the base 2 plate from a portion where the gap of the inner conductor overlaps in a top view due to the stress from the outside. In the example shown in FIG. 8A, the third space 5cg is positioned to overlap the first conductor layer 5a and the second conductor layer 5b, and the first space 5ag and the second space 5bg are the third conductor. It is located overlapping with the layer. This can reduce the overlapping area of the third conductor 5cg and the second conductor 5bg of the first conductor layer 5a and the second conductor layer 5b due to stress from the outside, thereby reducing the third conductor 5cg and the second conductor 5bg. It is possible to reduce the possibility of the occurrence of a crack or a crack in the base 2 from the overlapping portion.

第2の実施形態の電子素子実装用基板1の製造方法は、第4絶縁層2dと第3導体層2cを第1の実施形態の(1)、(2)の工程で作成し、(3)工程以降は第1の実施形態と同様に作成することができる。   In the method of manufacturing the electronic element mounting substrate 1 of the second embodiment, the fourth insulating layer 2d and the third conductor layer 2c are formed in the steps (1) and (2) of the first embodiment, and (3 The subsequent steps can be made in the same manner as in the first embodiment.

(第3の実施形態)
次に、本発明の第3の実施形態による電子素子実装用基板1について、図9〜図10を参照しつつ説明する。なお、図9〜図10は本実施形態における電子素子実装用基板1お
よび電子装置の形状を示す。本実施形態における電子素子実装用基板1において、第1の実施形態の電子素子実装用基板1と異なる点は、基体2が貫通孔を有する(電子素子10の実装方法が異なる)点、基体2が側面の一部において切欠き7およびメタライズ層7aを有している点である。
Third Embodiment
Next, an electronic element mounting substrate 1 according to a third embodiment of the present invention will be described with reference to FIGS. 9 to 10. 9 to 10 show the shapes of the electronic element mounting substrate 1 and the electronic device in the present embodiment. The electronic element mounting substrate 1 in the present embodiment differs from the electronic element mounting substrate 1 of the first embodiment in that the base 2 has a through hole (the mounting method of the electronic element 10 is different), the base 2 Have a notch 7 and a metallized layer 7a in part of the side surface.

図9に示す例では、電子素子実装用基板1は上面視において電子素子10と重なる位置に貫通孔を有している。また、電子装置21に実装された電子素子10は上面視において基体2に設けられた貫通孔の中に位置するように設けられている。このような構成により、例えば電子素子10が撮像素子である場合において、より電子モジュール31の低背化が可能となる。また、電子素子実装用基板1は表面に電子部品22を有しているが、図9に示す例構造においてはより多くの電子部品22を実装することが可能となるため、電子装置の更なる小型化が可能となる。   In the example shown in FIG. 9, the electronic element mounting substrate 1 has through holes at positions overlapping the electronic element 10 in top view. Further, the electronic device 10 mounted on the electronic device 21 is provided so as to be located in the through hole provided in the base 2 in top view. With such a configuration, for example, when the electronic element 10 is an imaging element, the height of the electronic module 31 can be further reduced. In addition, although the electronic element mounting substrate 1 has the electronic components 22 on the surface, in the example structure shown in FIG. Miniaturization is possible.

電子部品22は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはOIS
(Optical Image Stabilization)、信号処理回路、ジャイロセンサー等の能動部品など
である。これら電子部品22はハンダ、導電性樹脂等によって接合材により、基体2に設けられたパッドに接続されている。なお、これら電子部品22は基体2に設けられた内部導体等を介して電子素子10と接続していても構わない。
The electronic component 22 is, for example, a chip capacitor, an inductor, a passive component such as a resistor, or an OIS
(Optical Image Stabilization), signal processing circuits, active components such as gyro sensors, and the like. The electronic components 22 are connected to pads provided on the base 2 by a bonding material such as solder or conductive resin. Note that these electronic components 22 may be connected to the electronic element 10 via an internal conductor or the like provided on the base 2.

なお図9に示す例の様な実装形態の場合、電子素子10は金バンプまたは半田ボール等の電子素子接続材13で電子素子実装用基板1に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばACF(Anisotropic Conductive Film)等
の電子素子接続材13で接続されていてもよい。
In the case of the mounting form as shown in FIG. 9, after the electronic element 10 is connected to the electronic element mounting substrate 1 by the electronic element connecting material 13 such as a gold bump or a solder ball, the connection is reinforced by the sealing material. And may be further sealed. Further, they may be connected by an electronic element connection material 13 such as, for example, ACF (Anisotropic Conductive Film).

図9に示す例では、電子素子実装用基板1は、第1絶縁層2aの側壁から第2絶縁層2bの側壁にかけて、切欠き7を有しており、切欠き7にメタライズ層7aが設けられている。このように、電子素子実装用基板1は切欠き7を有し、切欠き7にメタライズ層7aを有していることで、切欠き7および切欠き7に設けられたメタライズ層7aを側面端子として使用することができる。よって、電子素子実装用基板1を用いた電子モジュール31において、筐体32と電子素子実装用基板1とを電気的に接続させることが可能となる。   In the example shown in FIG. 9, the electronic element mounting substrate 1 has the notch 7 from the side wall of the first insulating layer 2a to the side wall of the second insulating layer 2b, and the notch 7 is provided with the metallized layer 7a. It is done. As described above, the electronic element mounting substrate 1 has the notch 7, and the notch 7 has the metallized layer 7a, so that the metallized layer 7a provided in the notch 7 and the notch 7 is a side terminal It can be used as Therefore, in the electronic module 31 using the electronic element mounting substrate 1, it is possible to electrically connect the housing 32 and the electronic element mounting substrate 1.

また、電子素子実装用基板1に切欠き7を有していることで、筐体32の脚部等を切欠き7に嵌め込むことができる。また切欠き7にメタライズ層7aを設けることで、筐体32と電子素子実装用基板1とをハンダ等の金属材で固定することができ、より接続強度を向上させることが可能となる。また、切欠き7または/およびメタライズ層7aはその他の絶縁層2eにも設けられていても良く、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cまたは/およびその他の絶縁層2eに設けられた切欠き7の大きさはそれぞれの層で異ならせていてもよい。   Further, by providing the notch 7 in the electronic element mounting substrate 1, the leg portion or the like of the housing 32 can be fitted into the notch 7. Further, by providing the metallized layer 7a in the notch 7, the case 32 and the electronic element mounting substrate 1 can be fixed with a metal material such as solder, and the connection strength can be further improved. Further, the notches 7 and / or the metallized layer 7a may be provided also in the other insulating layers 2e, and the first insulating layer 2a, the second insulating layer 2b, the third insulating layer 2c or / and the other insulating layer The size of the notches 7 provided in 2e may be different in each layer.

メタライズ層7aは第1導体層5a、第2導体層5bまたは、第3導体層5cと類似の材料から成っていてもよい。ここで、メタライズ層7aと第1導体層5a、第2導体層5bまたは/および第3導体層5cとは同じ材料から成っていてもよいし、異なる材料から成っていてもよい。メタライズ層7aと第1導体層5a、第2導体層5bまたは/および第3導体層5cとは同じ材料から成っていることで、物性及び特性を等しくすることが可能となるため、製造時における仕様を揃えることが可能となる。また、メタライズ層7aと第1導体層5a、第2導体層5bまたは/および第3導体層5cとは異なる材料から成っているとき、物性及び特性を等しくすることが可能となるため、より製造しやすい仕様を有する材料を適宜選択することが可能となる。とくにメタライズ層7aは側面に設けられる仕様の為、粘度が高い材料等を選択することもメタライズ層7aと第1導体層5a、第2導体層5bまたは/および第3導体層5cとの材料を異ならせることでできる。   The metallized layer 7a may be made of a material similar to the first conductor layer 5a, the second conductor layer 5b, or the third conductor layer 5c. Here, the metallized layer 7a and the first conductor layer 5a, the second conductor layer 5b, and / or the third conductor layer 5c may be made of the same material or may be made of different materials. Since the metallized layer 7a and the first conductor layer 5a, the second conductor layer 5b, and / or the third conductor layer 5c are made of the same material, it is possible to equalize the physical properties and characteristics, so that they can be manufactured at the time of manufacture. It becomes possible to arrange the specifications. In addition, when the metallized layer 7a and the first conductor layer 5a, the second conductor layer 5b, and / or the third conductor layer 5c are made of different materials, it is possible to equalize the physical properties and the characteristics, and hence it is possible to further manufacture It becomes possible to select the material which has easy specification easily. In particular, since the metallized layer 7a is provided on the side surface, it is also possible to select a material having a high viscosity or the like, and to use the material of the metallized layer 7a and the first conductor layer 5a, the second conductor layer 5b and / or the third conductor layer 5c. It can be done by making it different.

図9および図10に示す例の様な電子素子実装用基板1の製造方法は、第1実施形態に記載の工程に加えて、第1導体層5a、第2導体層5bまたは第3導体層5cを、第1絶縁層2a、第2絶縁層2b、第3絶縁層2cの側壁にかけて設ける工程と、切欠き7側に伸ばした第1導体5aまたは第2導体5bの上面から、その他の位置に設けられた第1導体5aまたは第2導体5bの上面にかけて、切欠き7の側面をメタライズ膜7aで覆う工程を備えている。このような工程を得る事で、図9〜図10に示す例の様な電子素子実装用基板1を作製することが可能となる。   The method of manufacturing the electronic element mounting substrate 1 as shown in FIGS. 9 and 10 includes the first conductor layer 5a, the second conductor layer 5b, or the third conductor layer in addition to the steps described in the first embodiment. Step of providing 5c over the side walls of the first insulating layer 2a, the second insulating layer 2b, and the third insulating layer 2c, and other positions from the upper surface of the first conductor 5a or the second conductor 5b extended to the notch 7 side The step of covering the side surface of the notch 7 with the metallized film 7 a is provided to the upper surface of the first conductor 5 a or the second conductor 5 b provided in the above. By obtaining such a process, it is possible to manufacture the electronic element mounting substrate 1 as in the example shown in FIGS.

切欠き7の側面をメタライズ膜7aで覆う工程として、例えばスクリーン印刷法等を用いて、切欠き7の側面よりも内側に印刷が位置するように作成した製版をもちいて切欠き7の上面からメタライズ膜7aとなる金属ペーストを塗布する方法等が挙げられる。   In the step of covering the side surface of the notch 7 with the metallized film 7 a, for example, from the upper surface of the notch 7 using a plate made so that printing is positioned inside the side surface of the notch 7 using screen printing method or the like. The method etc. which apply | coat the metal paste used as the metallized film 7a are mentioned.

なお、本発明は上述の実施形態の例に限定されるものではなく、本発明に係る各実施形態、その内容に矛盾をきたさない限り、すべてにおいて組合せ可能である。数値などの種々の変形は可能である。また、例えば、図4〜図6に示す例では、導体層の形状の一例を説明したが、導体層は上記以外の他の形状、例えば1か所だけでなく数カ所の間を配置させることができる。また、隙間を介して対向する導体層の形状や、上下層の導体層間の形状を変えることも可能である。それらの組み合わせで多種多様な間の形状が実現可能であることで、クラックや割れの発生を低減することが可能となる。また、本実施形態における電極パッド3、部品パッド5の配置、数、形状および電子素子の実装方法などは指定されない。   The present invention is not limited to the examples of the embodiments described above, and all the embodiments according to the present invention can be combined in any combination as long as no contradiction occurs in the contents thereof. Various modifications such as numerical values are possible. Also, for example, in the examples shown in FIGS. 4 to 6, although an example of the shape of the conductor layer has been described, the conductor layer may have another shape other than the above, for example, not only one position but a plurality of places it can. In addition, it is also possible to change the shape of the conductor layers facing each other through the gap and the shape between the conductor layers of the upper and lower layers. By being able to realize the shape between various kinds by combination of them, it becomes possible to reduce the occurrence of the crack and the crack. Further, the arrangement, the number, the shape, the mounting method of the electronic element, and the like of the electrode pad 3 and the component pad 5 in the present embodiment are not specified.

1・・・・電子素子実装用基板
2・・・・基体
2a・・・第1絶縁層
2b・・・第2絶縁層
2c・・・第3絶縁層
2d・・・第4絶縁層
2e・・・その他の絶縁層
3・・・・電極パッド
5a・・・第1導体層
5aa・・第1導体
5ab・・第2導体
5ag・・第1の間
5b・・・第2導体層
5ba・・第3導体
5bb・・第4導体
5bg・・第2の間
5c・・・第3導体層
5ca・・第5導体
5cb・・第6導体
5cg・・第3の間
7・・・・切欠き
7a・・・メタライズ層
10・・・電子素子
12・・・蓋体
13・・・電子素子接続部材
14・・・蓋体接合材
21・・・電子装置
22・・・電子部品
31・・・電子モジュール
32・・・筐体
1 .... Electronic element mounting substrate 2 ... ... Base 2a ... First insulating layer 2b ... Second insulating layer 2c ... Third insulating layer 2d ... Fourth insulating layer 2e ... · · · Other insulating layer 3 · · · electrode pad 5a · · · first conductor layer 5aa · · first conductor 5ab · · second conductor 5ag · · between the first 5b · · · second conductor layer 5ba · · · · Third conductor 5bb · · Fourth conductor 5bg · · · Second interval 5c · · · third conductor layer 5ca · fifth conductor 5cb · · sixth conductor 5cg · · third interval 7 · · · cut Notches 7a: Metallized layer 10: Electronic element 12: Lid 13: Electronic element connection member 14: Lid bonding material 21: Electronic device 22: Electronic part 31: ···・ Electronic module 32 ... housing

Claims (10)

上方または下方に電子素子が位置する第1絶縁層と、
前記第1絶縁層の下面に位置する第2絶縁層と、
前記第2絶縁層の下面に位置する第3絶縁層と、
前記第1絶縁層と、前記第2絶縁層との間に位置した、第1の間を有する第1導体層と、前記第2絶縁層と、前記第3絶縁層との間に位置した、第2の間を有する第2導体層と、を備えており、
平面視において、前記第1の間は前記第2導体層と重なって位置しており、前記第2の間は、前記第1導体層と重なって位置していることを特徴とする電子素子実装用基板。
A first insulating layer in which the electronic element is located above or below;
A second insulating layer located on the lower surface of the first insulating layer;
A third insulating layer located on the lower surface of the second insulating layer;
A first conductor layer having a first gap located between the first insulating layer and the second insulating layer, located between the first insulating layer, the second insulating layer, and the third insulating layer. And a second conductor layer having a second gap,
In a plan view, the electronic device is characterized in that the first conductor layer is overlapped with the second conductor layer and the second conductor layer is overlapped with the first conductor layer in a plan view. Board.
前記第1の間と、前記第2の間とは一部が重なっていることを特徴とする請求項1に記載の電子素子実装用基板。   The substrate for mounting an electronic device according to claim 1, wherein the first and second portions overlap with each other. 平面視において、前記第1の間と、前記第2の間とは、離れていることを特徴とする請求項1または請求項2に記載の電子素子実装用基板。   The substrate for mounting an electronic device according to claim 1 or 2, wherein in the plan view, the first and second portions are separated from each other. 前記第3絶縁層の下面に位置した第4絶縁層と、
前記第3絶縁層と前記第4絶縁層との間に位置した、第3の間を有する第3導体層とをさらに有しており、
前記第3の間は、前記1導体層および前記第2導体層と重なって位置しているとともに、前記第1の間および前記第2の間は、前記第3導体層と重なって位置していることを特徴とする請求項1〜3のいずれか1つに記載の電子素子実装用基板。
A fourth insulating layer located on the lower surface of the third insulating layer;
And a third conductor layer positioned between the third insulating layer and the fourth insulating layer and having a third gap,
While being positioned to overlap with the first conductor layer and the second conductor layer during the third period, and being positioned to overlap the third conductor layer during the first and second periods. The substrate for mounting an electronic device according to any one of claims 1 to 3, characterized in that:
前記第3の間と、前記第1の間および/または前記第2の間とは一部が重なっていることを特徴とする請求項4に記載の電子素子実装用基板。   5. The electronic element mounting substrate according to claim 4, wherein a part of the third and the first and / or the second is overlapped. 平面視において、前記第3の間と、前記第1の間および/または前記第2の間とは、離れていることを特徴とする請求項4に記載の電子素子実装用基板。   The electronic element mounting substrate according to claim 4, wherein in the plan view, the third and the first and / or the second are separated. 平面視において、前記第1絶縁層、前記第2絶縁層および前記第3絶縁層は中央部に貫通孔を有することを特徴とする請求項1〜3のいずれか1つに記載の電子素子実装用基板。   The electronic element mounting according to any one of claims 1 to 3, wherein the first insulating layer, the second insulating layer, and the third insulating layer have a through hole at a central portion in plan view. Board. 平面視において、前記第1絶縁層、前記第2絶縁層、前記第3絶縁層および前記第4絶縁層は中央部に貫通孔を有することを特徴とする請求項4〜6のいずれか1つに記載の電子素子実装用基板。   The first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer each have a through hole at a central portion in a plan view. The electronic element mounting substrate according to the above. 請求項1〜8のいずれか1つに記載の電子素子実装用基板と、
前記電子素子実装用基板に実装された電子素子と、を備えたことを特徴とする電子装置。
The electronic element mounting substrate according to any one of claims 1 to 8.
An electronic device comprising: an electronic element mounted on the electronic element mounting substrate.
請求項9に記載の電子装置と、
前記電子装置の上面に位置した筐体とを備えたことを特徴とする電子モジュール。
An electronic device according to claim 9;
An electronic module comprising: a case located on the upper surface of the electronic device.
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